JPS615571A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS615571A JPS615571A JP59125181A JP12518184A JPS615571A JP S615571 A JPS615571 A JP S615571A JP 59125181 A JP59125181 A JP 59125181A JP 12518184 A JP12518184 A JP 12518184A JP S615571 A JPS615571 A JP S615571A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔技術分野〕
本発明は半導体装置の製造方法に関し、特にオフセット
ゲート相補形ＭＯ８（以下ＣＭＯ８と略称する。）デバ
イスの製造方法に関するものである。 〔背景技術〕 ＮチャンネルＭＯ８（以下Ｎ−ＭＯ３と略称する。）ト
ランジスタのオフセットゲート構造の製造方法としては
、ゲート電極をマスクに低濃度イオン打込みを行ない１
次にゲート電極の両側面に酸化膜のサイドウオールを反
応性イオンエラチン・グ、（ＲＩＥ’＝）法により形成
し、このサイドウオールをマスクに高濃度のイオン打込
みを行ない１．ソース、ドレイン領域をオフセットゲー
ト構造とする方法が知られている。 （ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮ ０ＮＩＥＬＥ、ＣＴＲ０Ｎ Ｄ
ＥＶＩＣＥＳ、 ＶＯＬ、 ＨＤ−２９，Ｎ（１４，Ａ
ＰＲＩＬ １９８２のＰＰ５９０以下参照）。 このようなオフセットゲート構造をたとえば第２図で示
すＣＭＯＳインバータ回路のＣＭＯＳデバイスに適用し
ようとする場合、次のような問題があることが本発明者
によって明らかにされた。 Ｐチャネル（Ｐ−Ｍｏ８）トランジスタとＮ−ＭＯＳト
ランジスタのソース、ドレイン領域形成のためにホトエ
ツチング工程が４回必要であり、従ってマスク４枚増加
し、プロセスが煩雑でコスト高となる。また、Ｐ−ＭＯ
Ｓトランジスタ、Ｎ−ＭＯＳトランジスタのゲート電極
の両側面に設けるサイドウオールは同時にＲＩＥ法で形
成すると、Ｐ−ＭＯＳトランジスタ側とＮ−ＭＯＳトラ
ンジスタ側とでサイドウオール長が等しくなってしまい
、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタと
で特性上具なる長さのサイドウオールを必要とする場合
不都合である。たとえばしきい値電圧ｖｔｈ対チャンネ
ル長（Ｌ ｇ）特性をＰ−ＭＯＳトランジスタとＮ−Ｍ
ＯＳトランジスタとで同一特性としたい場合、Ｐ−ＭＯ
Ｓトランジスタ側のボロンの拡散係数かりんやヒ素に比
べ太きいのでサイドウオール長さを変える必要がある。 またボロンの方かりんやヒ素に比べ拡散係数が大きいの
でＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタと
で電界緩和効果を最適に調整できない。 〔発明の目的〕 本発明の目的は簡便なプロセスによりオフセットゲート
構造構造のＣＭＯＳデバイスを製造することができる半
導体装置の製造方法を提供することにある。 また本発明の目的は、高耐圧で安定な素子特性をもった
信頼性の高いチャンネルＣＭＯＳデバイスを得ることが
できる半導体装置の製造方法を提供することにある。 本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあき ：
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。 すなわち、ＣＭＯＳデバイスを構成するＰ−ＭＯＳトラ
ンジスタとＮ−Ｍｏ８ ）−ランリスタの各ゲート電極
に設けるサイドウオールを同一工程ではなく別々に形成
し、このサイドウオールを個別に利用してＰ−ＭＯＳト
ランジスタとＮ−ＭＯＳトランジスタを夫々オフセット
ゲート構造に形成することによりオフセットゲートの構
造のＣＭＯＳデバイスを製造するものである。従って、
ホトエツチング工程が２回で済み、従って比較的簡便な
プロセスにより安価にオフセットゲート構造のＣＭＯＳ
デバイスを製造できる。またＰ−ＭＯＳトランジスタと
Ｎ−ＭＯＳトランジスタの各ゲート電極に設けるサイド
ウオールの形式をＰ−ＭＯＳトランジスタ側とＮ−ＭＯ
Ｓトランジスタとで夫々側々な工程で行なうので、素子
特性を決定するパラメータの−っであるサイドウオール
長（オフセット長）を、Ｐ−ＭＯＳトランジスタ側とＮ
−ＭＯＳトランジスタ側とで個別に変えることができ、
従ってＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジス
タのオフセット長を別々に設定でき、高耐圧で安定な素
子特性をもった、信頼性の高い短チヤンネルＣＭＯＳデ
バイスを得ることができる。
ゲート相補形ＭＯ８（以下ＣＭＯ８と略称する。）デバ
イスの製造方法に関するものである。 〔背景技術〕 ＮチャンネルＭＯ８（以下Ｎ−ＭＯ３と略称する。）ト
ランジスタのオフセットゲート構造の製造方法としては
、ゲート電極をマスクに低濃度イオン打込みを行ない１
次にゲート電極の両側面に酸化膜のサイドウオールを反
応性イオンエラチン・グ、（ＲＩＥ’＝）法により形成
し、このサイドウオールをマスクに高濃度のイオン打込
みを行ない１．ソース、ドレイン領域をオフセットゲー
ト構造とする方法が知られている。 （ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮ ０ＮＩＥＬＥ、ＣＴＲ０Ｎ Ｄ
ＥＶＩＣＥＳ、 ＶＯＬ、 ＨＤ−２９，Ｎ（１４，Ａ
ＰＲＩＬ １９８２のＰＰ５９０以下参照）。 このようなオフセットゲート構造をたとえば第２図で示
すＣＭＯＳインバータ回路のＣＭＯＳデバイスに適用し
ようとする場合、次のような問題があることが本発明者
によって明らかにされた。 Ｐチャネル（Ｐ−Ｍｏ８）トランジスタとＮ−ＭＯＳト
ランジスタのソース、ドレイン領域形成のためにホトエ
ツチング工程が４回必要であり、従ってマスク４枚増加
し、プロセスが煩雑でコスト高となる。また、Ｐ−ＭＯ
Ｓトランジスタ、Ｎ−ＭＯＳトランジスタのゲート電極
の両側面に設けるサイドウオールは同時にＲＩＥ法で形
成すると、Ｐ−ＭＯＳトランジスタ側とＮ−ＭＯＳトラ
ンジスタ側とでサイドウオール長が等しくなってしまい
、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタと
で特性上具なる長さのサイドウオールを必要とする場合
不都合である。たとえばしきい値電圧ｖｔｈ対チャンネ
ル長（Ｌ ｇ）特性をＰ−ＭＯＳトランジスタとＮ−Ｍ
ＯＳトランジスタとで同一特性としたい場合、Ｐ−ＭＯ
Ｓトランジスタ側のボロンの拡散係数かりんやヒ素に比
べ太きいのでサイドウオール長さを変える必要がある。 またボロンの方かりんやヒ素に比べ拡散係数が大きいの
でＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタと
で電界緩和効果を最適に調整できない。 〔発明の目的〕 本発明の目的は簡便なプロセスによりオフセットゲート
構造構造のＣＭＯＳデバイスを製造することができる半
導体装置の製造方法を提供することにある。 また本発明の目的は、高耐圧で安定な素子特性をもった
信頼性の高いチャンネルＣＭＯＳデバイスを得ることが
できる半導体装置の製造方法を提供することにある。 本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあき ：
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。 すなわち、ＣＭＯＳデバイスを構成するＰ−ＭＯＳトラ
ンジスタとＮ−Ｍｏ８ ）−ランリスタの各ゲート電極
に設けるサイドウオールを同一工程ではなく別々に形成
し、このサイドウオールを個別に利用してＰ−ＭＯＳト
ランジスタとＮ−ＭＯＳトランジスタを夫々オフセット
ゲート構造に形成することによりオフセットゲートの構
造のＣＭＯＳデバイスを製造するものである。従って、
ホトエツチング工程が２回で済み、従って比較的簡便な
プロセスにより安価にオフセットゲート構造のＣＭＯＳ
デバイスを製造できる。またＰ−ＭＯＳトランジスタと
Ｎ−ＭＯＳトランジスタの各ゲート電極に設けるサイド
ウオールの形式をＰ−ＭＯＳトランジスタ側とＮ−ＭＯ
Ｓトランジスタとで夫々側々な工程で行なうので、素子
特性を決定するパラメータの−っであるサイドウオール
長（オフセット長）を、Ｐ−ＭＯＳトランジスタ側とＮ
−ＭＯＳトランジスタ側とで個別に変えることができ、
従ってＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジス
タのオフセット長を別々に設定でき、高耐圧で安定な素
子特性をもった、信頼性の高い短チヤンネルＣＭＯＳデ
バイスを得ることができる。
第１図（ａ）〜′（ｉ）は本発明による半導体装置の製
造方法の一実施例を示し、特に第２図のＣＭＯＳインバ
ータ回路のｃ ４ｏ ｓデバイスに適用した場合の例で
あり、以下第２図のＡ−Ａ’線断面をもって説明する。 なお第２図において、２２はＮ形シリコン基板１に形成
したＰ−ＭＯＳトランジスタ、２３はＮ形シリコン基板
１に形成したＰウェル２に形成したＮ−ＭＯＳトランジ
スタ。 ２２ａおよび２２ｂは夫々Ｐ−ＭＯ８トランジスタのソ
ース、ドレイン領域上に形成したコンタクト、２３ａｔ
；Ｊ：び２３ｂは夫々Ｎ−Ｍｏ５トランジスタのソース
、ドレイン領域上に形成し′たコンタクト、２４はコン
タクト、２５はゲートＡｆｌ配線、２６ａ〜２６ｃはＡ
ｎ配線である。 先ず第２図（ａ）に示すようにＮ形シリコン半導体基板
１のＮ−ＭＯＳトランジスタ形成領域にＰウェル２を形
成し１次に素子分離５ｉ０２膜３を形成し全面にゲート
酸化膜４を形成する。そして多結晶シリコンゲート電極
５を形成した後熱酸化して熱酸化膜６を形成し、この後
全面に窒化シリ：Ｉン（Ｓｉａ Ｎ４ ）膜３１をｃｖ
ｐ法により形成したうえで、パターニングによりＮ−Ｍ
ＯＳトランジスタ形成領域のみ窒化シリコン膜３１を残
す。 この残した窒化シリコン膜３１をマスクにＰ−ＭＯＳト
ランジスタ形成領域にボロン（Ｂ）イオンビーム３２を
打込み、ソース、ドレイン形成領域に浅い低濃度のボロ
ン拡散層３３を形成する。 次に第１図（ｂ）に示すように全面にＣＶＤ５ｉ０２膜
３４を付着形成し、これをＲＩＥ法によりゲート電極５
の側面のみを残してエッチする。 これにより同図（ｃ）に示す如＜ ５ｉｎｓのサイドウ
オール３４ａ、３４ｂが夫々形成される。そしてサイド
ウオール３４ａをマスクにボロンイオンビーム３５．の
イオン打込みを行なって深い高濃度のボロン拡散層３６
を形成する。これにより拡散層３３と３６からなるＰ−
ＭＯＳトランジスタのソース、ドレイン領域３７ａ、３
７ｂが形成される。 次シこ全面にＣＶＤ窒化シリコン膜３８を蒸着し、次に
Ｐ−ＭＯＳトランジスタ形成領域のみレジスト３９でマ
スクしてＮ−ＭＯＳトランジスタ形成領域を同図（ｄ）
に示す如くエッチしてＣＶＤ窒化シリコン膜３８、ＣＶ
Ｄ ５ｉ０２のサイドウオール３４ｂ、窒化シリコン
膜３１を除去する。 次に同図（ｅ）に示すように、窒化シリコン膜３８をマ
スクにＮ−ＭＯＳ トランジスタ形成領域に低濃度でり
んイオンビーム４０の打込みを行なって、浅い低濃度の
りん拡散層４１を形成する。 この後同図（ｆ）に示すように全面にＣＶＤ５ｉ０２膜
４２を蒸着し、これをＲＩＥ法によりエッチして、Ｎ−
ＭＯＳトランジスタ形成領域側のゲート電極５側面に同
図（ｇ）に示す如＜５ｉ０２のサイドウオール４２ａを
形成する。この後この ５サイドウ、オー
ル４２ａをマスクに高濃度でヒ素（Ａｓ）イオンビーム
４３を打込み、図示の如く深い高濃度のヒ素拡散層４４
を形成する。 これにより拡散層４１と４４からなるソース、ドレイン
領域４５ａ、４５ｂが夫々形成される。そして窒化シリ
コン膜３８を除去すれば同図（ｈ）に示す如くオフセッ
トゲート構造のＣＭＯＳデバイスが構成される。 更に通常の方法により、たとえばりんシリケートガラス
（ＰＳＧ）を用いた層間絶縁膜４６およびＡＱ配線４７
を形成し、第３図に対応したオフセットゲート構造のＣ
ＭＯＳデバイスを第２図（’ｉ）に示す如く構成される
。 なお、以上のＣＭＯＳデバイスの製造方法において、レ
ジストだけでホトマスク工程ができるのに、レジストを
用いず窒化シリコン膜３１．３８を用いたのは次のよう
な理由による。先ずレジストをホトマスクとした場合、
ＣＶ Ｄ ５ｉ０２のサイドウオール３４ａ、４２ａを
形成する際、レジストの耐熱温度は２００℃位なので、
レジストはＣＶＤ法の電気炉の高温（たとえば約７００
℃以上）に耐えられない。またホトマスク工程のマスク
として５ｉ０２膜を用いれば、このマスク除去時に素子
分離５ｉ０２膜３もエッチされることになり、エツチン
グ選択比の点で５ｉ０２膜を使えない。そこで、第１図
（ａ）（ｃ）（ｅ）（ｇ）の工程図から判るようにイオ
ン打込みの際のホトマスクとして窒化シリコン膜３１．
３８を用いると、この窒化シリコン膜は耐熱性の点でも
、エツチング選択比の点でもすぐ九でいるので、このマ
スクを残したままＣＶＤ５ｉ０２膜のサイドウオール３
４ａ、４２ａを形成することができると共に、窒化シリ
コン膜３１．３８のマスク除去時に素子分離ＳｉＯ□膜
３がエッチされることはない。 以上のようなオフセットゲート構造のＣＭＯＳデバイス
の製造方法によると、Ｐ−ＭＯＳトランジスタ形成領域
とＮ−ＭＯＳトランジスタ形成領域とに同一工程ではな
く、夫々側々にサイドウオール３４ ａ 、’ ４２
ａを形成するため、ホトマスク工程４回に対して２回（
第１図（ａ）（ｅ）参照）で、しかも窒化シリコン膜３
１．３８をマスクにしてＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタのオフセットゲート構造形成のため
の４つの拡散層領域即ち２つの低濃度（Ｎ−、Ｐ−）拡
散層３３．４１と２つの高濃度（Ｎ” 、Ｐ”、）拡散
層３６．４４を形成できる。従って製造工程の簡単化に
より安価にオフセットゲート構造のＣＭＯＳデバイスを
得ることができる。 またボロンはヒ素に比ベシリコンに対する拡散係数が大
きいため、Ｐ７ＭＯＳトランジスタの方のソース、ドレ
イン形成のための拡散層がＮ−Ｍｏ５トランジスタより
も深く形成される。このためオフセットゲートの構造の
ＣＭＯＳデバイスにおいて、電界緩和などの点からオフ
セットゲート構造の最適化を行なうと、素子特性を決定
するパラメータの１つであるオフセット量つまりサイド
ウオール長を形成すべきＰ−Ｍｏ８）−ランジスタ側と
Ｎ−ＭＯＳトランジイタ側とで変える必要が生じる場合
がある。このような問題点に関して、本発明では、Ｐ−
Ｍｏ８）−ランジスダとＮ−ＭＯＳトランジスタのソー
ス、ドレイン領域の深い拡散層３６．４４を得るために
必要なサイドウオール３４ａ、４２ａを夫々同一工程で
はなく別々の工程で形成するので、サイドウオール長を
Ｐ−ＭＯＳトランジスタ形成領域とＮ−Ｍ＜）Ｓ トラ
ンジスタ形成領域とで夫々個別に変えることができ、従
ってＰ−Ｍｏ８）−ランリスタとＮ−ＭＯＳトランジス
タの各オフセット量を別々に設定でき、これによりしき
い値電圧（Ｖｔｈ）対チャンネル長（Ｌ ｇ）特性を同
一に合せたり、電界緩和などの点からＣＭＯＳデバイス
におけるオフセットゲート構造の最適化を簡単に実現で
き上記問題点を解消できる。このようにして高耐圧で、
信頼性の高い安定した素子特性をもった短チヤンネルＣ
ＭＯＳデバイスを得ることができる。 〔効果〕 （１）Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジス
タの各ゲート電極の側面に設けるサイドウオールを同一
工程ではなく、各ＭＯＳトランジス １り毎
に個別に形成することにより、ホトマスク工程が従来の
４回に比へて２回でオフセットゲート構造のＣＭＯＳデ
バイスを製造することができる。 従って製造工程の簡略化により安価にオフセットゲート
構造のＣＭＯＳデバイスを製造できる。 （２）Ｐ−ＭＯＳトランジスタとＮ−Ｍｏ８ トランジ
スタの各ソース、ドレイン領域の拡散層を形成するため
に必要な前記サイドウオールを同一工程ではなく別々に
形成することにより、サイドウオール長をＰ−ＭＯＳト
ランジスタとＮ−ＭＯＳトランジスタとで夫々個別に変
えることができ、従ってＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタのオフセット量を夫々側々に設定で
きる。 これによりＰ−ＭＯＳトランジスタとＮ−ＭＯＳトラン
ジスタとでＶｔｈ−Ｌｇ特性を同一に合せることや電界
緩和効果の最適化などの点からオフセットゲート構造の
最適化を簡単に実現でき、高耐圧で信頼性の高い安定し
た素子特性をもった短チヤンネルＣＭＯＳデバイスを得
ることができる。 ゛ 以上本発明者によってな門れた発明を実施例にもと
づき具体的に説明したが５本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、第２図
実施例ではホトマスク工程のマスクとして窒化シリコン
（Ｓｉａ Ｎ４ ）膜３１．３８を用いているけれども
、こ１本に限定されることなく、耐熱性が良く、しかも
エツチング選択比の良好なマスク部材であればよい。ま
た上記実施例ではＣＭＯＳデバイスをＮ形シリコン基板
１に形成しているけれども、本発明はこれに限定される
ことなく、Ｐ形シリコン基板にオフセットゲート構造の
ＣＭＯＳデバイスを構成してもよい。この場合Ｐウェル
２に代わってＮウェルを形成するなど必要に応じて変更
されることはもちろんである。 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳインバータ
回路のＣＭＯＳデバイスに適用した場合について説明し
たが、それに限定されるものではなく、たとえばＣＭＯ
ＳゲートアレーとかＣＭＯＳロジック回路などにおける
ＣＭＯＳデバイスに適用できる。
造方法の一実施例を示し、特に第２図のＣＭＯＳインバ
ータ回路のｃ ４ｏ ｓデバイスに適用した場合の例で
あり、以下第２図のＡ−Ａ’線断面をもって説明する。 なお第２図において、２２はＮ形シリコン基板１に形成
したＰ−ＭＯＳトランジスタ、２３はＮ形シリコン基板
１に形成したＰウェル２に形成したＮ−ＭＯＳトランジ
スタ。 ２２ａおよび２２ｂは夫々Ｐ−ＭＯ８トランジスタのソ
ース、ドレイン領域上に形成したコンタクト、２３ａｔ
；Ｊ：び２３ｂは夫々Ｎ−Ｍｏ５トランジスタのソース
、ドレイン領域上に形成し′たコンタクト、２４はコン
タクト、２５はゲートＡｆｌ配線、２６ａ〜２６ｃはＡ
ｎ配線である。 先ず第２図（ａ）に示すようにＮ形シリコン半導体基板
１のＮ−ＭＯＳトランジスタ形成領域にＰウェル２を形
成し１次に素子分離５ｉ０２膜３を形成し全面にゲート
酸化膜４を形成する。そして多結晶シリコンゲート電極
５を形成した後熱酸化して熱酸化膜６を形成し、この後
全面に窒化シリ：Ｉン（Ｓｉａ Ｎ４ ）膜３１をｃｖ
ｐ法により形成したうえで、パターニングによりＮ−Ｍ
ＯＳトランジスタ形成領域のみ窒化シリコン膜３１を残
す。 この残した窒化シリコン膜３１をマスクにＰ−ＭＯＳト
ランジスタ形成領域にボロン（Ｂ）イオンビーム３２を
打込み、ソース、ドレイン形成領域に浅い低濃度のボロ
ン拡散層３３を形成する。 次に第１図（ｂ）に示すように全面にＣＶＤ５ｉ０２膜
３４を付着形成し、これをＲＩＥ法によりゲート電極５
の側面のみを残してエッチする。 これにより同図（ｃ）に示す如＜ ５ｉｎｓのサイドウ
オール３４ａ、３４ｂが夫々形成される。そしてサイド
ウオール３４ａをマスクにボロンイオンビーム３５．の
イオン打込みを行なって深い高濃度のボロン拡散層３６
を形成する。これにより拡散層３３と３６からなるＰ−
ＭＯＳトランジスタのソース、ドレイン領域３７ａ、３
７ｂが形成される。 次シこ全面にＣＶＤ窒化シリコン膜３８を蒸着し、次に
Ｐ−ＭＯＳトランジスタ形成領域のみレジスト３９でマ
スクしてＮ−ＭＯＳトランジスタ形成領域を同図（ｄ）
に示す如くエッチしてＣＶＤ窒化シリコン膜３８、ＣＶ
Ｄ ５ｉ０２のサイドウオール３４ｂ、窒化シリコン
膜３１を除去する。 次に同図（ｅ）に示すように、窒化シリコン膜３８をマ
スクにＮ−ＭＯＳ トランジスタ形成領域に低濃度でり
んイオンビーム４０の打込みを行なって、浅い低濃度の
りん拡散層４１を形成する。 この後同図（ｆ）に示すように全面にＣＶＤ５ｉ０２膜
４２を蒸着し、これをＲＩＥ法によりエッチして、Ｎ−
ＭＯＳトランジスタ形成領域側のゲート電極５側面に同
図（ｇ）に示す如＜５ｉ０２のサイドウオール４２ａを
形成する。この後この ５サイドウ、オー
ル４２ａをマスクに高濃度でヒ素（Ａｓ）イオンビーム
４３を打込み、図示の如く深い高濃度のヒ素拡散層４４
を形成する。 これにより拡散層４１と４４からなるソース、ドレイン
領域４５ａ、４５ｂが夫々形成される。そして窒化シリ
コン膜３８を除去すれば同図（ｈ）に示す如くオフセッ
トゲート構造のＣＭＯＳデバイスが構成される。 更に通常の方法により、たとえばりんシリケートガラス
（ＰＳＧ）を用いた層間絶縁膜４６およびＡＱ配線４７
を形成し、第３図に対応したオフセットゲート構造のＣ
ＭＯＳデバイスを第２図（’ｉ）に示す如く構成される
。 なお、以上のＣＭＯＳデバイスの製造方法において、レ
ジストだけでホトマスク工程ができるのに、レジストを
用いず窒化シリコン膜３１．３８を用いたのは次のよう
な理由による。先ずレジストをホトマスクとした場合、
ＣＶ Ｄ ５ｉ０２のサイドウオール３４ａ、４２ａを
形成する際、レジストの耐熱温度は２００℃位なので、
レジストはＣＶＤ法の電気炉の高温（たとえば約７００
℃以上）に耐えられない。またホトマスク工程のマスク
として５ｉ０２膜を用いれば、このマスク除去時に素子
分離５ｉ０２膜３もエッチされることになり、エツチン
グ選択比の点で５ｉ０２膜を使えない。そこで、第１図
（ａ）（ｃ）（ｅ）（ｇ）の工程図から判るようにイオ
ン打込みの際のホトマスクとして窒化シリコン膜３１．
３８を用いると、この窒化シリコン膜は耐熱性の点でも
、エツチング選択比の点でもすぐ九でいるので、このマ
スクを残したままＣＶＤ５ｉ０２膜のサイドウオール３
４ａ、４２ａを形成することができると共に、窒化シリ
コン膜３１．３８のマスク除去時に素子分離ＳｉＯ□膜
３がエッチされることはない。 以上のようなオフセットゲート構造のＣＭＯＳデバイス
の製造方法によると、Ｐ−ＭＯＳトランジスタ形成領域
とＮ−ＭＯＳトランジスタ形成領域とに同一工程ではな
く、夫々側々にサイドウオール３４ ａ 、’ ４２
ａを形成するため、ホトマスク工程４回に対して２回（
第１図（ａ）（ｅ）参照）で、しかも窒化シリコン膜３
１．３８をマスクにしてＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタのオフセットゲート構造形成のため
の４つの拡散層領域即ち２つの低濃度（Ｎ−、Ｐ−）拡
散層３３．４１と２つの高濃度（Ｎ” 、Ｐ”、）拡散
層３６．４４を形成できる。従って製造工程の簡単化に
より安価にオフセットゲート構造のＣＭＯＳデバイスを
得ることができる。 またボロンはヒ素に比ベシリコンに対する拡散係数が大
きいため、Ｐ７ＭＯＳトランジスタの方のソース、ドレ
イン形成のための拡散層がＮ−Ｍｏ５トランジスタより
も深く形成される。このためオフセットゲートの構造の
ＣＭＯＳデバイスにおいて、電界緩和などの点からオフ
セットゲート構造の最適化を行なうと、素子特性を決定
するパラメータの１つであるオフセット量つまりサイド
ウオール長を形成すべきＰ−Ｍｏ８）−ランジスタ側と
Ｎ−ＭＯＳトランジイタ側とで変える必要が生じる場合
がある。このような問題点に関して、本発明では、Ｐ−
Ｍｏ８）−ランジスダとＮ−ＭＯＳトランジスタのソー
ス、ドレイン領域の深い拡散層３６．４４を得るために
必要なサイドウオール３４ａ、４２ａを夫々同一工程で
はなく別々の工程で形成するので、サイドウオール長を
Ｐ−ＭＯＳトランジスタ形成領域とＮ−Ｍ＜）Ｓ トラ
ンジスタ形成領域とで夫々個別に変えることができ、従
ってＰ−Ｍｏ８）−ランリスタとＮ−ＭＯＳトランジス
タの各オフセット量を別々に設定でき、これによりしき
い値電圧（Ｖｔｈ）対チャンネル長（Ｌ ｇ）特性を同
一に合せたり、電界緩和などの点からＣＭＯＳデバイス
におけるオフセットゲート構造の最適化を簡単に実現で
き上記問題点を解消できる。このようにして高耐圧で、
信頼性の高い安定した素子特性をもった短チヤンネルＣ
ＭＯＳデバイスを得ることができる。 〔効果〕 （１）Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジス
タの各ゲート電極の側面に設けるサイドウオールを同一
工程ではなく、各ＭＯＳトランジス １り毎
に個別に形成することにより、ホトマスク工程が従来の
４回に比へて２回でオフセットゲート構造のＣＭＯＳデ
バイスを製造することができる。 従って製造工程の簡略化により安価にオフセットゲート
構造のＣＭＯＳデバイスを製造できる。 （２）Ｐ−ＭＯＳトランジスタとＮ−Ｍｏ８ トランジ
スタの各ソース、ドレイン領域の拡散層を形成するため
に必要な前記サイドウオールを同一工程ではなく別々に
形成することにより、サイドウオール長をＰ−ＭＯＳト
ランジスタとＮ−ＭＯＳトランジスタとで夫々個別に変
えることができ、従ってＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタのオフセット量を夫々側々に設定で
きる。 これによりＰ−ＭＯＳトランジスタとＮ−ＭＯＳトラン
ジスタとでＶｔｈ−Ｌｇ特性を同一に合せることや電界
緩和効果の最適化などの点からオフセットゲート構造の
最適化を簡単に実現でき、高耐圧で信頼性の高い安定し
た素子特性をもった短チヤンネルＣＭＯＳデバイスを得
ることができる。 ゛ 以上本発明者によってな門れた発明を実施例にもと
づき具体的に説明したが５本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、第２図
実施例ではホトマスク工程のマスクとして窒化シリコン
（Ｓｉａ Ｎ４ ）膜３１．３８を用いているけれども
、こ１本に限定されることなく、耐熱性が良く、しかも
エツチング選択比の良好なマスク部材であればよい。ま
た上記実施例ではＣＭＯＳデバイスをＮ形シリコン基板
１に形成しているけれども、本発明はこれに限定される
ことなく、Ｐ形シリコン基板にオフセットゲート構造の
ＣＭＯＳデバイスを構成してもよい。この場合Ｐウェル
２に代わってＮウェルを形成するなど必要に応じて変更
されることはもちろんである。 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳインバータ
回路のＣＭＯＳデバイスに適用した場合について説明し
たが、それに限定されるものではなく、たとえばＣＭＯ
ＳゲートアレーとかＣＭＯＳロジック回路などにおける
ＣＭＯＳデバイスに適用できる。
第１図（ａ）〜（ｉ）は本発明による半導体装置の製造
方法の一実施例を示す要部工程断面図である。 第２図はＣＭＯＳインバータ回路のレイアウト図である
。 ５・・・ゲート電極、６・・・熱酸化膜、２２・・・Ｐ
−ＭＯＳトランジスタ、２３・・・Ｎ−Ｍ６Ｓトランジ
スタ、３４ａ、４２ａ・・・サイドウオール、３７ａ。 ４５ａ・・・ソースｅＸｆｔｃ、３７ｂ、４５ｂ・・・
ドレイン領域。
方法の一実施例を示す要部工程断面図である。 第２図はＣＭＯＳインバータ回路のレイアウト図である
。 ５・・・ゲート電極、６・・・熱酸化膜、２２・・・Ｐ
−ＭＯＳトランジスタ、２３・・・Ｎ−Ｍ６Ｓトランジ
スタ、３４ａ、４２ａ・・・サイドウオール、３７ａ。 ４５ａ・・・ソースｅＸｆｔｃ、３７ｂ、４５ｂ・・・
ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １、相補形ＭＯＳデバイスを構成するＰチャンネルＭＯ
ＳトランジスタとＮチャンネルＭＯＳトランジスタの各
ゲート電極の両側面にマスクとしてサイドウォールを形
成し、このサイドウォールを利用して前記Ｐチャンネル
ＭＯＳトランジスタと前記ＮチャンネルＭＯＳトランジ
スタのソース、ドレイン領域をオフセットゲート構造に
形成し、オフセットゲート相補形ＭＯＳデバイスを製造
するようにした半導体装置の製造方法において、前記Ｐ
チャンネルＭＯＳトランジスタと前記ＮチャンネルＭＯ
Ｓトランジスタの各ゲート電極両側面に前記サイドウォ
ールを各ＭＯＳトランジスタ毎に個別に形成すると共に
、個別に前記サイドウォールを利用して前記Ｐチャンネ
ルＭＯＳトランジスタと前記ＮチャンネルＭＯＳトラン
ジスタのソース、ドレイン領域をオフセットゲート構造
に形成するようにしたことを特徴とする半導体装置の製
造方法。 ２、前記サイドウォールの長さを、前記ＰチャンネルＭ
ＯＳトランジスタと前記ＮチャンネルＭＯＳトランジス
タとで夫々異なるようにした特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125181A JPH0648717B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125181A JPH0648717B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615571A true JPS615571A (ja) | 1986-01-11 |
| JPH0648717B2 JPH0648717B2 (ja) | 1994-06-22 |
Family
ID=14903899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125181A Expired - Lifetime JPH0648717B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648717B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244768A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | バイポーラ―ｃｍｏｓ半導体装置の製造方法 |
| JPH01235369A (ja) * | 1988-03-16 | 1989-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| DE4110645A1 (de) * | 1990-04-03 | 1991-10-17 | Mitsubishi Electric Corp | Halbleitereinrichtung und verfahren zu deren herstellung |
| JPH05110003A (ja) * | 1991-10-16 | 1993-04-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| DE4143474C2 (de) * | 1990-04-03 | 1998-06-10 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem Feldeffekttransistor und Verfahren zu deren Herstellung |
| WO1999013507A1 (en) * | 1997-09-05 | 1999-03-18 | Advanced Micro Devices, Inc. | Cmos processing employing removable sidewall spacers for independently optimized n- and p-channel transistor performance |
| US5952693A (en) * | 1997-09-05 | 1999-09-14 | Advanced Micro Devices, Inc. | CMOS semiconductor device comprising graded junctions with reduced junction capacitance |
| US6078079A (en) * | 1990-04-03 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2005064535A (ja) * | 1997-04-25 | 2005-03-10 | Hynix Semiconductor Inc | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245269A (ja) * | 1984-05-21 | 1985-12-05 | Matsushita Electronics Corp | 半導体装置 |
-
1984
- 1984-06-20 JP JP59125181A patent/JPH0648717B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245269A (ja) * | 1984-05-21 | 1985-12-05 | Matsushita Electronics Corp | 半導体装置 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244768A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | バイポーラ―ｃｍｏｓ半導体装置の製造方法 |
| JPH01235369A (ja) * | 1988-03-16 | 1989-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| US5849616A (en) * | 1990-04-03 | 1998-12-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5254866A (en) * | 1990-04-03 | 1993-10-19 | Mitsubishi Denki Kabushiki Kaisha | LDD CMOS with wider oxide sidewall on PMOS than NMOS |
| DE4110645C2 (de) * | 1990-04-03 | 1995-05-24 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung |
| US5436482A (en) * | 1990-04-03 | 1995-07-25 | Mitsubishi Denki Kabushiki Kaisha | MOSFET with assymetric lightly doped source-drain regions |
| US5547885A (en) * | 1990-04-03 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetric LDD transistor |
| DE4143474C2 (de) * | 1990-04-03 | 1998-06-10 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem Feldeffekttransistor und Verfahren zu deren Herstellung |
| DE4110645A1 (de) * | 1990-04-03 | 1991-10-17 | Mitsubishi Electric Corp | Halbleitereinrichtung und verfahren zu deren herstellung |
| US6078079A (en) * | 1990-04-03 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JPH05110003A (ja) * | 1991-10-16 | 1993-04-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JP2005064535A (ja) * | 1997-04-25 | 2005-03-10 | Hynix Semiconductor Inc | 半導体装置の製造方法 |
| WO1999013507A1 (en) * | 1997-09-05 | 1999-03-18 | Advanced Micro Devices, Inc. | Cmos processing employing removable sidewall spacers for independently optimized n- and p-channel transistor performance |
| US5952693A (en) * | 1997-09-05 | 1999-09-14 | Advanced Micro Devices, Inc. | CMOS semiconductor device comprising graded junctions with reduced junction capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648717B2 (ja) | 1994-06-22 |
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