JPH01218017A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01218017A JPH01218017A JP4472888A JP4472888A JPH01218017A JP H01218017 A JPH01218017 A JP H01218017A JP 4472888 A JP4472888 A JP 4472888A JP 4472888 A JP4472888 A JP 4472888A JP H01218017 A JPH01218017 A JP H01218017A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特に半導体装置の電極の
配線方法に関し。
配線方法に関し。
基板表面を荒らすことなく、シかも配線部の平坦化を達
成することを目的とし。
成することを目的とし。
半導体装置の電極に配線するに際し、半導体基板ｌ上の
素子形成領域上に絶縁膜を形成する工程と、該絶縁膜を
選択的に除去して電極形成部となるコンタクトホール７
を形成する工程と、全面にチタンを被着する工程と、熱
処理により該基板上の電極形成部に基板物質とチタンと
を反応させて化合物層８を形成した後、未反応の該チタ
ンを除去する工程と、窒化チタン層１１を介して全面に
配線金属層を形成する工程とを含む半導体装置の製造方
法をもって構成する。
素子形成領域上に絶縁膜を形成する工程と、該絶縁膜を
選択的に除去して電極形成部となるコンタクトホール７
を形成する工程と、全面にチタンを被着する工程と、熱
処理により該基板上の電極形成部に基板物質とチタンと
を反応させて化合物層８を形成した後、未反応の該チタ
ンを除去する工程と、窒化チタン層１１を介して全面に
配線金属層を形成する工程とを含む半導体装置の製造方
法をもって構成する。
本発明は半導体装置の製造方法に係り、特に半導体装置
の電極の配線方法に関する。
の電極の配線方法に関する。
基板表面を荒らすことなく、シかも配線部の平坦化を達
成することが要求されている。
成することが要求されている。
このため、かかる要求に応える電極の配線方法を開発す
る必要がある。
る必要がある。
従来、半導体装置の電極の配線材としてアルミニウム（
ＡＩ）が一般に使用されている。第２図に従来例の電極
配線の方法を示す。第２図において。
ＡＩ）が一般に使用されている。第２図に従来例の電極
配線の方法を示す。第２図において。
１は半導体基板、６はＳｉ０２膜を表し、電極形成部は
ＳｉＯｚ膜が除去されて開口部が形成されている。
ＳｉＯｚ膜が除去されて開口部が形成されている。
第２図（ａ）は基板上の電極形成部にＡＩを常温スパッ
タ蒸着した状態を示す。図に見るように段差部分の凹み
の部分の被覆が不足して、いわゆるカバレジ不良を生じ
る。
タ蒸着した状態を示す。図に見るように段差部分の凹み
の部分の被覆が不足して、いわゆるカバレジ不良を生じ
る。
第２図（ｂ）はその対策として基板を例えば５００℃乃
至６００℃と高温にし、 ＡＩを例えば３００ｖという
高バイアスでスパッタ蒸着した状態を示す。
至６００℃と高温にし、 ＡＩを例えば３００ｖという
高バイアスでスパッタ蒸着した状態を示す。
この場合はカバレジ不良は避けられＡ１表面の平坦化は
達成されるのであるが、今度は図に見るように基板にス
パイクをひき起こす。これは八１の成長温度が高いので
、八１が下地となるＳｉ基板に拡散してＳｉと著しい反
応を起こして、生じるものである。かようなスパイクは
基板表面を荒らし、コンタクト性を悪＜シ、特にシＥｌ
’７トキーバリアダイオード（Ｓ Ｂ Ｄ）において
はその特性が大幅に悪化する。
達成されるのであるが、今度は図に見るように基板にス
パイクをひき起こす。これは八１の成長温度が高いので
、八１が下地となるＳｉ基板に拡散してＳｉと著しい反
応を起こして、生じるものである。かようなスパイクは
基板表面を荒らし、コンタクト性を悪＜シ、特にシＥｌ
’７トキーバリアダイオード（Ｓ Ｂ Ｄ）において
はその特性が大幅に悪化する。
第２図（Ｃ）は更にその対策としてＡＩとＳｉの間゛に
バリア層として窒化チタン（ＴｉＮ ）層１１を挿入し
たものである。この場合はスパイクは発生しないが基板
１との接触抵抗が大き過ぎてコンタクトがとれなくなる
。
バリア層として窒化チタン（ＴｉＮ ）層１１を挿入し
たものである。この場合はスパイクは発生しないが基板
１との接触抵抗が大き過ぎてコンタクトがとれなくなる
。
さらにその対策として、第２図（ｄ）に示すように窒化
チタン（ＴｉＮ ）層１１と基板１の間にＡＩをコンタ
クトメタルとして敷（と、またしても図に見るようにス
パイクが生じる。
チタン（ＴｉＮ ）層１１と基板１の間にＡＩをコンタ
クトメタルとして敷（と、またしても図に見るようにス
パイクが生じる。
従って、 ＡＩの平坦化を達成して、しかも基板表面に
スパイクなどを形成せずに良好なコンタクトをとるよう
な配線方法が望まれていた。
スパイクなどを形成せずに良好なコンタクトをとるよう
な配線方法が望まれていた。
本発明はかかる要求に応える半導体装置の配線方法を提
供することを目的とする。
供することを目的とする。
［課題を解決するための手段〕
半導体装置の電極に配線するに際し、半導体基板１上の
素子形成領域上に絶縁膜を形成する工程と、該絶縁膜を
選択的に除去して電極形成部となるコンタクトホール７
を形成する工程と、全面にチタンを被着する工程と、熱
処理により該基板上の電極形成部に基板物質とチタンと
を反応させて化合物層８を形成した後、未反応の該チタ
ンを除去する工程と、窒化チタン層１１を介して全面に
配線金属層を形成する工程とを含む半導体装置の製造方
法により、上記課題は解決される。
素子形成領域上に絶縁膜を形成する工程と、該絶縁膜を
選択的に除去して電極形成部となるコンタクトホール７
を形成する工程と、全面にチタンを被着する工程と、熱
処理により該基板上の電極形成部に基板物質とチタンと
を反応させて化合物層８を形成した後、未反応の該チタ
ンを除去する工程と、窒化チタン層１１を介して全面に
配線金属層を形成する工程とを含む半導体装置の製造方
法により、上記課題は解決される。
本発明ではコンタクトホール内の基板上に基板物質例え
ばＳｉとＴｉの化合物チタンシリサイドを固相反応によ
り成長させる。このチタンシリサイド層は、その後の高
温高バイアスのＡ】スパッタ蒸着によるＡＩ配線層平坦
化の際、八１が基板に拡散するのを防ぐバリア層として
作用し、スパイクの発生を防ぐ。しかもチタンシリサイ
ド層はＡＩ或いはＳｉとの接触抵抗も小さくコンタクト
がとれる。
ばＳｉとＴｉの化合物チタンシリサイドを固相反応によ
り成長させる。このチタンシリサイド層は、その後の高
温高バイアスのＡ】スパッタ蒸着によるＡＩ配線層平坦
化の際、八１が基板に拡散するのを防ぐバリア層として
作用し、スパイクの発生を防ぐ。しかもチタンシリサイ
ド層はＡＩ或いはＳｉとの接触抵抗も小さくコンタクト
がとれる。
また、チタンシリサイド層８と配線金属層との間に挿入
する窒化チタン層１１も、バリア層として作用し、スパ
イクの発生の防止をなお効果的にする。
する窒化チタン層１１も、バリア層として作用し、スパ
イクの発生の防止をなお効果的にする。
基板物質をｐ型Ｓｉ或いはｎ型Ｓｉ、配線金属層を八ｌ
とし、スパイクの発生を防ぐバリア層として。
とし、スパイクの発生を防ぐバリア層として。
（Ａ） １０００人厚の窒化チタン層。
（Ｂ） １０００人厚の窒化ンシリサイド層。
（Ｃ）Ｓｉ側１０００人窒化チタンシリサイド層、 Ａ
ｔ側１０００人窒化窒化チタン層の２重層 とした時の接触抵抗の測定結果を下に示す。
ｔ側１０００人窒化窒化チタン層の２重層 とした時の接触抵抗の測定結果を下に示す。
基板 Ｐ型Ｓｉ Ｎ型５ｉ８１ ドーズ
Ｐ＋ ドーズ ４０ｋｅＶ ７ ＸＩＯ”ＣＪ！１−２４０ｋｅν１
×１Ｑ１５ｃＩｎ−２（０ｃｍ２） （
Ω〔２） （Ａ） ４ ｘｌＯ’以上 ４ ＸＩＯ３以上
（Ｂ） ２．８Ｘ１０−６ １．２Ｘ１０−’
（Ｃ） ３．６Ｘ１０−’ １．６Ｘ１０−
’基板がＰ型Ｓｉ、 Ｎ型Ｓ＋いずれにおいてもバリア
層が窒化チタン層（Ａ）の場合は接触抵抗は１０５のオ
ーダーであり、大き過ぎてコンタクトがとれないが、バ
リア層がチタンシリサイド層（Ｂ）、或いはチタンシリ
サイドと窒化チタンの２重層（Ｃ）の場合は接触抵抗は
１０−６のオーダーであり、コンタクトがとれるほど十
分に小さい。
Ｐ＋ ドーズ ４０ｋｅＶ ７ ＸＩＯ”ＣＪ！１−２４０ｋｅν１
×１Ｑ１５ｃＩｎ−２（０ｃｍ２） （
Ω〔２） （Ａ） ４ ｘｌＯ’以上 ４ ＸＩＯ３以上
（Ｂ） ２．８Ｘ１０−６ １．２Ｘ１０−’
（Ｃ） ３．６Ｘ１０−’ １．６Ｘ１０−
’基板がＰ型Ｓｉ、 Ｎ型Ｓ＋いずれにおいてもバリア
層が窒化チタン層（Ａ）の場合は接触抵抗は１０５のオ
ーダーであり、大き過ぎてコンタクトがとれないが、バ
リア層がチタンシリサイド層（Ｂ）、或いはチタンシリ
サイドと窒化チタンの２重層（Ｃ）の場合は接触抵抗は
１０−６のオーダーであり、コンタクトがとれるほど十
分に小さい。
以下第１図を参照して本発明の一実施例を説明する。
第１図は本実施例を工程順に示す断面図である。
第１図（ａ）参照
Ｉはｐ−−５ｉ基板、２は基板ｌ上に形成されたｎ＋埋
没層を示す。基板１上及び埋没層２上にシリコンエピタ
キシャルｒｆ４２０を成長し、その内部にＰ＋型のベー
ス拡散層３及びｎ＋型のコレクタコンタクト４を選択的
に形成する。次いで、全面に絶縁膜を形成する。絶縁膜
は厚さ１０００人の熱酸化膜５を形成し、その上に気相
成長によって厚さ７０００人のＳｉ０２膜６を形成する
。
没層を示す。基板１上及び埋没層２上にシリコンエピタ
キシャルｒｆ４２０を成長し、その内部にＰ＋型のベー
ス拡散層３及びｎ＋型のコレクタコンタクト４を選択的
に形成する。次いで、全面に絶縁膜を形成する。絶縁膜
は厚さ１０００人の熱酸化膜５を形成し、その上に気相
成長によって厚さ７０００人のＳｉ０２膜６を形成する
。
次ぎにＳｉ０２膜６及び熱酸化膜５を選択的にエツチン
グして、ベース電極、エミッタ電極及びコレクタ電極を
形成する領域にコンタクトホール７を形成する。
グして、ベース電極、エミッタ電極及びコレクタ電極を
形成する領域にコンタクトホール７を形成する。
第１図（ｂ）参照
全面に厚さ１ｏｏｏ人のＴｉスパッタ蒸着膜を形成する
。
。
第１図（Ｃ）参照
６７５℃、６０秒の第１回急熱アニール（ラビッド・サ
ーマル・アニール（ＲＴＡ））を行う。コンタクトホー
ル内のＳｉ基板に接するＴｉはＳｒと反応し。
ーマル・アニール（ＲＴＡ））を行う。コンタクトホー
ル内のＳｉ基板に接するＴｉはＳｒと反応し。
チタンシリサイド（ＴｉＳｉｘ ） ’ＰＩ ８を形成
する。
する。
次いで未反応のＴｉをエツチングして除去する。
第１図（ｄ）参照
基板温度６００℃、バイアス電圧３００ｖにして全面に
スパッタ蒸着により厚さ１０００人の窒化チタン（Ｔｉ
Ｎ ）層１１を形成する。
スパッタ蒸着により厚さ１０００人の窒化チタン（Ｔｉ
Ｎ ）層１１を形成する。
第１図（ｅ）参照
エミッタ電極部及びコレクタ電極部のコンタクトホール
を残し他をレジストで覆い、窒化チタン（ＴｉＮ ）層
１１及びチタンシリサイド（ＴｉＳｔＸ）ｊ研８を通し
てエミッタ不純物Ａｓ＋を４０にν、２×ＩＱ １５ｃ
ｍ−２でイオン注入し、エミッタ拡散領域９及びコレク
タ拡散領域１０を形成する。レジストを除去し、９５０
℃、６０秒の第２回急熱アニールを行う。
を残し他をレジストで覆い、窒化チタン（ＴｉＮ ）層
１１及びチタンシリサイド（ＴｉＳｔＸ）ｊ研８を通し
てエミッタ不純物Ａｓ＋を４０にν、２×ＩＱ １５ｃ
ｍ−２でイオン注入し、エミッタ拡散領域９及びコレク
タ拡散領域１０を形成する。レジストを除去し、９５０
℃、６０秒の第２回急熱アニールを行う。
第１図（ｒ）参照
基板温度６００℃、バイアス電圧３００ｖにして、全面
にスパッタ蒸着により厚さ７０００人のへ１−２％Ｃｕ
層３０を形成する。
にスパッタ蒸着により厚さ７０００人のへ１−２％Ｃｕ
層３０を形成する。
第１図（ｇ）参照
Ａｌ−２％Ｃｕ層３０をパターニングして、ベース電極
１２．エミック電極１３．コレクタ電極１４を形成する
。
１２．エミック電極１３．コレクタ電極１４を形成する
。
なお、窒化チタンＮＩＬはエミッタ電極形成部から基板
に不純物イオンを打ち込んでエミッタ拡散領域９を形成
する際、基板が受ける損傷を抑えるための緩ｉｈ帯とし
ての作用を持ち、また２層厚を調節することにより浅い
エミッタ接合を形成するような作用も持つ。
に不純物イオンを打ち込んでエミッタ拡散領域９を形成
する際、基板が受ける損傷を抑えるための緩ｉｈ帯とし
ての作用を持ち、また２層厚を調節することにより浅い
エミッタ接合を形成するような作用も持つ。
以上説明した様に１本発明によれば、基板表面を荒らさ
ないでコンタクト性を良好ならしめ、デバイス特性も良
好ならしめ、しかも平坦なＡ１電極配線を形成すること
ができる。
ないでコンタクト性を良好ならしめ、デバイス特性も良
好ならしめ、しかも平坦なＡ１電極配線を形成すること
ができる。
第１図は本発明の詳細な説明する図。
第２図は従来例及びその問題点を説明する図。
である。 図において。
１は半導体基板。
２は埋没層。
３はベース拡散層。
４はコレクタコンタクト。
５は酸化膜。
６はＳｉＯ２膜。
７はコンタクトホール。
８はチタンシリサイド層。
９はエミッタ拡散領域。
１０はコレクタ拡散領域。
１１は窒化チタン層。
１２はベース電極。
１３はエミッタ電極。
１４はコレクタ電極
２０はシリコンエピタキシャル層。
３０はＡｌ−２％Ｃｕ層
ｕＬ＞
（ｅ）
（ｆ）
笑胞例
卆 １ 回（６貸ｐ
（ｄ）
従東例
草２図
Claims (1)
- 【特許請求の範囲】 半導体装置の電極に配線するに際し、半導体基板（１
）上の素子形成領域上に絶縁膜を形成する工程と、 該絶縁膜を選択的に除去して電極形成部となるコンタク
トホール（７）を形成する工程と、全面にチタンを被着
する工程と、 熱処理により該基板上の電極形成部に基板物質とチタン
とを反応させて化合物層（８）を形成した後、未反応の
該チタンを除去する工程と、窒化チタン層（１１）を介
して全面に配線金属層を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472888A JPH01218017A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472888A JPH01218017A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01218017A true JPH01218017A (ja) | 1989-08-31 |
Family
ID=12699503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4472888A Pending JPH01218017A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01218017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326119A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
| KR100282711B1 (ko) * | 1998-05-29 | 2001-03-02 | 윤종용 | 콘택홀 플러그 제조 방법(contact hole plug forming method) |
-
1988
- 1988-02-26 JP JP4472888A patent/JPH01218017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326119A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
| KR100282711B1 (ko) * | 1998-05-29 | 2001-03-02 | 윤종용 | 콘택홀 플러그 제조 방법(contact hole plug forming method) |
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