KR100537034B1 - 주입매체로서코발트실리사이드콘택을사용하여집적회로구조물의mos소자를형성하는방법 - Google Patents

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Abstract

기판상에 미리 형성된 균일한 두께의 코발트 실리사이드 콘택에 도펀트를 주입하고 도펀트를 기판으로 확산시켜 소망의 소오스/드레인 영역을 형성하고 폴리실리콘 게이트 전극에 확산시켜 소망의 도전율을 제공하는, 실리콘 기판의 얕은 소오스/드레인 영역과 도핑된 게이트 전극을 형성하는 방법이 서술되어 있다. 본 발명의 방법은 소오스/드레인 영역이 형성될 실리콘 기판의 영역과 폴리실리콘 게이트 전극상에 코발트층을 증착하는 단계, 코발트층상에 하나이상의 캡핑층을 형성하는 단계, 제 1 온도에서 구조물을 어닐링하여 코발트 실리사이드를 형성하는 단계, 반응하지 않은 코발트 및 코발트 실리사이드를 제외한 다른 코발트 반응 생성물 뿐만 아니라 캡핑층을 제거하는 단계, 제 1 어닐링 온도보다 높은 온도에서 구조물을 다시 어닐링하여 고온 코발트 실리사이드를 형성하는 단계, 실리콘 기판에 소오스/드레인 영역을 형성하고 폴리실리콘 게이트 전극의 도전율을 증가시키기에 적합한 하나이상의 도펀트를 코발트 실리사이드에 주입하는 단계, 및 구조물을 충분히 가열하여 코발트 실리사이드내의 주입된 도펀트 또는 도펀트들을 기판으로 확산시켜 소망의 소오스/드레인 영역을 형성하고 폴리실리콘 게이트 전극으로 확산시켜 도전율을 증가시키는 단계를 구비한다.

Description

주입 매체로서 코발트 실리사이드 콘택을 사용하여 집적회로 구조물의 ＭＯＳ 소자를 형성하는 방법{PROCESS FOR FORMING MOS DEVICE IN INTEGRATED CIRCUIT STRUCTURE USING COBALT SILICIDE CONTACTS AS IMPLANTATION MEDIA}
본 발명은 반도체 기판상에 집적회로 구조물의 MOS 소자의 형성에 관한 것이다. 특히, 본 발명은 MOS 소자의 도핑된 게이트 전극과 소오스/드레인 영역을 형성하는 주입 매체 및 콘택으로서 코발트 실리사이드를 사용하여 MOS 소자를 형성하는 방법에 관한 것이다.
집적회로 구조물의 형성에 있어서, 특히, 폴리실리콘 게이트 전극을 사용하는 MOS 소자의 형성에 있어서, 폴리실리콘 게이트 전극과 실리콘 기판의 소오스/드레인 영역상에 금속 실리사이드층 또는 콘택을 설치하여 금속 상호접속부에 실리콘을 전기적으로 접속시키는 것이 실용화되어 왔다. 그러므로, 예를 들어, 티타늄 금속층은 일반적으로 폴리실리콘 게이트 전극과 실리콘 기판의 소오스/드레인 영역 뿐만 아니라 기판의 실리콘 산화물 절연 영역, 예를 들어, 필드 산화물 영역상에 증착된 블랭킷이다. 이 구조는 실리콘과 접촉한 티타늄이 반응하도록 충분히 가열되어, 예를 들어 650℃로 가열되어 티타늄 실리사이드를 형성하고, 실리콘 산화물상의 티타늄은 반응하지 않는다. 기판의 실리콘 소오스/드레인 영역과 폴리실리콘 전극상의 티타늄 실리사이드층만을 남겨두고, 반응하지 않는 티타늄은 제거된다. 그 결과의 티타늄 실리사이드는 고온, 예를 들어, 약 700℃ 내지 800℃에서 추가로 어닐링되어 티타늄 실리사이드를 전기적으로 더 바람직한 (저저항율) 위상으로 변환시킨다.
그러나, 집적회로 구조물의 크기는 점점 작아짐으로써, 협소한 라인에서 티타늄 실리사이드의 저온 위상이 더 적게 수용되므로, 저온 위상의 실패에 의해 티타늄 실리사이드의 연속적인 사용, 특히 협소한 라인의 형성에 발생하고, 라인폭이 저온 위상의 그레인의 크기에 도달할 때 저저항율 고온 티타늄 실리사이드 위상으로 변환한다. 그러나, 코발트 실리사이드 (일반적으로, CoSi2) 는 협소한 라인을 형성하는데 사용될때 동일 위상의 문제점에 영향을 받지 않는 것이 발견되었다.
티타늄 실리사이드 대신에 코발트 실리사이드를 대체시키면 매우 협소한 라인의 티타늄 실리사이드의 사용에 직면하는 문제점을 해결하였지만, 이 대체는 다른 문제점에 직면하게 되었다. 예를 들어, 주입에 의해 실리콘 기판 등의 단결정 반도체 기판에 매우 얕은 소오스/드레인 영역을 형성할 때, 기판에 직접 주입하는 깊이를 제어하기 어려워 기판에 주입된 도펀트의 가능한 채널링 뿐만 아니라 더 깊은 접합 (더 많은 접합 누설을 야기)을 초래한다. 그러나, 처음에, 즉, 주입 단계 이전에 실리콘 기판상에 티타늄 실리사이드층을 형성함으로써, 하부에 놓인 기판 대신에 티타늄 실리사이드층으로 도펀트를 주입하여 주입 깊이를 제어할 수 있다. 즉, 티타늄 실리사이드층은 기판에 형성될 소망의 소오스/드레인 영역의 두께에 대한 그 두께에 의해 하나이상의 도펀트를 주입하는 매체로서 사용될 수 있다. 주입 단계후에, 후속의 어닐링동안 주입된 티타늄 실리사이드로부터 실리콘 기판으로의 도펀트의 확산을 수행할 수 있어 소망의 얕은 소오스/드레인 영역을 생성한다.
그러나, 더 작은 라인폭에 대한 상술한 이유로 티타늄 실리사이드 대신에 코발트 실리사이드를 사용하는 경우, 코발트 실리사이드의 에지가 얇아지는 하부에 놓인 집적회로 구조물 (폴리실리콘 게이트 전극 등) 의 상승부분상에 두께가 평평하지 않은 코발트 실리사이드가 형성되므로, 주입 매체로서 코발트 실리사이드를 사용하는데 문제가 발생한다. 코발트 실리사이드 콘택 (14, 16) 이 필드 산화물 (8) 에 의해 제한된 실리콘 기판 (2) 의 영역의 소오스/드레인 영역 (4, 6) 상에 각각 형성되고 코발트 실리사이드 게이트 콘택 (18) 이 소오스/드레인 영역 (4, 6) 사이의 게이트 산화물 (10) 및 폴리실리콘 게이트 전극 (12) 상에 형성된 종래 기술의 구조물을 도 1 에 나타내었다. 산화물 스페이서 (13) 는 게이트 전극 (12) 의 측벽상에 형성된다. 도 1 은 코발트 실리사이드층 (18) 이 게이트 전극 (12) 의 상승부의 에지에 근접한 19에서 얇아지는 것을 나타낸다.
Liu 등의 "Mechanisms for Process-induced Leakage in Shallow Silicided Junctions", IEDM 86, pp58-61 에는 코발트 실리사이드를 형성하기 전 또는 후에 반도체 기판에 도펀트를 주입하여 주입동안 티타늄 실리사이드 대신에 코발트 실리사이드를 사용할 때 발생하는 문제점을 인식하지 못했다. 즉, 상승 게이트 전극의 에지에서의 코발트 실리사이드의 박형화의 상술한 문제점은 Liu 에 서술되어 있지 않다 (더 적게 진전된 처리 기술을 위하여 허용할 수 있는 더 두꺼운 실리사이드를 사용하였기 때문이다).
기판상에 형성된 코발트 실리사이드의 특성을 개선시키기 위하여 코발트층상에 형성된 티타늄 또는 티타늄 질화물의 캡핑 (capping) 층을 사용하여 코발트 실리사이드를 형성하는 것이 제안되었다. 예를 들어, 1992 년 캘리포니아주 산타 클라라에서 열린 VMIC Conference 의 pp 267-273 에 발표된 Berti 등의 "A Manufacturable Process for the Formation of Self Aligned Cobalt Silicide in a Sub Micrometer CMOS Technology" 에는 티타늄 실리사이드 대신에 코발트 실리사이드를 사용하는 경우 처리 온도, 저항율, 콘택 저항, 접합 누설, 및 스트레스가 모두 작다고 서술하고 있다. 그러나, 제조 환경에서 코발트 실리사이드를 형성하는데 어려운 점은 두껍고 균일한 코발트 실리사이드를 동시에 형성하면서 산화물 스페이서상에 원하지 않는 코발트 실리사이드가 과도성장 (전기적 쇼트를 발생시킬 수 있다) 하는 것을 막을 수 없다는 점이다. 집적회로 구조물의 산화물 부분상의 코발트 실리사이드 과도 성장은 코발트 실리사이드를 형성하기 위하여 어닐링 단계를 수행하기 전에 코발트의 층상의 티타늄 질화물의 캡핑층을 반응성 스퍼터링함으로써 제거될 수 있다.
IDEM 93 의 pp 906-908 에 발표된 Yamazaki 등의 "21 psec switching 0.1 ㎛-CMOS at room temperature using high performance Co salicide process" 은 코발트층이 제 1 실리사이드화 어닐링 동안 산화되므로 게이트 시이트 저항이 1.0 ㎛ 게이트 길이 미만으로 증가하는 종래의 코발트 살리사이드 (자기정렬 실리사이드)를 보고하였다. 코발트 살리사이드상의 티타늄 질화물 캡핑층의 사용은 산화를 효과적으로 막을 수 있고 게이트 시이트 저항의 게이트 길이 의존성을 크게 개선하여, 0.1 ㎛ 게이트 길이를 위한 21 ps 와 0.075 ㎛ 게이트 길이를 위한 19 ps 의 게이트 지연을 성취할 수 있다.
또한, 실리사이드화 단계 이전에 코발트층상에 티타늄 캡핑층을 설치하는 것이 제안되어 왔다. 1995 Symposium on VLSI Technology Digest of Technical Papers 의 pp 17-18 에 발표된 Wang 등의 "New CoSi2 SALICIDE Technology for 0.1 ㎛ Processes and Below" 는 코발트 실리사이드의 형성에서의 코발트상의 티타늄의 사용은 프리스퍼터링 (pre-sputtering) 표면 조건과 어닐링 조건에 덜 민감하고 종래의 제조 방법보다 부드러운 CoSi2/폴리(poly) 계면을 제공한다. 또한, 종래의 방법을 사용하여 얇은 서브-0.1 ㎛ 폴리-Si 러너(runner) 상에 CoSi2를 형성하는 것은 어렵지만, 얇은 티타늄 캡핑층은 서브-0.1 ㎛ CoSi2/폴리 스택의 열적 안정성과 형성을 개선시킬 수 있다.
그러나, 균일한 두께의 코발트 실리사이드 콘택을 형성하고, 코발트 실리사이트 콘택에 도펀트를 주입하고, 그 구조물을 어닐링하여 주입된 도펀트가 코발트 실리사이드로부터 하부에 있는 기판 (소망의 얕은 소오스/드레인 영역을 형성하기 위해) 또는 하부에 놓인 폴리실리콘 게이트 전극 (소망의 도전율을 갖는 폴리실리콘 게이트 전극을 제공하기 위해) 에 확산되도록 하여 반도체 기판에 MOS 소자의 얕은 소오스/드레인 영역을 형성하고 도핑된 폴리실리콘 게이트 전극을 형성할 수 있는 제조 방법을 제공하는 것이 바람직하다.
본 발명에 따르면, 기판상에 미리 형성된 균일한 두께의 코발트 실리사이드 콘택에 도펀트를 주입하고 도펀트를 기판에 확산시켜 소망의 소오스/드레인 영역을 형성하고 또한 폴리실리콘 게이트 전극에 확산시켜 소망의 도전율을 제공함으로써 실리콘 기판에 얕은 소오스/드레인 영역과 도핑된 게이트 전극을 형성할 수 있는 방법은, 소오스/드레인 영역이 형성될 실리콘 기판의 영역 및 폴리실리콘 게이트 전극상에 코발트층을 형성하는 단계, 코발트층상에 하나이상의 캡핑층을 형성하는 단계, 제 1 온도에서 구조물을 어닐링하여 코발트 실리사이드를 형성하는 단계, 캡핑층, 반응하지 않은 코발트, 및 코발트 실리사이드를 제외한 임의의 코발트 반응 생성물을 제거하는 단계, 제 1 어닐링 온도보다 높은 온도에서 다시 구조물을 어닐링하여 고온 코발트 실리사이드를 형성하는 단계, 실리콘 기판에 소오스/드레인 영역을 형성하고 폴리실리콘 게이트 전극의 도전율을 증가시키기에 적합한 하나이상의 도펀트를 코발트 실리사이드에 주입하는 단계, 및 구조물을 충분히 가열하여 코발트 실리사이드내에 주입된 도펀트 또는 도펀트들을 기판으로 확산시켜 소망의 소오스/드레인 영역을 형성하고 폴리실리콘 게이트 전극으로 확산시켜 도전율을 증가시키는 단계를 구비한다.
본 발명은 균일한 두께의 소망의 코발트 실리사이드의 형성후에 제거되는 보호캡핑층을 이전에 증착된 코발트층상에 설치함으로써, 반도체 기판에 MOS 소자의 소오스/드레인 영역을 형성하고 도핑된 폴리실리콘 게이트 전극을 형성하는 방법을 제공한다. 이전에 형성된 균일한 두께의 코발트 실리사이드에는 하나이상의 도펀트를 주입하고, 그후 어닐링하여 주입된 도펀트가 코발트 실리사이드로부터 하부에 있는 기판 (소망의 소오스/드레인 영역을 형성하기 위하여) 과 하부에 놓인 폴리실리콘 게이트 전극 (소망의 도전율을 갖는 폴리실리콘 게이트 전극을 제공하기 위하여) 에 확산되도록 한다.
도 2를 참조하면, 동일한 기본 MOS 소자가 도 1 처럼 도시되어 있지만, 이는 소오스/드레인 영역 (4, 6) 이 형성될 기판 (2) 의 영역 및 폴리실리콘 게이트 전극 (12) 상에 코발트 실리사이드를 형성하기 전의 상태이다. (소오스/드레인 영역 (4, 6) 은 서술할 주입 및 확산 단계후에 형성될 곳을 나타내기 위하여 도 2-4 에 도시하였다) 도 2 는 코발트층 (20) 이 MOS 소자 (MOS 소자가 NMOS 소자 또는 PMOS 소자인지에 관계없이), 특히, 폴리실리콘 게이트 전극 (12) 의 노출 상부면 및 소오스/드레인 영역 (4, 6) 이 형성될 실리콘 기판 (2) 의 영역상에 처음으로 형성되는 본 발명의 바람직한 실시예를 나타낸다. 그후, 캡핑층 (30) 은 코발트층 (20) 상에 형성되어 소망의 코발트 실리사이드의 형성 이전에 코발트층 (20) 이 오염되는 것을 방지한다. 캡핑층 (30) 은 티타늄층, 티타늄 질화물층, 또는 그 조합으로 구성될 수 있고, 이는 1997년 4월 7일에 제출된 미국 특허 08/833,597 의 "PROCESS FOR FORMING IMPROVED COBALT SILICIDE LAYER ON INTEGRATED CIRCUIT STRUCTURE USING TWO CAPPING LAYERS" 에 서술되어 있으며, 본 발명의 양도인에게 양도된 것으로, 참고로 여기에 나타낸다.
코발트층 (20) 은 MOS 구조, 특히 소오스/드레인 영역 (4, 6) 이 형성될 기판의 노출된 실리콘 표면 및 폴리실리콘 게이트 전극 (12) 의 노출 상면상에 약 30Å 이상의 두께로 증착되어, 하부에 놓인 실리콘과 반응하기 위한 충분한 양의 코발트를 제공하여 만족스런 두께의 소망의 실리사이드를 제공한다. 증착된 코발트층의 두께는 더 많은 양으로 약 400 Å 까지 상승할 수 있지만, 그럴 필요는 없다. 바람직하게, 코발트층의 두께는 약 125Å 내지 275Å으로 변화할 수 있으며, 일반적인 두께는 180Å이다. 기판을 적절하게 세정하여 산소 함유 잔여물을 제거한 후, 스퍼터링 챔버 등의 진공 챔버내에서 실리콘 기판 (2) 상의 MOS 구조물상에 코발트층 (20)을 증착한다. 코발트 (20) 의 증착동안 챔버에 사용되는 압력은 약 0.1 mTorr 내지 약 1 Torr 로 변화할 수 있고, 기판 온도는 약 20 ℃에서 약 300℃의 범위일 수 있다.
그후, 산소 함유 기체에 새로 증착된 코발트층 (20)을 노출시키지 않고, 코발트층 (20) 상에 보호 캡핑층 (30) 이 형성된다. 바람직하게, 동일 스퍼터링 챔버 또는 동일 진공 장치의 적어도 다른 챔버에서 다른 스퍼터링 타겟을 사용하여 스퍼터링함으로써 코발트층 (20) 상에 캡핑층 (30) 이 형성된다. 캡핑층 (30) 은 또한 (티타늄 뿐만 아니라) 텅스텐, 몰리브덴, 탄탈, 또는 니오븀 등의 금속 또는 예를 들어 상술한 티타늄 질화물 등의 그러한 금속중의 하나의 화합물로 구성될 수 있다.
예를 들어, 티타늄이 사용되면, 캡핑층 (30) 은 약 10Å 이상, 바람직하게 50 Å 이상, 및 약 1000 Å 의 두께까지 형성될 수 있다. 캡핑층의 두꺼운층이 사용될 수 있어도, 반드시 필요한 것은 아니며, 증착 장치의 가변 처리 시간의 관점에서 바람직하지 않다. 캡핑 물질로서 티타늄을 사용하여, 캡핑층 (30) 의 증착동안 사용되는 챔버 압력은 약 0.1 mTorr 내지 약 1 Torr 까지 변화할 수 있고, 기판 온도는 약 20 ℃에서 약 300 ℃ 의 범위일 수 있다.
도 3을 참조하면, 본 발명에 따라 코발트층 (20) 과 캡핑층 (30)을 형성한 후에 MOS 구조물은 첫번째 어닐링된다. 이러한 첫 번째 어닐링 단계는 어떠한 산소 함유 기체의 부재하에서 어닐링 챔버내에서 급속 열 어닐링 (RTA)을 사용하여 바람직하게 350℃ 내지 600℃의 온도에서, 가장 바람직하게는 약 425℃ 내지 약 475℃의 어닐링 온도에서 약 10초 내지 약 2분간, 바람직하게 약 10 내지 60 초간 수행되어 저온 코발트 실리사이드를 형성한다. 여기서, 용어 "저온 코발트 실리사이드" 는 600℃이하의 온도에서 초기 저온 어닐링에 의해 형성된 코발트 실리사이드 (원리적으로 CoSi일 수 있다)를 정의하는 것이다.
도 3에 도시한 바와 같이, 폴리실리콘 게이트 전극 (12) 과 소오스/드레인 영역 (4, 6) 이 형성될 실리콘 기판 (2) 의 부분과 직접 접촉하는 코발트층 (20) 의 부분은 각각 실리콘과 반응하여 게이트 전극 (12) 상에 저온 코발트 실리사이드부 (22)를 형성하고, 소오스/드레인 영역 (4, 6) 이 형성될 기판 (2) 의 부분상에 저온 코발트 실리사이드부 (24, 26)를 형성한다.
캡핑층 (30), 코발층 (20) 의 반응하지 않은 코발트, 다른 임의의 코발트 반응 생성물 (코발트 실리사이드 제외) 은 예를 들어 각각의 물질을 위한 적절한 습식 에천트를 사용하여 제거될 수 있다 (어닐링 단계 후에 저온 코발트 실리사이드부 (22, 24, 26)을 형성한다). 상술한 물질을 각각 제거하는데 사용될 수 있는 습식 에천트계의 예는 황산-과산화수소 에천트계이다.
반응하지 않은 코발트 및 다른 임의의 코발트 반응 생성물 (코발트 실리사이드 제외) 뿐만 아니라 캡핑층의 제거후에, MOS 구조물은 약 700℃ 이상의 고온, 바람직하게는 약 700℃ 내지 약 800℃에서 추가로 어닐링되어 저온 코발트 실리사이드를 저저항율을 갖는 더 바람직한 고온 코발트 실리사이드로 변환시킨다. 이전의 저온 어닐링과 같이 고온 어닐링은 어닐링 챔버에서 약 10 초 내지 약 2분동안, 바람직하게는 10-60 초간 급속 열 어닐링 (RTA) 기술을 사용하여 수행될 수 있다. 산소 함유 기체는 바람직하게 두 번째 어닐링 단계동안 배제된다. 여기서 사용된 용어 "고온 코발트 실리사이드" 는 700℃ 이상의 고온 어닐링에 의해 형성된 코발트 실리사이드 (원리적으로 CoSi2일 수 있다)를 정의한다.
그 결과는, 도 4 에 도시한 바와 같이, 폴리실리콘 게이트 전극 (12) 과 소오스/드레인 (4, 6) 이 형성될 실리콘 기판 (2) 의 영역상에 각각 형성된 균일한 두께의 고온 코발트 실리사이드 세그먼트 (32, 34, 36)를 갖는 MOS 소자를 갖는 집적회로 구조물이다.
도 5 에 도시한 바와 같이 코발트 실리사이드 세그먼트 (32, 34, 36) 에는 하나이상의 도펀트가 주입되어 기판 (2)에서 소오스/드레인 영역 (4, 6)을 형성하고 폴리실리콘 게이트 전극 (12)를 도핑하여 그 도전율을 증가시킨다. 사용된 도펀트의 종류는 NMOS 또는 PMOS 구조물이 형성되는지에 따라 결정될 것이다. NMOS 구조물이 기판 (2) 에 형성되는 경우는, 코발트 실리사이드 세그먼트 (32, 34, 36) 에 인 또는 비소가 주입될 수 있고, PMOS 구조물이 형성되는 경우는, 붕소가 코발트 실라이드 세그먼트 (32, 34, 36) 에 주입될 것이다. 예를 들어 코발트 실리사이드 세그먼트 (32, 34, 36) 에 인 또는 비소가 주입되는 경우, 인을 위해서는 약 10 내지 50 KEV 의 에너지 레벨에서, 비소를 위해서는 약 20 KEV 내지 100 KEV 의 에너지 레벨에서 (코발트 실리사이드 세그먼트 (34, 36) 의 두께에 의존), 예를 들어 2×1015 내지 1×1016 atoms/㎠ 의 도즈량의 인 또는 비소가 사용될 수 있어, N 도핑된 소오스/드레인 영역 (4, 6) 과 N 도핑된 폴리실리콘 게이트 전극 (12)을 형성할 수 있다. 붕소는 약 10 KEV 내지 50 KEV 의 에너지 레벨에서, 예를 들어 2×1015 내지 1×1016 atoms/㎠ 의 도즈량으로 코발트 실리사이드 세그먼트 (32, 34, 36) 에 주입되어, P 도핑된 소오스/드레인 영역 (4, 6) 과 P 도핑된 폴리실리콘 게이트 전극 (12)을 형성할 수 있다.
코발트 실리사이드 세그먼트 (32, 34, 36) 의 주입후에, 구조물은 약 800℃ 내지 1000℃의 온도, 가장 바람직하게는 850℃내지 950℃ 의 어닐링 온도에서, 약 10초 내지 2분간, 더 바람직하게는 약 10초 내지 60초간 어닐링되어, 코발트 실리사이드 세그먼트에 주입된 도펀트가 기판 (2) 으로 확산되어 소오스/드레인 영역 (4, 6)을 형성하고 또한 폴리실리콘 게이트 전극 (12) 으로 확산한다. 그 결과는 기판 (2) 에 약 50Å 내지 1000Å 의 깊이를 갖는 얕은 소오스/드레인 영역 (4, 6)을 형성시킨다. 이 관점에서, 어닐링의 시간 길이는 단결정 실리콘보다 폴리실리콘을 통해 도펀트의 확산율을 더 높임으로써 폴리실리콘 게이트 전극 (12) 의 도핑의 범위보다 소오스/드레인 영역 (4, 6) 의 깊이에 더 많은 영향을 준다.
그러므로, 본 발명은 캡핑층으로 제 1 어닐링 단계 이전에 먼저 증착된 코발트층을 산소 함유 기체로 노출되는 것을 방지하고 그후, 소망의 코발트 실리사이드를 형성한 후에 캡핑층, 반응하지 않은 코발트 및 코발트 실리사이드를 제외한 코발트 반응 생성물을 제거하고, 코발트 실리사이드에 도펀트를 주입하여 도펀트가 기판에 확산되어 소망의 소오스/드레인 영역을 형성함으로써 실리콘 기판에 얕은 소오스/드레인 영역을 형성하고 실리콘 기판상의 집적회로 구조물의 실리콘 표면상에 균일한 두께의 코발트 실리사이드 콘택을 만족스럽게 형성하기 위한 제조 방법을 제공한다.
도 1 은 게이트 전극의 상부의 에지의 코발트 실리사이드층의 박형화를 나타내면서, 종래 기술에 따라 폴리실리콘 게이트 전극의 상면상에 형성된 코발트 실리사이드층을 갖는 폴리실리콘 게이트 전극을 포함하는 종래의 MOS 소자의 부분을 나타내는 부분수직단면도.
도 2 는 코발트 실리사이드를 형성하기 위하여 제 1 어닐링 단계 이전에 코발트층상에 형성된 캡핑층을 가지며 폴리실리콘 게이트상에 형성된 코발트층을 갖는 폴리실리콘 게이트 전극을 포함하는 본 발명에 따른 MOS 소자의 부분의 부분수직단면도.
도 3 은 폴리실리콘 게이트 전극의 상면상에 균일한 두께의 코발트 실리사이드층을 형성하기 위하여 구조물이 첫번째 어닐링된 후이지만, 캡핑층, 반응하지 않은 코발트, 및 코발트 실리사이드를 제외한 임의의 코발트 반응 생성물을 제거하기 전인 도 2 의 구조물의 부분수직단면도.
도 4 는 캡핑층, 반응하지 않은 코발트, 및 코발트 실리사이드를 제외한 코발트 반응 생성물이 제거된 후의 도 3 의 구조물의 부분수직단면도.
도 5 는 불순물이 주입되어 새롭게 형성된 코발트 실리사이드를 나타내는 도 4 의 구조물의 부분수직단면도.
도 6 은 본 발명에 의한 제조 방법의 바람직한 실시예를 나타내는 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명 *
2: 실리콘 기판
4, 6: 소오스/드레인 영역
20: 코발트층
30: 보호 캡핑층

Claims (22)

  1. 얕은 소오스/드레인 영역과, MOS 구조물의 상기 소오스/드레인 영역 및 상기 MOS 구조물의 폴리실리콘 게이트 전극상에 형성된 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법으로서,
    a) 적어도 소오스/드레인 영역이 형성될 상기 실리콘 기판의 영역과 상기 폴리실리콘 게이트 전극상에 코발트층을 형성하는 단계;
    b) 상기 코발트층을 산소 함유 기체에 노출시키지 않고 상기 코발트층상에 캡핑층을 형성하는 단계;
    c) 실리콘 소오스/드레인 영역이 형성될 상기 실리콘 기판의 영역 및 상기 폴리실리콘 게이트 전극상에 코발트 실리사이드를 형성하기 위하여 제 1 어닐링 온도에서 상기 코발트층을 어닐링하는 단계;
    d) 상기 캡핑층, 반응하지 않은 코발트, 및 코발트 실리사이드를 제외한 코발트 반응 생성물을 제거하는 단계;
    e) 상기 제 1 어닐링 온도 보다 높은 제 2 어닐링 온도에서 상기 코발트 실리사이드를 어닐링하는 단계;
    f) 하나이상의 도펀트를 상기 코발트 실리사이드에 주입하는 단계; 및
    g) 상기 코발트 실리사이드를 추가로 어닐링하여 하나이상의 도펀트를 상기 코발트 실리사이드로부터 상기 실리콘 기판으로 확산시켜 상기 기판에 상기 소오스/드레인 영역을 형성하고 하나이상의 도펀트를 상기 폴리실리콘 게이트 전극에 확산시키는 단계를 포함하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  2. 제 1 항에 있어서,
    코발트층을 형성하는 단계는 적어도 소오스/드레인 영역이 형성될 상기 실리콘 기판의 영역과 상기 폴리실리콘 게이트 전극상에 코발트를 약 30Å 내지 약 400Å 의 두께로 증착시키는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 코발트층상에 캡핑층을 형성하는 단계는 상기 코발트층상에 상기 캡핑층을 약 10Å 내지 약 1000Å 의 두께로 증착시키는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 캡핑층은 티타늄, 텅스텐, 몰리브덴, 탄탈, 니오븀, 및 상기 금속중의 하나를 함유하는 화합물로 이루어진 군으로부터 선택된 물질로 이루어진 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  5. 제 3 항에 있어서,
    상기 캡핑층은 티타늄, 티타늄 질화물, 및 텅스텐으로 이루어진 군으로부터 선택된 물질로 이루어지는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 어닐링 온도에서 상기 코발트층을 어닐링하는 단계는 약 600℃를 초과하지 않는 온도에서 상기 코발트층을 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 어닐링 온도에서 상기 코발트층을 어닐링하는 단계는 약 350℃ 내지 약 600℃의 온도에서 상기 코발트층을 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 제 1 어닐링 온도에서 상기 코발트층을 어닐링하는 단계는 약 425℃ 내지 약 475℃ 의 온도에서 상기 코발트층을 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 제 2 어닐링 온도에서 상기 코발트 실리사이드를 어닐링하는 단계는 약 700℃ 이상의 온도에서 상기 코발트 실리사이드를 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 제 2 어닐링 온도에서 상기 코발트 실리사이드를 어닐링하는 단계는 약 700℃ 내지 약 800℃ 의 온도에서 상기 코발트 실리사이드를 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 하나이상의 도펀트를 코발트 실리사이드에 주입하는 단계는 약 10KEV 내지 약 100KEV 의 에너지 레벨에서 상기 도펀트를 상기 코발트 실리사이드에 주입하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 하나이상의 도펀트를 상기 코발트 실리사이드에 주입하는 단계는 약 10KEV 내지 약 50KEV 의 에너지 레벨에서 붕소 또는 인을 상기 코발트 실리사이드에 주입하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 하나이상의 도펀트를 상기 코발트 실리사이드에 주입하는 단계는 약 20KEV 내지 약 100KEV 의 에너지 레벨에서 비소를 상기 코발트 실리사이드에 주입하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 코발트 실리사이드를 추가로 어닐링하여 상기 하나이상의 도펀트를 상기 코발트 실리사이드로부터 상기 실리콘 기판으로 확산시키는 단계는 약 800℃ 내지 약 1000℃의 온도범위에서 상기 코발트 실리사이드를 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 코발트 실리사이드를 추가로 어닐링하여 상기 하나이상의 도펀트를 상기 코발트 실리사이드로부터 상기 실리콘 기판으로 확산하는 단계는 약 10 초 내지 약 2분 동안 상기 코발트 실리사이드를 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  16. 제 14 항에 있어서, 상기 코발트 실리사이드를 추가로 어닐링하여 상기 하나이상의 도펀트를 상기 코발트 실리사이드로부터 상기 실리콘 기판으로 확산하는 단계는 약 20 초 내지 약 60초동안 상기 코발트 실리사이드를 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  17. 얕은 소오스/드레인 영역과, MOS 구조물의 상기 소오스/드레인 영역 및 상기 MOS 구조물의 폴리실리콘 게이트 전극상에 형성된 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법으로서,
    a) 적어도 소오스/드레인 영역이 형성될 상기 실리콘 기판의 영역 및 폴리실리콘 게이트 전극상에 약 30Å 내지 약 400Å 의 두께를 갖는 코발트층을 형성하는 단계;
    b) 상기 코발트층을 산소 함유 기체에 노출시키지 않고 상기 코발트층상에 약 10Å 내지 약 1000Å 의 두께를 갖는 캡핑층을 형성하는 단계;
    c) 실리콘 소오스/드레인 영역이 형성될 상기 실리콘 기판의 영역 및 상기 폴리실리콘 게이트 전극상에 코발트 실리사이드를 형성하기 위하여 약 600℃를 초과하지 않는 제 1 어닐링 온도에서 상기 코발트층을 어닐링하는 단계;
    d) 상기 캡핑층, 반응하지 않은 코발트, 및 코발트 실리사이드를 제외한 코발트 반응 생성물을 제거하는 단계;
    e) 약 700℃ 이상의 제 2 어닐링 온도에서 상기 코발트 실리사이드를 어닐링하는 단계;
    f) 약 10KEV 내지 약 100KEV 의 에너지 레벨에서 하나이상의 도펀트를 상기 코발트 실리사이드에 주입하는 단계; 및
    g) 약 800℃ 내지 1000℃ 의 온도에서 상기 코발트 실리사이드를 추가로 어닐링하여 상기 하나이상의 도펀트를 상기 코발트 실리사이드로부터 상기 실리콘 기판으로 확산시켜 상기 기판에 상기 소오스/드레인 영역을 형성하고 상기 하나이상의 도펀트를 상기 폴리실리콘 게이트 전극으로 확산시키는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  18. 제 17 항에 있어서, 상기 캡핑층은 티타늄, 텅스텐, 및 티타늄 질화물로 이루어진 군으로부터 선택된 물질인 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  19. 제 17 항에 있어서, 상기 제 1 어닐링 온도에서 상기 코발트층을 어닐링하는 단계는 상기 구조물을 약 350℃ 내지 약 600℃ 의 온도에서 상기 코발트층을 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  20. 제 17 항에 있어서, 상기 제 2 어닐링 온도에서 상기 코발트 실리사이드를 어닐링하는 단계는 약 700℃ 내지 약 800℃의 온도에서 상기 코발트 실리사이드를 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  21. 제 17 항에 있어서, 상기 코발트 실리사이드를 추가로 어닐링하여 하나이상의 도펀트를 상기 코발트 실리사이드로부터 상기 실리콘 기판으로 확산하는 단계는 약 10초 내지 약 2분동안 상기 코발트 실리사이드를 어닐링하는 단계를 구비하는 것을 특징으로 하는, 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법.
  22. 얕은 소오스/드레인 영역과, MOS 구조물의 상기 소오스/드레인 영역 및 상기 MOS 구조물의 폴리실리콘 게이트 전극상에 형성된 코발트 실리사이드 콘택을 갖는 MOS 구조물을 실리콘 기판 상에 형성하는 방법으로서,
    a) 적어도 소오스/드레인 영역이 형성될 상기 실리콘 기판의 영역과 상기 폴리실리콘 게이트 전극상에 약 30Å 내지 약 400Å 의 두께를 갖는 코발트층을 형성하는 단계;
    b) 상기 코발트층을 산소 함유 기체에 노출시키지 않고, 상기 코발트층상에 약 10Å 내지 약 1000Å 의 두께를 가지며 티타늄, 텅스텐, 및 텅스텐 질화물로 이루어진 군으로부터 선택된 물질로 이루어진 캡핑층을 형성하는 단계;
    c) 상기 코발트층을 약 350℃ 내지 약 600℃의 제 1 온도에서 어닐링하여 실리콘 소오스/드레인 영역이 형성될 상기 실리콘 기판의 영역 및 상기 폴리실리콘 게이트 전극상에 코발트 실리사이드를 형성하는 단계;
    d) 상기 캡핑층, 반응하지 않은 코발트, 및 코발트 실리사이드를 제외한 코발트 반응 생성물을 제거하는 단계;
    e) 약 700℃ 내지 약 800℃의 제 2 온도에서 상기 코발트 실리사이드를 어닐링하는 단계;
    f) 붕소, 인, 및 비소로 이루어진 군으로부터 선택된 하나이상의 도펀트를 붕소 및 인에 대해서는 약 10KEV 내지 약 50KEV 의 에너지 레벨에서, 비소에 대해서는 약 20 KEV 내지 약 100KEV 의 에너지 레벨에서 상기 코발트 실리사이드에 주입하는 단계; 및
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