JPH06232097A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH06232097A JPH06232097A JP1975193A JP1975193A JPH06232097A JP H06232097 A JPH06232097 A JP H06232097A JP 1975193 A JP1975193 A JP 1975193A JP 1975193 A JP1975193 A JP 1975193A JP H06232097 A JPH06232097 A JP H06232097A
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- film
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Abstract
(57)【要約】
【目的】 自然酸化膜のない界面を得ることができ、低
抵抗コンタクトを安定に形成したり、シリサイド工程の
安定化や薄いゲート酸化膜やキャパシタ誘電膜の均一性
の向上を図ることができる半導体素子の製造方法を提供
する。 【構成】 半導体素子の製造方法において、シリコン基
板１１表面の自然酸化膜１２上にＣＦ系重合膜１３を形
成する工程と、非酸化性雰囲気中での重合膜１３と自然
酸化膜１２とを熱的に反応させ自然酸化膜１２を除去す
る工程と、大気に晒すことなく、それに続く薄膜１４を
形成する工程とを順に施すようにしたものである。
抵抗コンタクトを安定に形成したり、シリサイド工程の
安定化や薄いゲート酸化膜やキャパシタ誘電膜の均一性
の向上を図ることができる半導体素子の製造方法を提供
する。 【構成】 半導体素子の製造方法において、シリコン基
板１１表面の自然酸化膜１２上にＣＦ系重合膜１３を形
成する工程と、非酸化性雰囲気中での重合膜１３と自然
酸化膜１２とを熱的に反応させ自然酸化膜１２を除去す
る工程と、大気に晒すことなく、それに続く薄膜１４を
形成する工程とを順に施すようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に係り、特に、その自然酸化膜の除去方法に関するもの
である。
に係り、特に、その自然酸化膜の除去方法に関するもの
である。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、「真空」第３４巻第１１号（１９９１）ｐｐ８
１３〜８１９に開示されるようなものがあった。半導体
素子の製造方法において、自然酸化膜の存在は、ＭＯＳ
ＦＥＴのゲート酸化や、キャパシタ誘電膜の形成や、コ
ンタクト、シリサイドプロセスの安定を図る上で様々な
障害を起こし始めている。特に、コンタクト部の自然酸
化膜は抵抗の増大を招き、問題が大きい。以下、これを
例にとって説明する。
例えば、「真空」第３４巻第１１号（１９９１）ｐｐ８
１３〜８１９に開示されるようなものがあった。半導体
素子の製造方法において、自然酸化膜の存在は、ＭＯＳ
ＦＥＴのゲート酸化や、キャパシタ誘電膜の形成や、コ
ンタクト、シリサイドプロセスの安定を図る上で様々な
障害を起こし始めている。特に、コンタクト部の自然酸
化膜は抵抗の増大を招き、問題が大きい。以下、これを
例にとって説明する。
【０００３】従来、半導体素子で使用されるコンタクト
は、金属と半導体、半導体と半導体といった界面から構
成されている。そのコンタクト形成方法の一例を、図４
に示す。図４はＤＲＡＭ（ダイナミックＲＡＭ）におけ
る半導体と半導体からなるコンタクト形成方法を含む従
来の半導体素子の製造工程図である。
は、金属と半導体、半導体と半導体といった界面から構
成されている。そのコンタクト形成方法の一例を、図４
に示す。図４はＤＲＡＭ（ダイナミックＲＡＭ）におけ
る半導体と半導体からなるコンタクト形成方法を含む従
来の半導体素子の製造工程図である。
【０００４】まず、図４（ａ）に示すように、通常のＭ
ＯＳＦＥＴの製造工程と同様に、シリコン（Ｓｉ）基板
１上に、ＬＯＣＯＳ法等でフィールド酸化膜２を形成
し、更に、ゲート酸化を行って、ゲート酸化膜３を形成
した後、ゲート電極となる多結晶Ｓｉ４を形成する。そ
の後、ソース／ドレイン領域５に、フィールド酸化膜２
及び多結晶Ｓｉ４をマスクとしてＮ+ となる不純物をド
ーピングした後、全面に中間絶縁膜６を堆積する。
ＯＳＦＥＴの製造工程と同様に、シリコン（Ｓｉ）基板
１上に、ＬＯＣＯＳ法等でフィールド酸化膜２を形成
し、更に、ゲート酸化を行って、ゲート酸化膜３を形成
した後、ゲート電極となる多結晶Ｓｉ４を形成する。そ
の後、ソース／ドレイン領域５に、フィールド酸化膜２
及び多結晶Ｓｉ４をマスクとしてＮ+ となる不純物をド
ーピングした後、全面に中間絶縁膜６を堆積する。
【０００５】次に、図４（ｂ）に示すように、ホトリソ
グラフィック技術及びドライエッチング技術等を用い、
ソース／ドレイン領域５上の中間絶縁膜６の一部を除去
してコンタクト開口部６ａを形成する。次いで、ソース
／ドレイン領域５の表面の汚染や薄い酸化膜８を除去す
るために、通常用いられている洗浄を行った後、ＬＰＣ
ＶＤ法等により、ストレイジノードとなる多結晶Ｓｉ７
を全面に堆積する。これにより、高濃度拡散層（Ｎ+ ）
のソース／ドレイン領域５と、ストレイジノードとなる
多結晶Ｓｉ４とからなるコンタクトが形成され、これら
の電気的接続が可能となる。その後、キャパシタを形成
し、Ａｌ等で結線してＤＲＡＭが製造される。
グラフィック技術及びドライエッチング技術等を用い、
ソース／ドレイン領域５上の中間絶縁膜６の一部を除去
してコンタクト開口部６ａを形成する。次いで、ソース
／ドレイン領域５の表面の汚染や薄い酸化膜８を除去す
るために、通常用いられている洗浄を行った後、ＬＰＣ
ＶＤ法等により、ストレイジノードとなる多結晶Ｓｉ７
を全面に堆積する。これにより、高濃度拡散層（Ｎ+ ）
のソース／ドレイン領域５と、ストレイジノードとなる
多結晶Ｓｉ４とからなるコンタクトが形成され、これら
の電気的接続が可能となる。その後、キャパシタを形成
し、Ａｌ等で結線してＤＲＡＭが製造される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体素子の製造方法では、多結晶Ｓｉ７を堆積する前
に、高濃度拡散層からなるソース／ドレイン領域５の表
面に、約１０Å程度の薄い酸化膜８が形成されてしま
い、その後、多結晶Ｓｉ７の堆積が行われる。このよう
な薄い酸化膜８がソース／ドレイン領域５の表面に形成
されると、コンタクト抵抗が増大し、半導体素子の動作
スピードを遅らせたり、極端な場合には歩留まりを低下
させるという問題が生じる。
半導体素子の製造方法では、多結晶Ｓｉ７を堆積する前
に、高濃度拡散層からなるソース／ドレイン領域５の表
面に、約１０Å程度の薄い酸化膜８が形成されてしま
い、その後、多結晶Ｓｉ７の堆積が行われる。このよう
な薄い酸化膜８がソース／ドレイン領域５の表面に形成
されると、コンタクト抵抗が増大し、半導体素子の動作
スピードを遅らせたり、極端な場合には歩留まりを低下
させるという問題が生じる。
【０００７】このような薄い酸化膜の形成は、洗浄の最
終工程である純粋洗浄によって形成されたり、大気中を
搬送することによって形成される自然酸化膜であったり
する。したがって、コンタクト以外の工程、例えば、ゲ
ート酸化やキャパシタ誘電膜の形成、シリサイドプロセ
スにおいても各プロセス前の洗浄において、薄い自然酸
化膜が形成され、半導体素子の高集積化に伴うゲート酸
化膜やキャパシタ誘電膜の薄膜化の妨げとなったり、高
融点金属とＳｉの反応によるシリサイドプロセスを不安
定なものとしている。
終工程である純粋洗浄によって形成されたり、大気中を
搬送することによって形成される自然酸化膜であったり
する。したがって、コンタクト以外の工程、例えば、ゲ
ート酸化やキャパシタ誘電膜の形成、シリサイドプロセ
スにおいても各プロセス前の洗浄において、薄い自然酸
化膜が形成され、半導体素子の高集積化に伴うゲート酸
化膜やキャパシタ誘電膜の薄膜化の妨げとなったり、高
融点金属とＳｉの反応によるシリサイドプロセスを不安
定なものとしている。
【０００８】本発明は、以上述べたコンタクト抵抗の増
大や、薄いゲート酸化膜、キャパシタ誘電膜、シリサイ
ドプロセスが不安定になるといった問題点を除去し、自
然酸化膜のない界面を得ることができ、低抵抗コンタク
トを安定に形成したり、シリサイド工程の安定化や、薄
いゲート酸化膜やキャパシタ誘電膜の均一性の向上を図
ることができる半導体素子の製造方法を提供することを
目的とする。
大や、薄いゲート酸化膜、キャパシタ誘電膜、シリサイ
ドプロセスが不安定になるといった問題点を除去し、自
然酸化膜のない界面を得ることができ、低抵抗コンタク
トを安定に形成したり、シリサイド工程の安定化や、薄
いゲート酸化膜やキャパシタ誘電膜の均一性の向上を図
ることができる半導体素子の製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）半導体素子の製造方法において、シリコン表面の
自然酸化膜上にＣＦ系重合膜を形成する工程と、非酸化
性雰囲気中で前記ＣＦ系重合膜と自然酸化膜とを熱的に
反応させ自然酸化膜を除去する工程と、大気に晒すこと
なく、薄膜を形成する工程とを順に施すようにしたもの
である。
成するために、 （Ａ）半導体素子の製造方法において、シリコン表面の
自然酸化膜上にＣＦ系重合膜を形成する工程と、非酸化
性雰囲気中で前記ＣＦ系重合膜と自然酸化膜とを熱的に
反応させ自然酸化膜を除去する工程と、大気に晒すこと
なく、薄膜を形成する工程とを順に施すようにしたもの
である。
【００１０】また、前記自然酸化膜の除去工程を非酸化
性雰囲気中で２００℃以上の熱処理によりＣＦ系重合膜
と自然酸化膜との反応をせしめる。更に、前記自然酸化
膜の除去工程を１０-6Ｔｏｒｒ以下の真空下で行う。 （Ｂ）半導体素子の製造方法において、シリコン表面の
自然酸化膜上にＣＦ系重合膜を形成する工程と、非酸化
性雰囲気中で前記ＣＦ系重合膜と自然酸化膜をイオン照
射によって励起して反応させ自然酸化膜を除去する工程
と、大気に晒すことなく、薄膜を形成する工程とを順に
施すようにしたものである。
性雰囲気中で２００℃以上の熱処理によりＣＦ系重合膜
と自然酸化膜との反応をせしめる。更に、前記自然酸化
膜の除去工程を１０-6Ｔｏｒｒ以下の真空下で行う。 （Ｂ）半導体素子の製造方法において、シリコン表面の
自然酸化膜上にＣＦ系重合膜を形成する工程と、非酸化
性雰囲気中で前記ＣＦ系重合膜と自然酸化膜をイオン照
射によって励起して反応させ自然酸化膜を除去する工程
と、大気に晒すことなく、薄膜を形成する工程とを順に
施すようにしたものである。
【００１１】また、前記自然酸化膜除去の反応工程を１
００〜４００℃の温度でイオン照射することで行う。更
に、前記自然酸化膜除去工程において、不活性ガス、あ
るいはフロン又はフレオンイオン照射を用いて行う。ま
た、前記イオン照射におけるイオンの加速エネルギーを
１００ｅＶ以上とする。
００〜４００℃の温度でイオン照射することで行う。更
に、前記自然酸化膜除去工程において、不活性ガス、あ
るいはフロン又はフレオンイオン照射を用いて行う。ま
た、前記イオン照射におけるイオンの加速エネルギーを
１００ｅＶ以上とする。
【００１２】更に、前記ＣＦ系重合膜を、フロン，フロ
ン／フレオン混合ガス，フレオン／Ｈ2 混合ガスプラズ
マに晒すことにより形成する。 （Ｃ）コンタクト形成工程を有する半導体素子の製造に
おいて、半導体上の厚い絶縁膜を除去し、コンタクトホ
ールを形成する工程と、該コンタクトホール底部の半導
体上に形成される自然酸化膜上にＣＦ系重合膜を形成す
る工程と、該ＣＦ系重合膜を熱処理又はイオン照射によ
り自然酸化膜と反応せしめ除去する工程と、大気に晒す
ことなく、半導体又は金属膜を形成する工程とを順に施
すようにしたものである。
ン／フレオン混合ガス，フレオン／Ｈ2 混合ガスプラズ
マに晒すことにより形成する。 （Ｃ）コンタクト形成工程を有する半導体素子の製造に
おいて、半導体上の厚い絶縁膜を除去し、コンタクトホ
ールを形成する工程と、該コンタクトホール底部の半導
体上に形成される自然酸化膜上にＣＦ系重合膜を形成す
る工程と、該ＣＦ系重合膜を熱処理又はイオン照射によ
り自然酸化膜と反応せしめ除去する工程と、大気に晒す
ことなく、半導体又は金属膜を形成する工程とを順に施
すようにしたものである。
【００１３】（Ｄ）ゲート酸化膜の形成工程を有する半
導体素子の製造において、半導体上に形成された自然酸
化膜上にＣＦ系重合膜を形成する工程と、該ＣＦ系重合
膜を熱処理又はイオン照射により自然酸化膜と反応せし
め除去する工程と、大気に晒すことなく、酸化雰囲気中
において熱処理を行い、ゲート酸化膜を形成する工程
と、該ゲート酸化膜上にゲート金属を形成する工程とを
順に施すようにしたものである。
導体素子の製造において、半導体上に形成された自然酸
化膜上にＣＦ系重合膜を形成する工程と、該ＣＦ系重合
膜を熱処理又はイオン照射により自然酸化膜と反応せし
め除去する工程と、大気に晒すことなく、酸化雰囲気中
において熱処理を行い、ゲート酸化膜を形成する工程
と、該ゲート酸化膜上にゲート金属を形成する工程とを
順に施すようにしたものである。
【００１４】（Ｅ）キャパシタ絶縁膜の形成工程を有す
る半導体素子の製造において、第１電極となる半導体層
又は多結晶半導体層を形成する工程と、前記第１電極上
に形成された自然酸化膜上にＣＦ系重合膜を形成する工
程と、前記ＣＦ系重合膜を熱処理又はイオン照射により
自然酸化膜と反応せしめ自然酸化膜を除去する工程と、
大気に晒すことなく、絶縁膜を形成する工程とを順に施
すようにしたものである。
る半導体素子の製造において、第１電極となる半導体層
又は多結晶半導体層を形成する工程と、前記第１電極上
に形成された自然酸化膜上にＣＦ系重合膜を形成する工
程と、前記ＣＦ系重合膜を熱処理又はイオン照射により
自然酸化膜と反応せしめ自然酸化膜を除去する工程と、
大気に晒すことなく、絶縁膜を形成する工程とを順に施
すようにしたものである。
【００１５】（Ｆ）金属と半導体とを反応せしめシリサ
イドを形成する工程を有する半導体素子の製造におい
て、半導体上にシリサイドを形成する領域を形成する工
程と、前記領域の半導体上に形成される自然酸化膜上に
ＣＦ系重合膜を形成する工程と、前記ＣＦ系重合膜を熱
処理又はイオン照射により自然酸化膜と反応せしめ自然
酸化膜を除去する工程と、大気に晒すことなく、金属を
前記領域に堆積し、熱処理により金属と半導体を反応さ
せ、シリサイドを形成する工程とを順に施すようにした
ものである。
イドを形成する工程を有する半導体素子の製造におい
て、半導体上にシリサイドを形成する領域を形成する工
程と、前記領域の半導体上に形成される自然酸化膜上に
ＣＦ系重合膜を形成する工程と、前記ＣＦ系重合膜を熱
処理又はイオン照射により自然酸化膜と反応せしめ自然
酸化膜を除去する工程と、大気に晒すことなく、金属を
前記領域に堆積し、熱処理により金属と半導体を反応さ
せ、シリサイドを形成する工程とを順に施すようにした
ものである。
【００１６】
【作用】本発明によれば、上記のように、Ｓｉ表面の自
然酸化膜上に、ＣＦ系重合膜を形成し、自然酸化膜とＣ
Ｆ系重合膜を反応せしめ、自然酸化膜を除去し、大気に
晒すことなく、それに続く薄膜を形成する。したがっ
て、自然酸化膜のない界面を得ることができ、低抵抗コ
ンタクトを安定に形成したり、シリサイド工程の安定化
や薄いゲート酸化膜やキャパシタ誘電膜の均一性の向上
を図ることができる。また、これにより半導体素子の動
作速度の向上や歩留まりの向上を図ることができる。
然酸化膜上に、ＣＦ系重合膜を形成し、自然酸化膜とＣ
Ｆ系重合膜を反応せしめ、自然酸化膜を除去し、大気に
晒すことなく、それに続く薄膜を形成する。したがっ
て、自然酸化膜のない界面を得ることができ、低抵抗コ
ンタクトを安定に形成したり、シリサイド工程の安定化
や薄いゲート酸化膜やキャパシタ誘電膜の均一性の向上
を図ることができる。また、これにより半導体素子の動
作速度の向上や歩留まりの向上を図ることができる。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
す半導体素子の製造工程断面図である。まず、図１
（ａ）に示すように、Ｓｉ基板１１上に洗浄によって形
成された約１０Åの自然酸化膜１２が存在する。
ながら詳細に説明する。図１は本発明の第１実施例を示
す半導体素子の製造工程断面図である。まず、図１
（ａ）に示すように、Ｓｉ基板１１上に洗浄によって形
成された約１０Åの自然酸化膜１２が存在する。
【００１８】次いで、図１（ｂ）に示すように、（ＣＦ
2 ）n から成るＣＦ系重合膜１３を薄く、例えば１００
Å以下に形成する。発明者等の研究により、例えば、前
記した文献「真空」に開示されるように、ＳｉＯ2 と
（ＣＦ2 ）n から成る薄いＣＦ系重合膜１３は、約４０
０℃で反応し、ＳｉＦ4 やＣＯのガスとして脱離するこ
とから、図１（ｃ）に示すように、非酸化性雰囲気中で
加熱し、自然酸化膜１２をＳｉＦ4 やＣＯとして除去す
る（詳細は後述する）。
2 ）n から成るＣＦ系重合膜１３を薄く、例えば１００
Å以下に形成する。発明者等の研究により、例えば、前
記した文献「真空」に開示されるように、ＳｉＯ2 と
（ＣＦ2 ）n から成る薄いＣＦ系重合膜１３は、約４０
０℃で反応し、ＳｉＦ4 やＣＯのガスとして脱離するこ
とから、図１（ｃ）に示すように、非酸化性雰囲気中で
加熱し、自然酸化膜１２をＳｉＦ4 やＣＯとして除去す
る（詳細は後述する）。
【００１９】このようにして、自然酸化膜１２を熱的に
除去した後、大気にとり出すことなく、図１（ｄ）に示
すように、次の半導体素子製造プロセスとなる薄膜１４
を施すことにより、自然酸化膜フリーでＳｉ基板１１と
薄膜１４からなる界面を形成する。以下、ＳｉＯ2 と
（ＣＦ2 ）n からなるＣＦ系重合膜との反応について述
べる。
除去した後、大気にとり出すことなく、図１（ｄ）に示
すように、次の半導体素子製造プロセスとなる薄膜１４
を施すことにより、自然酸化膜フリーでＳｉ基板１１と
薄膜１４からなる界面を形成する。以下、ＳｉＯ2 と
（ＣＦ2 ）n からなるＣＦ系重合膜との反応について述
べる。
【００２０】ＳｉＯ2 表面に、半導体素子の製造におけ
るドライエッチング工程で通常用いられているＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用い
て、ＣＨＦ3 ／ＣＦ4 プラズマ照射により、ＣＦ系重合
膜を形成する。図２はこの試料から得られたＥＳＣＡ
（Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏ
ｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ）スペクトル
である。ここで、横軸には結合エネルギー（ｅＶ）が示
されている。
るドライエッチング工程で通常用いられているＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用い
て、ＣＨＦ3 ／ＣＦ4 プラズマ照射により、ＣＦ系重合
膜を形成する。図２はこの試料から得られたＥＳＣＡ
（Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏ
ｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ）スペクトル
である。ここで、横軸には結合エネルギー（ｅＶ）が示
されている。
【００２１】図２（ａ）は光電子のワイドスペクトルで
あり、ＳｉＯ2 表面にＣ及びＦの付着が認められる。図
２（ｂ）は、図２（ａ）におけるＣ1Sの光電子スペクト
ルであり、Ｃ−Ｃ，ＣＦ，ＣＦ2 ，ＣＦ3 等の結合が存
在することが分かる。ＣＦ系重合膜の膜厚は、この場合
２０Å程度と見積もられる。このＣＦ系重合膜とＳｉＯ
2 との反応は、超高真空中に試料を導入し、昇温時に反
応生成物として脱離するガスを分析する、いわゆる昇温
脱離ガス分析（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐ
ｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により調べた。
あり、ＳｉＯ2 表面にＣ及びＦの付着が認められる。図
２（ｂ）は、図２（ａ）におけるＣ1Sの光電子スペクト
ルであり、Ｃ−Ｃ，ＣＦ，ＣＦ2 ，ＣＦ3 等の結合が存
在することが分かる。ＣＦ系重合膜の膜厚は、この場合
２０Å程度と見積もられる。このＣＦ系重合膜とＳｉＯ
2 との反応は、超高真空中に試料を導入し、昇温時に反
応生成物として脱離するガスを分析する、いわゆる昇温
脱離ガス分析（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐ
ｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により調べた。
【００２２】図３は、ＳｉＯ2 又はＳｉ表面から脱離し
たガスの質量数２８，６９，８５のＴＤＳスペクトルで
あり、図３（ａ）は、ＳｉＯ2 表面から脱離したガスの
質量数２８，６９，８５のＴＤＳスペクトル、図３
（ｂ）は、Ｓｉ表面から脱離したガスの質量数２８，６
９，８５のＴＤＳスペクトルである。ここで、横軸には
温度℃、縦軸には脱離フラックス（相対単位）が示され
ている。
たガスの質量数２８，６９，８５のＴＤＳスペクトルで
あり、図３（ａ）は、ＳｉＯ2 表面から脱離したガスの
質量数２８，６９，８５のＴＤＳスペクトル、図３
（ｂ）は、Ｓｉ表面から脱離したガスの質量数２８，６
９，８５のＴＤＳスペクトルである。ここで、横軸には
温度℃、縦軸には脱離フラックス（相対単位）が示され
ている。
【００２３】質量数２８，６９，８５は、それぞれＣＯ
+ ，ＣＦ3 + ，ＳｉＦ3 + イオンを表しており、各Ｃ
Ｏ，ＣＦ4 ，ＳｉＦ4 ガスの放出に対応している。図３
（ａ）に示すように、ＣＦ系重合膜とＳｉＯ2 が約４０
０℃で反応し、ＳｉＦ4 とＣＯとなり、脱離することが
分かる。これにより、自然酸化膜の除去が可能となる。
また、図３（ｂ）に示すように、Ｓｉともほぼ同じ温度
で反応が進行することから、過剰なＣＦ系重合膜がＳｉ
表面に残ることを抑えることができる。これらの反応速
度はアレニウス型で記述できる。すなわち、ｅ-E/kT に
比例（Ｅは活性化エネルギー）することから、４００℃
以下でも反応速度は遅くなるものの、反応は進行する。
+ ，ＣＦ3 + ，ＳｉＦ3 + イオンを表しており、各Ｃ
Ｏ，ＣＦ4 ，ＳｉＦ4 ガスの放出に対応している。図３
（ａ）に示すように、ＣＦ系重合膜とＳｉＯ2 が約４０
０℃で反応し、ＳｉＦ4 とＣＯとなり、脱離することが
分かる。これにより、自然酸化膜の除去が可能となる。
また、図３（ｂ）に示すように、Ｓｉともほぼ同じ温度
で反応が進行することから、過剰なＣＦ系重合膜がＳｉ
表面に残ることを抑えることができる。これらの反応速
度はアレニウス型で記述できる。すなわち、ｅ-E/kT に
比例（Ｅは活性化エネルギー）することから、４００℃
以下でも反応速度は遅くなるものの、反応は進行する。
【００２４】したがって、４００℃以下でも自然酸化膜
の除去は可能である。スループットの点から２００〜４
００℃程度の温度に一定時間保持することが適当と考え
られる。次に、本発明の第２実施例について説明する。
図５は本発明の第２実施例を示す半導体素子の製造工程
断面図である。
の除去は可能である。スループットの点から２００〜４
００℃程度の温度に一定時間保持することが適当と考え
られる。次に、本発明の第２実施例について説明する。
図５は本発明の第２実施例を示す半導体素子の製造工程
断面図である。
【００２５】まず、図５（ａ）に示すように、Ｓｉ基板
２１上に洗浄によって形成された約１０Åの自然酸化膜
２２が存在する。次に、図５（ｂ）に示すように、（Ｃ
Ｆ2 ）n からなるＣＦ系重合膜２３を薄く（例えば、１
００Å以下が好ましい）形成する。次いで、図５（ｃ）
に示すように、真空中でＡｒ+ 等のイオン照射２４を行
い、自然酸化膜とＣＦ系重合膜の反応を、イオンの持つ
運動エネルギーを利用して進めることにより、図５
（ｄ）に示すように、自然酸化膜２２を除去する。
２１上に洗浄によって形成された約１０Åの自然酸化膜
２２が存在する。次に、図５（ｂ）に示すように、（Ｃ
Ｆ2 ）n からなるＣＦ系重合膜２３を薄く（例えば、１
００Å以下が好ましい）形成する。次いで、図５（ｃ）
に示すように、真空中でＡｒ+ 等のイオン照射２４を行
い、自然酸化膜とＣＦ系重合膜の反応を、イオンの持つ
運動エネルギーを利用して進めることにより、図５
（ｄ）に示すように、自然酸化膜２２を除去する。
【００２６】このようにして、自然酸化膜２２を除去し
た後、大気に取り出すことなく、次の半導体素子製造プ
ロセスにより、図５（ｅ）に示すように、薄膜２５を形
成することにより、自然酸化膜フリーでＳｉ基板２１と
薄膜２５から成る界面を形成することができる。上記の
イオン照射は、Ａｒ+ に限定されないが、不活性ガスの
使用が好ましい。加速エネルギーは約１００Ｖ以上が適
当である。
た後、大気に取り出すことなく、次の半導体素子製造プ
ロセスにより、図５（ｅ）に示すように、薄膜２５を形
成することにより、自然酸化膜フリーでＳｉ基板２１と
薄膜２５から成る界面を形成することができる。上記の
イオン照射は、Ａｒ+ に限定されないが、不活性ガスの
使用が好ましい。加速エネルギーは約１００Ｖ以上が適
当である。
【００２７】更に、イオン照射時に基板温度を上げるこ
とにより、自然酸化膜除去反応を加速することが可能で
ある。室温から２００℃程度までの加熱が適当である。
（ＣＦ2 ）n の重合膜の形成については、図２に示した
ように、フロン／フレオン混合ガス又はフレオン／Ｈ2
混合ガス（ＣＨＦ3 ／ＣＦ4 ，ＣＦ4 ／Ｈ2 ，Ｃ2 Ｆ6
／Ｈ2 ，Ｃ3 Ｆ6 ／Ｈ2 等）の高周波プラズマにウエハ
を晒す方法が最も簡便である。
とにより、自然酸化膜除去反応を加速することが可能で
ある。室温から２００℃程度までの加熱が適当である。
（ＣＦ2 ）n の重合膜の形成については、図２に示した
ように、フロン／フレオン混合ガス又はフレオン／Ｈ2
混合ガス（ＣＨＦ3 ／ＣＦ4 ，ＣＦ4 ／Ｈ2 ，Ｃ2 Ｆ6
／Ｈ2 ，Ｃ3 Ｆ6 ／Ｈ2 等）の高周波プラズマにウエハ
を晒す方法が最も簡便である。
【００２８】以下、順にデバイス製造工程としての実施
例を示す。図６は本発明の第３の実施例を示すコンタク
ト形成方法を含む半導体素子の製造工程断面図である。
まず、図６（ａ）に示すように、通常のＭＯＳＦＥＴの
製造工程と同様に、下地単結晶Ｓｉ基板３１上に、ＬＯ
ＣＯＳ法等によってフィールド酸化膜３２を形成し、更
にゲート酸化を行ってゲート絶縁膜３３を形成した後、
該ゲート絶縁膜３３上にゲート電極となる多結晶Ｓｉ３
４を選択的に形成する。そして、下地単結晶Ｓｉ基板３
１内のソース／ドレイン領域３５に、Ｎ+ となるＮ型不
純物（例えば、Ａｓ、Ｐ、Ｓｂ等）をドーピングした
後、全面にＳｉＯ2 等の中間絶縁膜３６を堆積する。
例を示す。図６は本発明の第３の実施例を示すコンタク
ト形成方法を含む半導体素子の製造工程断面図である。
まず、図６（ａ）に示すように、通常のＭＯＳＦＥＴの
製造工程と同様に、下地単結晶Ｓｉ基板３１上に、ＬＯ
ＣＯＳ法等によってフィールド酸化膜３２を形成し、更
にゲート酸化を行ってゲート絶縁膜３３を形成した後、
該ゲート絶縁膜３３上にゲート電極となる多結晶Ｓｉ３
４を選択的に形成する。そして、下地単結晶Ｓｉ基板３
１内のソース／ドレイン領域３５に、Ｎ+ となるＮ型不
純物（例えば、Ａｓ、Ｐ、Ｓｂ等）をドーピングした
後、全面にＳｉＯ2 等の中間絶縁膜３６を堆積する。
【００２９】次に、図６（ｂ）に示すように、ホトリソ
グラフィック技術及びドライエッチング技術等により、
ソース／ドレイン領域３５上の中間絶縁膜３６の一部を
除去してコンタクト開口部３６ａを形成する。次いで、
コンタクト開口部３６ａ内のＳｉ基板表面の汚染をＨ2
ＳＯ4 ／Ｈ2Ｏ2 ／Ｈ2 Ｏあるいは、ＨＣｌ／Ｈ2 Ｏ2
／Ｈ2 Ｏ等の通常用いられている、洗浄法により取り除
く。
グラフィック技術及びドライエッチング技術等により、
ソース／ドレイン領域３５上の中間絶縁膜３６の一部を
除去してコンタクト開口部３６ａを形成する。次いで、
コンタクト開口部３６ａ内のＳｉ基板表面の汚染をＨ2
ＳＯ4 ／Ｈ2Ｏ2 ／Ｈ2 Ｏあるいは、ＨＣｌ／Ｈ2 Ｏ2
／Ｈ2 Ｏ等の通常用いられている、洗浄法により取り除
く。
【００３０】この状態で、図６（ｃ）に示すように、１
０Å程度の自然酸化膜３８が形成される。引き続き、Ｓ
ｉＯ2 膜等のドライエッチングに通常用いられているフ
レオンあるいはフロン系ガス（ＣＨＦ3 ／ＣＦ4 等）の
高周波プラズマにウエハを晒すことにより、ＣＦ系重合
膜３９を形成する。次いで、図６（ｄ）に示すように、
非酸化性雰囲気中にて４００℃程度の熱処理、あるいは
イオン照射を行い、自然酸化膜３８とＣＦ系重合膜３９
の反応により、自然酸化膜３８を除去した後、図６
（ｅ）に示すように、非酸化性雰囲気を保ったまま、Ｌ
ＰＣＶＤ法等により、ストレイジノードとなる多結晶Ｓ
ｉ３７を全面に堆積する。
０Å程度の自然酸化膜３８が形成される。引き続き、Ｓ
ｉＯ2 膜等のドライエッチングに通常用いられているフ
レオンあるいはフロン系ガス（ＣＨＦ3 ／ＣＦ4 等）の
高周波プラズマにウエハを晒すことにより、ＣＦ系重合
膜３９を形成する。次いで、図６（ｄ）に示すように、
非酸化性雰囲気中にて４００℃程度の熱処理、あるいは
イオン照射を行い、自然酸化膜３８とＣＦ系重合膜３９
の反応により、自然酸化膜３８を除去した後、図６
（ｅ）に示すように、非酸化性雰囲気を保ったまま、Ｌ
ＰＣＶＤ法等により、ストレイジノードとなる多結晶Ｓ
ｉ３７を全面に堆積する。
【００３１】これにより、高濃度拡散層（Ｎ+ ）のソー
ス／ドレイン領域３５と、ストレイジノードとなる多結
晶Ｓｉ３７とからなるコンタクトが形成され、これらの
電気的接続が可能となる。その後、キャパシタを形成
し、Ａｌ等で結線してＤＲＡＭが製造される。図７は本
発明の第４の実施例を示すＭＯＳＦＥＴのゲート酸化膜
形成方法を含む半導体素子の製造工程断面図である。
ス／ドレイン領域３５と、ストレイジノードとなる多結
晶Ｓｉ３７とからなるコンタクトが形成され、これらの
電気的接続が可能となる。その後、キャパシタを形成
し、Ａｌ等で結線してＤＲＡＭが製造される。図７は本
発明の第４の実施例を示すＭＯＳＦＥＴのゲート酸化膜
形成方法を含む半導体素子の製造工程断面図である。
【００３２】まず、図７（ａ）に示すように、下地単結
晶Ｓｉ基板４１上に、ＬＯＣＯＳ法等によって素子分離
用にフィールド酸化膜４２を形成する。次に、Ｓｉ基板
４１表面の汚染を取り除くために、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ
2 ／Ｈ2 Ｏあるいは、ＨＣｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ等の洗
浄を行う。この状態で１０Å程度の自然酸化膜４３が形
成される。
晶Ｓｉ基板４１上に、ＬＯＣＯＳ法等によって素子分離
用にフィールド酸化膜４２を形成する。次に、Ｓｉ基板
４１表面の汚染を取り除くために、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ
2 ／Ｈ2 Ｏあるいは、ＨＣｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ等の洗
浄を行う。この状態で１０Å程度の自然酸化膜４３が形
成される。
【００３３】次いで、図７（ｂ）に示すように、フロン
／フレオンあるいはフレオン／Ｈ2混合ガスプラズマに
ウエハを晒すことにより、ＣＦ系重合膜４４を形成す
る。次いで、図７（ｃ）に示すように、非酸化性雰囲気
中にて４００℃の熱処理、あるいはイオン照射を行い自
然酸化膜４３を除去した後、酸化を行い、ゲート酸化膜
４５を形成する。その後、ゲート電極を形成し、ＭＯＳ
ＦＥＴを形成し、Ａｌ等で結線して半導体素子が製造さ
れる。
／フレオンあるいはフレオン／Ｈ2混合ガスプラズマに
ウエハを晒すことにより、ＣＦ系重合膜４４を形成す
る。次いで、図７（ｃ）に示すように、非酸化性雰囲気
中にて４００℃の熱処理、あるいはイオン照射を行い自
然酸化膜４３を除去した後、酸化を行い、ゲート酸化膜
４５を形成する。その後、ゲート電極を形成し、ＭＯＳ
ＦＥＴを形成し、Ａｌ等で結線して半導体素子が製造さ
れる。
【００３４】図８は本発明の第５の実施例を示す多結晶
Ｓｉ電極と誘電膜からなるキャパシタ形成方法を含む半
導体素子の製造工程断面図である。この図において、下
地単結晶Ｓｉ基板５１上に、ＬＯＣＯＳ法等によってフ
ィールド酸化膜５２を形成し、更にゲート酸化を行って
ゲート絶縁膜５３を形成した後、該ゲート絶縁膜５３上
にゲート電極となる多結晶Ｓｉ５４を選択的に形成す
る。そして、下地単結晶Ｓｉ基板５１内のソース／ドレ
イン領域５５にＮ+ となるＮ型不純物（例えば、Ａｓ，
Ｐ，Ｓｂなど）をドーピングした後、全面にＳｉＯ2 等
の中間絶縁膜５６を堆積する。
Ｓｉ電極と誘電膜からなるキャパシタ形成方法を含む半
導体素子の製造工程断面図である。この図において、下
地単結晶Ｓｉ基板５１上に、ＬＯＣＯＳ法等によってフ
ィールド酸化膜５２を形成し、更にゲート酸化を行って
ゲート絶縁膜５３を形成した後、該ゲート絶縁膜５３上
にゲート電極となる多結晶Ｓｉ５４を選択的に形成す
る。そして、下地単結晶Ｓｉ基板５１内のソース／ドレ
イン領域５５にＮ+ となるＮ型不純物（例えば、Ａｓ，
Ｐ，Ｓｂなど）をドーピングした後、全面にＳｉＯ2 等
の中間絶縁膜５６を堆積する。
【００３５】この製造方法では、図１の第１実施例で説
明したようにストレイジノードとなる多結晶Ｓｉを形成
した後、図８（ａ）に示すように、ホトリソグラフィッ
ク技術及びドライエッチング技術等を用いて、キャパシ
タ電極となるストレイジノードとなる多結晶Ｓｉ５７を
形成する。次いで、Ｓｉ基板５１表面の汚染を取り除く
ために、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2 ／Ｈ2 Ｏあるいは、ＨＣ
ｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ等の洗浄を行う。この状態で１０
Å程度の自然酸化膜５８が形成される。 次いで、図８
（ｂ）に示すように、フロン／フレオンあるいはフレオ
ン／Ｈ2 混合ガスプラズマに、ウエハを晒すことにより
ＣＦ系重合膜５９を形成する。
明したようにストレイジノードとなる多結晶Ｓｉを形成
した後、図８（ａ）に示すように、ホトリソグラフィッ
ク技術及びドライエッチング技術等を用いて、キャパシ
タ電極となるストレイジノードとなる多結晶Ｓｉ５７を
形成する。次いで、Ｓｉ基板５１表面の汚染を取り除く
ために、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2 ／Ｈ2 Ｏあるいは、ＨＣ
ｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ等の洗浄を行う。この状態で１０
Å程度の自然酸化膜５８が形成される。 次いで、図８
（ｂ）に示すように、フロン／フレオンあるいはフレオ
ン／Ｈ2 混合ガスプラズマに、ウエハを晒すことにより
ＣＦ系重合膜５９を形成する。
【００３６】次に、図８（ｃ）に示すように、非酸化性
雰囲気中、あるいは真空中で４８０℃の熱処理、あるい
はイオン照射を行い、自然酸化膜５８を除去した後、大
気に戻すことなく、通常キャパシタ誘電膜として用いら
れているＳｉ3 Ｎ4 膜６０をＬＰＣＶＤ法等により形成
する。その後、図８（ｄ）に示すように、Ｓｉ3 Ｎ4 膜
を再酸化し、酸化膜６１を形成し、キャパシタ上部電極
となる多結晶Ｓｉ６２を形成し、Ａｌ等で結線してＤＲ
ＡＭが製造される。
雰囲気中、あるいは真空中で４８０℃の熱処理、あるい
はイオン照射を行い、自然酸化膜５８を除去した後、大
気に戻すことなく、通常キャパシタ誘電膜として用いら
れているＳｉ3 Ｎ4 膜６０をＬＰＣＶＤ法等により形成
する。その後、図８（ｄ）に示すように、Ｓｉ3 Ｎ4 膜
を再酸化し、酸化膜６１を形成し、キャパシタ上部電極
となる多結晶Ｓｉ６２を形成し、Ａｌ等で結線してＤＲ
ＡＭが製造される。
【００３７】図９は本発明の第６の実施例を示すシリサ
イド工程を含む半導体素子の製造工程断面図である。図
９（ａ）に示すように、通常のＭＯＳＦＥＴの製造工程
と同様に、下地単結晶Ｓｉ基板７１上に、ＬＯＣＯＳ法
等によってフィールド酸化膜７２を形成し、更に、ゲー
ト酸化を行ってゲート絶縁膜７３を形成した後、該ゲー
ト絶縁膜７３上にゲート電極となる多結晶Ｓｉ７４を形
成する。そして、Ｓｉ基板７１内のソース／ドレイン領
域にＮ+ あるいはＰ+ となる活性不純物を導入し、高濃
度拡散層領域７５を形成する。次いで、ＳｉＯ2 等の絶
縁膜を堆積した後、エッチバックによりサイドウォール
スペーサ７６を形成する。
イド工程を含む半導体素子の製造工程断面図である。図
９（ａ）に示すように、通常のＭＯＳＦＥＴの製造工程
と同様に、下地単結晶Ｓｉ基板７１上に、ＬＯＣＯＳ法
等によってフィールド酸化膜７２を形成し、更に、ゲー
ト酸化を行ってゲート絶縁膜７３を形成した後、該ゲー
ト絶縁膜７３上にゲート電極となる多結晶Ｓｉ７４を形
成する。そして、Ｓｉ基板７１内のソース／ドレイン領
域にＮ+ あるいはＰ+ となる活性不純物を導入し、高濃
度拡散層領域７５を形成する。次いで、ＳｉＯ2 等の絶
縁膜を堆積した後、エッチバックによりサイドウォール
スペーサ７６を形成する。
【００３８】更に、Ｓｉ基板７１表面の汚染を取り除く
ためにＨ2 ＳＯ4 ／Ｈ2 Ｏ2 ／Ｈ2Ｏあるいは、ＨＣｌ
／Ｈ2 Ｏ2 ／Ｈ2 Ｏ等の洗浄を行う。この状態で１０Å
程度の自然酸化膜７７が形成される。次いで、図９
（ｂ）に示すように、フロン／フレオンあるいはフレオ
ン／Ｈ2混合ガスプラズマに、ウエハを晒すことによ
り、ＣＦ系重合膜７８を形成する。次いで、非酸化性雰
囲気中、あるいは真空中で４００℃の熱処理、あるいは
イオン照射によりＣＦ系重合膜７８と自然酸化膜７７の
反応を利用し、自然酸化膜７７を除去する。
ためにＨ2 ＳＯ4 ／Ｈ2 Ｏ2 ／Ｈ2Ｏあるいは、ＨＣｌ
／Ｈ2 Ｏ2 ／Ｈ2 Ｏ等の洗浄を行う。この状態で１０Å
程度の自然酸化膜７７が形成される。次いで、図９
（ｂ）に示すように、フロン／フレオンあるいはフレオ
ン／Ｈ2混合ガスプラズマに、ウエハを晒すことによ
り、ＣＦ系重合膜７８を形成する。次いで、非酸化性雰
囲気中、あるいは真空中で４００℃の熱処理、あるいは
イオン照射によりＣＦ系重合膜７８と自然酸化膜７７の
反応を利用し、自然酸化膜７７を除去する。
【００３９】引き続き、図９（ｃ）に示すように、大気
に戻すことなくＴｉやＣｏ等の遷移金属薄膜７９を堆積
する。その後、非酸化性雰囲気中で熱処理を行うことに
より、遷移金属薄膜７９とＳｉを反応させ金属シリサイ
ド８０を形成する。サイドウォールスペーサ７６上の遷
移金属薄膜７９は、熱的に安定なＳｉＯ2 と反応するこ
とができずに、遷移金属薄膜７９だけを選択的にエッチ
ング除去し、図９（ｄ）に示すように、シリサイド工程
を終える。
に戻すことなくＴｉやＣｏ等の遷移金属薄膜７９を堆積
する。その後、非酸化性雰囲気中で熱処理を行うことに
より、遷移金属薄膜７９とＳｉを反応させ金属シリサイ
ド８０を形成する。サイドウォールスペーサ７６上の遷
移金属薄膜７９は、熱的に安定なＳｉＯ2 と反応するこ
とができずに、遷移金属薄膜７９だけを選択的にエッチ
ング除去し、図９（ｄ）に示すように、シリサイド工程
を終える。
【００４０】次いで、絶縁膜を形成し、所定のＭＯＳＦ
ＥＴをＡｌ等で結線することにより半導体素子が製造さ
れる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
ＥＴをＡｌ等で結線することにより半導体素子が製造さ
れる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
【００４１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体素子における自然酸化膜上に、Ｃ，Ｆか
ら成る薄い重合膜を形成した後、非酸化性雰囲気中で自
然酸化膜と重合膜の反応により、自然酸化膜を除去し、
非酸化性雰囲気を保ったまま、それに続く薄膜形成工程
を行うようにしたので、自然酸化膜のない界面を得るこ
とができ、低抵抗コンタクトを安定的に形成したり、シ
リサイド工程の安定化や薄いゲート酸化膜やキャパシタ
誘電膜の均一性の向上が可能である。また、これにより
半導体素子の動作速度の向上や歩留まりの向上を図るこ
とができる。
よれば、半導体素子における自然酸化膜上に、Ｃ，Ｆか
ら成る薄い重合膜を形成した後、非酸化性雰囲気中で自
然酸化膜と重合膜の反応により、自然酸化膜を除去し、
非酸化性雰囲気を保ったまま、それに続く薄膜形成工程
を行うようにしたので、自然酸化膜のない界面を得るこ
とができ、低抵抗コンタクトを安定的に形成したり、シ
リサイド工程の安定化や薄いゲート酸化膜やキャパシタ
誘電膜の均一性の向上が可能である。また、これにより
半導体素子の動作速度の向上や歩留まりの向上を図るこ
とができる。
【図１】本発明の第１実施例を示す半導体素子の製造工
程断面図である。
程断面図である。
【図２】本発明の第１実施例を示す半導体素子の製造に
おけるＣＦ系重合膜から得られたＥＳＣＡスペクトルで
ある。
おけるＣＦ系重合膜から得られたＥＳＣＡスペクトルで
ある。
【図３】本発明の第１実施例を示す半導体素子の製造に
おける各々ＳｉＯ2 及びＳｉ表面から脱離したガスの質
量数２８，６９，８５のＴＤＳスペクトルである。
おける各々ＳｉＯ2 及びＳｉ表面から脱離したガスの質
量数２８，６９，８５のＴＤＳスペクトルである。
【図４】ＤＲＡＭ（ダイナミックＲＡＭ）における半導
体と半導体からなるコンタクト形成方法を含む従来の半
導体素子の製造工程図である。
体と半導体からなるコンタクト形成方法を含む従来の半
導体素子の製造工程図である。
【図５】本発明の第２実施例を示す半導体素子の製造工
程断面図である。
程断面図である。
【図６】本発明の第３の実施例を示すコンタクト形成方
法を含む半導体素子の製造工程断面図である。
法を含む半導体素子の製造工程断面図である。
【図７】本発明の第４の実施例を示すＭＯＳＦＥＴのゲ
ート酸化膜形成方法を含む半導体素子の製造工程断面図
である。
ート酸化膜形成方法を含む半導体素子の製造工程断面図
である。
【図８】本発明の第５の実施例を示す多結晶Ｓｉ電極と
誘電膜からなるキャパシタ形成方法を含む半導体素子の
製造工程断面図である。
誘電膜からなるキャパシタ形成方法を含む半導体素子の
製造工程断面図である。
【図９】本発明の第６の実施例を示すシリサイド工程を
含む半導体素子の製造工程断面図である。
含む半導体素子の製造工程断面図である。
１１，２１ Ｓｉ基板 １２，２２，３８，４３，５８，７７ 自然酸化膜 １３，２３，３９，４４，５９，７８ （ＣＦ2 ）n
からなるＣＦ系重合膜１４，２５ 薄膜 ２４ イオン照射 ３１，４１，５１，７１ 下地単結晶Ｓｉ基板 ３２，４２，５２，７２ フィールド酸化膜 ３３，５３，６３，７３ ゲート絶縁膜 ３４，５４，７４ ゲート電極となる多結晶Ｓｉ ３５，５５ ソース／ドレイン領域 ３６，５６ 中間絶縁膜 ３６ａ コンタクト開口部 ３７ ストレイジノードとなる多結晶Ｓｉ ４５ ゲート酸化膜 ６０ Ｓｉ3 Ｎ4 膜 ６１ 酸化膜 ６２，６４ 多結晶Ｓｉ ７５ 高濃度拡散層領域 ７６ サイドウォールスペーサ ７９ 遷移金属薄膜 ８０ 金属シリサイド
からなるＣＦ系重合膜１４，２５ 薄膜 ２４ イオン照射 ３１，４１，５１，７１ 下地単結晶Ｓｉ基板 ３２，４２，５２，７２ フィールド酸化膜 ３３，５３，６３，７３ ゲート絶縁膜 ３４，５４，７４ ゲート電極となる多結晶Ｓｉ ３５，５５ ソース／ドレイン領域 ３６，５６ 中間絶縁膜 ３６ａ コンタクト開口部 ３７ ストレイジノードとなる多結晶Ｓｉ ４５ ゲート酸化膜 ６０ Ｓｉ3 Ｎ4 膜 ６１ 酸化膜 ６２，６４ 多結晶Ｓｉ ７５ 高濃度拡散層領域 ７６ サイドウォールスペーサ ７９ 遷移金属薄膜 ８０ 金属シリサイド
Claims (6)
- 【請求項１】（ａ）シリコン表面の自然酸化膜上にＣＦ
系重合膜を形成する工程と、（ｂ）非酸化性雰囲気中で
前記ＣＦ系重合膜と自然酸化膜とを熱的に反応させ自然
酸化膜を除去する工程と、（ｃ）大気に晒すことなく、
薄膜を形成する工程とを順に施すことを特徴とする半導
体素子の製造方法。 - 【請求項２】（ａ）シリコン表面の自然酸化膜上にＣＦ
系重合膜を形成する工程と、（ｂ）非酸化性雰囲気中で
前記ＣＦ系重合膜と自然酸化膜をイオン照射によって励
起して反応させ自然酸化膜を除去する工程と、（ｃ）大
気に晒すことなく、薄膜を形成する工程とを順に施すこ
とを特徴とする半導体素子の製造方法。 - 【請求項３】 コンタクト形成工程を有する半導体素子
の製造において、前記コンタクトホール底部の半導体上
に形成される自然酸化膜を除去する請求項１記載の半導
体素子の製造方法。 - 【請求項４】 ゲート酸化膜の形成工程を有する半導体
素子の製造において、半導体上に形成された自然酸化膜
を除去する請求項１記載の半導体素子の製造方法。 - 【請求項５】 キャパシタ絶縁膜の形成工程を有する半
導体素子の製造において、電極上に形成された自然酸化
膜を除去する請求項１記載の半導体素子の製造方法。 - 【請求項６】 金属と半導体とを反応せしめシリサイド
を形成する工程を有する半導体素子の製造において、シ
リサイドを形成する領域の半導体上に形成される自然酸
化膜を除去する請求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1975193A JPH06232097A (ja) | 1993-02-08 | 1993-02-08 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1975193A JPH06232097A (ja) | 1993-02-08 | 1993-02-08 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232097A true JPH06232097A (ja) | 1994-08-19 |
Family
ID=12008048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1975193A Withdrawn JPH06232097A (ja) | 1993-02-08 | 1993-02-08 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274047A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-02-08 JP JP1975193A patent/JPH06232097A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274047A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
| US6107096A (en) * | 1995-03-30 | 2000-08-22 | Nec Corporation | Method of fabricating a salicide-structured MOS semiconductor device having a cobalt disilicied film |
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| A300 | Withdrawal of application because of no request for examination |
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