JP2007049121A - 半導体構造の形成方法及び形成方法に対応する半導体構造 - Google Patents
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Abstract
【課題】 半導体構造の製造方法を提供する。
【解決手段】 上辺が露出する構造の活性領域を有する半導体基板を設ける工程と、活性領域に隣接し、かつ活性領域の上辺の上にまで延在する絶縁充填物を有する少なくとも一つのＳＴＩトレンチを形成する工程と、ＳＴＩディボット（活性領域に隣接し、かつ活性領域の露出した上辺のエッジを露出させる）を絶縁充填物に形成する工程と、水素終端領域を活性領域の露出した上辺に形成する工程と、熱処理を水素雰囲気中で行なって、活性領域の上辺が連続的にＳＴＩディボットにつながるように、丸め部（ＫＶ；ＫＶ'）を活
性領域のエッジに形成する工程と、を含む。
【選択図】 図１Ｅ
【解決手段】 上辺が露出する構造の活性領域を有する半導体基板を設ける工程と、活性領域に隣接し、かつ活性領域の上辺の上にまで延在する絶縁充填物を有する少なくとも一つのＳＴＩトレンチを形成する工程と、ＳＴＩディボット（活性領域に隣接し、かつ活性領域の露出した上辺のエッジを露出させる）を絶縁充填物に形成する工程と、水素終端領域を活性領域の露出した上辺に形成する工程と、熱処理を水素雰囲気中で行なって、活性領域の上辺が連続的にＳＴＩディボットにつながるように、丸め部（ＫＶ；ＫＶ'）を活
性領域のエッジに形成する工程と、を含む。
【選択図】 図１Ｅ
Description
本発明は半導体構造の形成方法及び形成方法に対応する半導体構造に関する。
トランジスタ素子の活性領域のエッジのＳＴＩディボットは、閾値（Ｖｔ）設定の制御性に悪影響を与える、というのは、制御するのが難しい電界集中効果がエッジで生じるからである。他方、平板型ゲート領域をＳＴＩディボットを使用して取り囲む構造は、実現可能なトランジスタのオン電流が増加するのが望ましい場合に、有用となる。このようなディボットの深さ、従ってこの不利な効果の大きさは今まで、複数の連続ウェットエッチング工程によって影響を受けていた。活性領域のエッジに所定の丸みが付く現象がこの場合において、パッド窒化膜層の後退、活性領域の酸化、及び利用可能な犠牲酸化膜酸化の結果として生じていた。
カスタム設計方式によるＭＯＳトランジスタ素子の場合、トランジスタ素子のエッジをゲート酸化膜及びゲート導体によって取り囲む構造は、トランジスタ素子のエッジでの閾値電圧をチャネルの中心領域の閾値電圧よりも小さくし、従ってリーク電流問題を閾値電圧未満で生じさせる原因となる。特に、ＤＲＡＭメモリ素子のトランジスタ素子の場合、過度に小さい閾値電圧は、閾値電圧未満でのリーク電流によって保持時間に問題が生じる。
理想的には、このようなトランジスタ素子の閾値電圧はどの部分においてもトランジスタ素子の中心領域の閾値電圧と同じとなる必要がある。
特許文献１は半導体構造を形成する方法を開示しており、この方法では、ＳＴＩディボットが生じないようにすることができる。この公知の方法の場合、パッド窒化膜ハードマスクを除去した後、スピン塗布ガラスをＳＴＩ充填部、及び活性領域の上辺に位置する酸化膜層に塗布する。従って、ＳＴＩトレンチのディボット、及び継ぎ目が充填される。その後、アニール工程を実施してスピン塗布ガラス層を緻密化し、そして最後に、構造を活性領域の上辺の位置まで平坦化して、最初に形成されたディボット、及び継ぎ目にスピン塗布ガラスが充填されたままの状態を得る。
米国公開特許２００１／００１４５１３Ａ１
特許文献１は半導体構造を形成する方法を開示しており、この方法では、ＳＴＩディボットが生じないようにすることができる。この公知の方法の場合、パッド窒化膜ハードマスクを除去した後、スピン塗布ガラスをＳＴＩ充填部、及び活性領域の上辺に位置する酸化膜層に塗布する。従って、ＳＴＩトレンチのディボット、及び継ぎ目が充填される。その後、アニール工程を実施してスピン塗布ガラス層を緻密化し、そして最後に、構造を活性領域の上辺の位置まで平坦化して、最初に形成されたディボット、及び継ぎ目にスピン塗布ガラスが充填されたままの状態を得る。
従って、本発明の目的は、半導体構造の形成方法を改善し、この形成方法に対応する半導体構造を提供し、更に活性領域の形状を改善することにある。
本発明によれば、この問題は、請求項１に定義される形成方法、及び請求項９による半導体構造を用いることにより解決する。
請求項１に記載の発明によると、上辺（Ｏ；Ｏ'）が露出する構造の活性領域（４；４'）を有する半導体基板（１；１'）を設ける工程と、
活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の上辺（Ｏ；Ｏ'）の上にま
で延在する絶縁充填物（９；９'）を有する少なくとも一つのＳＴＩトレンチ（５ａ，５
ｂ；５ａ'，５ｂ'）を形成する工程と、
ＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）を絶縁充填物（９；９'）に形成する
工程であって、ディボットが活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）のエッジ（Ｋ；Ｋ'）を露出させる構成の工程と、
水素終端処理を施して、水素終端領域を活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）に形成する工程と、
熱処理を水素雰囲気中で行なって、活性領域（４；４'）の上辺（Ｏ；Ｏ'）が連続的にＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）につながるように、丸め部（ＫＶ；ＫＶ'）を活性領域（４；４'）のエッジ（Ｋ；Ｋ'）に形成する工程と、を備える、半導体構
造の製造方法が提供される。
請求項１に記載の発明によると、上辺（Ｏ；Ｏ'）が露出する構造の活性領域（４；４'）を有する半導体基板（１；１'）を設ける工程と、
活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の上辺（Ｏ；Ｏ'）の上にま
で延在する絶縁充填物（９；９'）を有する少なくとも一つのＳＴＩトレンチ（５ａ，５
ｂ；５ａ'，５ｂ'）を形成する工程と、
ＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）を絶縁充填物（９；９'）に形成する
工程であって、ディボットが活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）のエッジ（Ｋ；Ｋ'）を露出させる構成の工程と、
水素終端処理を施して、水素終端領域を活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）に形成する工程と、
熱処理を水素雰囲気中で行なって、活性領域（４；４'）の上辺（Ｏ；Ｏ'）が連続的にＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）につながるように、丸め部（ＫＶ；ＫＶ'）を活性領域（４；４'）のエッジ（Ｋ；Ｋ'）に形成する工程と、を備える、半導体構
造の製造方法が提供される。
請求項２に記載の発明によると、ゲート誘電体層（１０；１０'）及びゲート導体層（
１５；１５'）が、丸め部（ＫＶ；ＫＶ'）の形成された上辺（Ｏ；Ｏ'）の上に形成され
ることを特徴とする。
１５；１５'）が、丸め部（ＫＶ；ＫＶ'）の形成された上辺（Ｏ；Ｏ'）の上に形成され
ることを特徴とする。
請求項３に記載に発明によると、水素終端処理を気相ＨＦ（気相フッ酸）または液相ＨＦ溶液の中で行なうことを特徴とする。
請求項４に記載の発明によると、水素雰囲気中における熱処理を、好ましくは１０Ｔｏｒｒの圧力で、かつ７５０〜８７５℃の範囲の温度、好ましくは８２５℃にて行なうことを特徴とする。
請求項４に記載の発明によると、水素雰囲気中における熱処理を、好ましくは１０Ｔｏｒｒの圧力で、かつ７５０〜８７５℃の範囲の温度、好ましくは８２５℃にて行なうことを特徴とする。
請求項５に記載の発明によると、活性領域（４；４'）にこの領域の反対側で隣接し、
かつ活性領域（４；４'）の上辺（Ｏ；Ｏ'）の上にまでそれぞれ延在する該当する絶縁充填物（９；９'）を有する２つのＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）が形成さ
れ、そして両方のＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）において、該当するＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）が絶縁充填物（９；９'）に形成され、ディ
ボットは活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）のエッジ（Ｋ；Ｋ'）を露出させることを特徴とする。
かつ活性領域（４；４'）の上辺（Ｏ；Ｏ'）の上にまでそれぞれ延在する該当する絶縁充填物（９；９'）を有する２つのＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）が形成さ
れ、そして両方のＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）において、該当するＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）が絶縁充填物（９；９'）に形成され、ディ
ボットは活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）のエッジ（Ｋ；Ｋ'）を露出させることを特徴とする。
請求項６に記載の発明によると、ＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）を形成するために、パッド酸化膜層（２）及び被覆パッド窒化膜層（３）が上辺（Ｏ；Ｏ'）の
上に形成され、及び該当する形にパターニングされ、ＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）がエッチング工程によりパターニング済みパッド酸化膜層（２）及びパッド窒化膜層（３）をマスクとして使用して形成され、充填物（９；９'）がパッド窒化膜層（
３）の上辺に揃うように、堆積プロセス及び後続の研磨プロセスによって形成され、そしてＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）が、パッド窒化膜層（３）及びパッド酸化膜層（２）を順番に除去することにより形成されることを特徴とする。
上に形成され、及び該当する形にパターニングされ、ＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）がエッチング工程によりパターニング済みパッド酸化膜層（２）及びパッド窒化膜層（３）をマスクとして使用して形成され、充填物（９；９'）がパッド窒化膜層（
３）の上辺に揃うように、堆積プロセス及び後続の研磨プロセスによって形成され、そしてＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）が、パッド窒化膜層（３）及びパッド酸化膜層（２）を順番に除去することにより形成されることを特徴とする。
請求項７に記載の発明によると、活性領域（４）がプレーナ型ＭＯＳトランジスタの一部であることを特徴とする。
請求項８に記載の発明によると、活性領域（４）がＲＣＡＴトランジスタの一部であることを特徴とする。
請求項８に記載の発明によると、活性領域（４）がＲＣＡＴトランジスタの一部であることを特徴とする。
請求項９に記載の発明によると、上辺（Ｏ；Ｏ'）が露出する構成の活性領域（４；４'）を有する半導体基板（１；１'）と、
活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の上にまで延在する絶縁充填物（９；９'）を有する少なくとも一つのＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）
と、
絶縁充填物（９；９'）に位置し、かつ活性領域（４；４'）に隣接するＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）と、
活性領域（４；４'）の丸め部であって、活性領域（４；４'）の上辺（Ｏ；Ｏ'）が連
続的にＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）につながるように形成される丸め部（ＫＶ；ＫＶ'）と、を備える半導体構造が提供される。
活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の上にまで延在する絶縁充填物（９；９'）を有する少なくとも一つのＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）
と、
絶縁充填物（９；９'）に位置し、かつ活性領域（４；４'）に隣接するＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）と、
活性領域（４；４'）の丸め部であって、活性領域（４；４'）の上辺（Ｏ；Ｏ'）が連
続的にＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）につながるように形成される丸め部（ＫＶ；ＫＶ'）と、を備える半導体構造が提供される。
本発明が基本とする考え方においては、熱処理を水素雰囲気中で行なって、活性領域の上辺が連続的に充填部の上辺に統合されるように、丸め部を活性領域のエッジに形成する。
本発明によれば、活性領域上の酸化膜を除去する処理のみが、ＳＴＩディボットの深さに影響を与える。従って、エッジ丸めは基本的に、ＳＴＩ酸化膜が水素プロセスの前に後退する深さ、及び後続のＨ２熱処理プロセスの温度によって決まる。従って、ディボットに対して更に高精度のプロセス制御を行なうことができる。
本発明による有利な方法によって、活性領域のエッジを無くすことができるので、活性領域のこのようなエッジを後の工程のゲート構造によって取り囲む必要がない。更に、後の工程で当該活性領域に形成されるＭＯＳトランジスタ素子のオン状態の最大電流を最大化することが可能になる。従って、活性領域の上辺の曲率半径及び電気的に有効なディボット深さの両方を設定することができる、というのは、一旦、最低エネルギー状態に達すると、プロセスが言わば自己整合的に停止するからである。
構造上の２つの部分がチップ上の最大電界強度の変化に対して良い効果をもたらすので、例えばこのような構造を基に形成される半導体メモリ素子の場合において、Ｖｔ制御、従って保持時間分布が改善される。実験では、Ｈ２工程を追加することによって更に、閾値電圧Ｖｔが、同じオン電流で比較した場合に、エッジ丸め処理を行なわない従来の方法よりも約１２０ｍＶだけ大きくなる。
本発明のそれぞれの主題項目に関する、利点をもたらす実施形態及び改善形態従属請求項に記載される。
一の好適な実施形態によれば、ゲート誘電体層及びゲート導体層は丸め部が形成された上辺の上に形成される。
一の好適な実施形態によれば、ゲート誘電体層及びゲート導体層は丸め部が形成された上辺の上に形成される。
別の好適な実施形態によれば、水素終端処理を、水素熱処理を行なう前に、気相ＨＦ（気相フッ酸）または液相ＨＦ溶液の中で行なう。
別の好適な実施形態によれば、水素雰囲気中の熱処理を、５〜１５Ｔｏｒｒの範囲の圧力、好ましくは１０Ｔｏｒｒで、かつ７５０〜８７５℃の範囲の温度、好ましくは８２５℃で行なう。
別の好適な実施形態によれば、水素雰囲気中の熱処理を、５〜１５Ｔｏｒｒの範囲の圧力、好ましくは１０Ｔｏｒｒで、かつ７５０〜８７５℃の範囲の温度、好ましくは８２５℃で行なう。
別の好適な実施形態によれば、活性領域にこの領域の反対側で隣接し、かつ活性領域の上辺の上にそれぞれ延在する該当する絶縁充填物を有する２つのＳＴＩトレンチが形成され、そして両方のＳＴＩトレンチにおいて、該当するＳＴＩディボットが絶縁充填物に形成され、このディボットは活性領域に隣接し、かつ活性領域の露出した上辺のエッジを露出させる。
別の好適な実施形態によれば、ＳＴＩトレンチを形成するために、パッド酸化膜層及び被覆パッド窒化膜層が上辺の上に形成され、そして該当する形にパターニングされ、ＳＴＩトレンチがエッチング工程によりパターニング済みパッド酸化膜層及びパッド窒化膜層をマスクとして使用して形成され、充填物がパッド窒化膜層の上辺に揃うように、堆積プロセス及び後続の研磨プロセスによって形成され、そしてＳＴＩディボットが、パッド窒化膜層及びパッド酸化膜層を順番に除去することにより形成される。
別の好適な実施形態によれば、活性領域はプレーナ型ＭＯＳトランジスタの一部である。
別の好適な実施形態によれば、活性領域はリセスドチャネルアレイトランジスタ（ＲＣＡＴ）トランジスタの一部である。
別の好適な実施形態によれば、活性領域はリセスドチャネルアレイトランジスタ（ＲＣＡＴ）トランジスタの一部である。
本発明の例示としての実施形態を図に示し、そして以下の記述において更に詳細に説明する。
図１Ａ〜Ｅは、本発明の第１の実施形態としての半導体構造の形成方法の連続する工程を模式的に示している。これらの図では、同一の参照記号は同一、または機能的に同一の構成要素を指す。
図１Ａでは、参照記号１はシリコン半導体基板を指し、この基板の上辺Ｏにはパッド酸化膜層２が形成され、そしてパッド酸化膜層の上には、パッド窒化膜層３が形成される。
次に図１Ｂを参照すると、それ自体が公知の方法を使用して、マスク開口（図示せず）がパッド酸化膜層２及びパッド窒化膜層３に形成され、そして次に、ＳＴＩトレンチ５ａ，５ｂが半導体基板１の中に、前記マスク開口を援用してエッチングを施すことにより形成される様子が示される。次に、ＳＴＩトレンチ５ａ，５ｂの壁に熱酸化膜層８を設け、そして最後に、ＳＴＩトレンチ５ａ，５ｂを絶縁シリコン酸化膜充填物９で充填し、そしてパッド窒化膜層３の上辺の位置までＣＭＰプロセス（化学的機械研磨）を使用して平坦化する。これにより図１ｂに示す構造が得られ、参照記号４は、後の工程で形成されることになるＭＯＳトランジスタの活性領域を表わす。
次に図１Ｂを参照すると、それ自体が公知の方法を使用して、マスク開口（図示せず）がパッド酸化膜層２及びパッド窒化膜層３に形成され、そして次に、ＳＴＩトレンチ５ａ，５ｂが半導体基板１の中に、前記マスク開口を援用してエッチングを施すことにより形成される様子が示される。次に、ＳＴＩトレンチ５ａ，５ｂの壁に熱酸化膜層８を設け、そして最後に、ＳＴＩトレンチ５ａ，５ｂを絶縁シリコン酸化膜充填物９で充填し、そしてパッド窒化膜層３の上辺の位置までＣＭＰプロセス（化学的機械研磨）を使用して平坦化する。これにより図１ｂに示す構造が得られ、参照記号４は、後の工程で形成されることになるＭＯＳトランジスタの活性領域を表わす。
図１Ｃを参照すると、パッド窒化膜層３が次にまず、該当するエッチングプロセスを使用して除去される様子が示される。更に別のウェットエッチングプロセスにおいて、パッド酸化膜層２が次に活性領域４上から除去され、この場合、ウェットエッチング速度が局部的に過度に大きくなるために、ディボットＤ１，Ｄ２が活性領域４のエッジ位置の充填物９に形成され、この箇所では、ＳＴＩトレンチ５ａ，５ｂの充填物９が基板のエッジＫにおいて、活性領域４の半導体基板の上辺Ｏの下方の位置まで後退する。
活性領域４の幅は通常、現時点での技術を用いる場合には９０〜１００ｎｍであり、そして活性領域４の上辺Ｏの下方にディボットＤ１，Ｄ２が延びる深さは通常、１５〜２０ｎｍである。
次に、後続のプロセス工程では、活性領域４の露出した上辺Ｏに対して、気相ＨＦ（気相フッ酸）または液相ＨＦ溶液を使用して水素終端処理を行なう。活性領域４の上辺Ｏの上に残留する可能性のある酸化物アイランドは前記水素終端処理の過程で除去される。
その後、活性領域４のエッジ丸め部ＫＶを、活性領域のエッジＫの形を図１Ｄに示す後続のＨ２雰囲気中での熱処理を行って変えることにより形成することができる。この形状を得るために、このような熱処理工程は１０ｔｏｒｒ及び８７５℃で約１〜３０秒の間、行われる。１０ｔｏｒｒの水素雰囲気の前記圧力では、７５０℃〜８７５℃の温度範囲が特に適することが判明している。これよりも高い温度では、活性領域４の上辺Ｏのファセット形成、または酸化膜充填物９の酸化膜除去、或いは活性領域４のシリコン除去が不所望な形で行なわれる。
この場合、活性領域４の上辺Ｏの形状は、シリコン原子の再配列が最小の自由表面エネルギー状態に達するまで生じることにより変化する。この状態は、活性領域４の上辺Ｏに前に形成されていたエッジＫのエッジ丸め部ＫＶに対応する。エッジ丸め部は連続しており、かつ同じ形状で連続的につながってＳＴＩトレンチ５ａ，５ｂのＳＴＩディボットＤ１，Ｄ２を形成し、最終的に図１Ｄに示すプロセス状態となる。この場合、活性領域４のシリコンは、ＳＴＩトレンチ５ａ，５ｂの酸化膜充填物９のエッジで固定されたような状態となる。
このエッジ丸め部ＫＶを設けることにより、もはやエッジＫが存在しないので図１Ｅに示すように、エッジを後の工程で形成されるゲート構造によって取り囲むことがなく、図１Ｅでは、１０は活性領域４の上辺Ｏ上のゲート酸化膜層を指し、１５は、例えばポリシリコンにより形成される被覆ゲート導体を指す。
図２Ａ〜Ｃは、本発明の一の実施形態としての半導体構造の形成方法の連続する工程を模式的に示している。
図２Ａ〜Ｃによる第２の実施形態はＲＣＡＴトランジスタ素子（ＲＣＡＴ＝Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）を含み、このトランジスタ素子では、図２Ａに示すように、Ｕ字型チャネルがシリコン半導体基板１'の中を通っ
て、かつゲート誘電体１０'及びゲート導体１５'を含むトレンチ２０に沿って走っている。参照記号７及び８’はソース領域及びドレイン領域をそれぞれ指す。
図２Ａ〜Ｃによる第２の実施形態はＲＣＡＴトランジスタ素子（ＲＣＡＴ＝Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）を含み、このトランジスタ素子では、図２Ａに示すように、Ｕ字型チャネルがシリコン半導体基板１'の中を通っ
て、かつゲート誘電体１０'及びゲート導体１５'を含むトレンチ２０に沿って走っている。参照記号７及び８’はソース領域及びドレイン領域をそれぞれ指す。
図２Ａは、このタイプのＲＣＡＴトランジスタ素子を深さ方向に貫通する形で切断したときの断面を示し、図２Ｂ及び２Ｃは図２Ａの切断線Ｘに沿った断面を示す。
図２Ｂから分かるように、活性領域４'は、交差方向における該当するＳＴＩトレンチ
５ａ'，５ｂ'によって両側で区切られる。トレンチ２０を形成している間、ディボットＤ１'，Ｄ２'が活性領域４'のエッジＫ'で形成される。
図２Ｂから分かるように、活性領域４'は、交差方向における該当するＳＴＩトレンチ
５ａ'，５ｂ'によって両側で区切られる。トレンチ２０を形成している間、ディボットＤ１'，Ｄ２'が活性領域４'のエッジＫ'で形成される。
図２Ｂに示すプロセス状態の後、第１の実施形態に関連して既に記載したように、上辺Ｏ'に対して、気相ＨＦまたは液相ＨＦ溶液の中で水素終端処理を図２Ｃに従って行なう
。実行する最終工程はＨ２雰囲気中で７５０℃〜８７５℃の間の温度で、１０Ｔｏｒｒの圧力の下で行なう熱処理であり、この熱処理によって、活性領域４'の上辺Ｏ'の既に形成されているエッジＫ'を構成し直してエッジ丸め部ＫＶ'とし、この丸め部はＳＴＩトレンチ５ａ'，５ｂ'の酸化膜充填部９'の該当する角で固定されるので、連続的遷移構造が得
られる。
。実行する最終工程はＨ２雰囲気中で７５０℃〜８７５℃の間の温度で、１０Ｔｏｒｒの圧力の下で行なう熱処理であり、この熱処理によって、活性領域４'の上辺Ｏ'の既に形成されているエッジＫ'を構成し直してエッジ丸め部ＫＶ'とし、この丸め部はＳＴＩトレンチ５ａ'，５ｂ'の酸化膜充填部９'の該当する角で固定されるので、連続的遷移構造が得
られる。
従って、ＲＣＡＴトランジスタ素子の場合においても、活性領域４'のエッジをゲート
誘電体またはゲート導体で取り囲む構造が形成されるのを防止することができ、これによって閾値電圧Ｖｔを高い精度で制御することができ、トランジスタのオン電流が再現性良く大きくなる。
誘電体またはゲート導体で取り囲む構造が形成されるのを防止することができ、これによって閾値電圧Ｖｔを高い精度で制御することができ、トランジスタのオン電流が再現性良く大きくなる。
本発明について好適な例示としての実施形態に基づいて上に記載してきたが、本発明はこのような実施形態に制限されず、本発明には多くの方法で変更を加えることができる。
上の例示としての実施形態では、エッジ丸め部をＳＴＩトレンチの形成後直ぐに形成したが、もっと後の時点で形成することも可能である。このようなプロセスシーケンスでは、パッド酸化膜層を除去した後に、多数の更に別のプロセス工程、特にウェルのイオン注入などを行ない、この場合、犠牲酸化膜層もその間に活性領域の上に形成されることになる。従って、この別の実施形態の場合においては、丸め処理は最終ゲート酸化膜を形成する直前に行なわれる。
上の例示としての実施形態では、エッジ丸め部をＳＴＩトレンチの形成後直ぐに形成したが、もっと後の時点で形成することも可能である。このようなプロセスシーケンスでは、パッド酸化膜層を除去した後に、多数の更に別のプロセス工程、特にウェルのイオン注入などを行ない、この場合、犠牲酸化膜層もその間に活性領域の上に形成されることになる。従って、この別の実施形態の場合においては、丸め処理は最終ゲート酸化膜を形成する直前に行なわれる。
Ｈ２熱処理工程の前の気相ＨＦまたは液相ＨＦ溶液による水素終端処理の代わりに、Ｈ２ベーク工程をＨ２熱処理工程の前に、Ｈ２熱処理工程よりも高い温度で厳密な条件で行なうことができる。しかしながら、このようなプロセスフローは制御性が悪い、というのは、酸化物アイランドの除去を直接、丸めプロセスに統合しているからである。従って、Ｈ２ベーク工程をこの場合において極めて長い時間に渡って実施する場合、不所望のファセット形成現象、または酸化膜またはシリコン除去現象が丸めプロセスの間の早い時点で既に生じてしまう恐れがある。
記載の方法は同様に、水素の同位元素である重水素を使用して実行することができる。
最後に、本発明はここに説明するトランジスタ構造に制限されず、基本的にどのような所望のトランジスタ構造にも適用することができる。
最後に、本発明はここに説明するトランジスタ構造に制限されず、基本的にどのような所望のトランジスタ構造にも適用することができる。
１，１'…半導体基板、Ｏ…上辺、２…パッド酸化膜層、３…パッド窒化膜層、４，４'…活性領域、５ａ，５ｂ，５ａ'，５ｂ'…ＳＴＩトレンチ、８…熱酸化膜層、７，８’…ソース、ドレイン領域、９，９'…シリコン酸化膜充填物、１０，１０'…ゲート誘電体、１５，１５'…ゲート導体、２０…トレンチ、Ｋ，Ｋ'…エッジ、Ｄ１，Ｄ２，Ｄ１'，Ｄ
２'…ＳＴＩディボット、ＫＶ，ＫＶ'…エッジ丸め部、ｘ…切断線。
２'…ＳＴＩディボット、ＫＶ，ＫＶ'…エッジ丸め部、ｘ…切断線。
Claims (9)
- 上辺（Ｏ；Ｏ'）が露出する構造の活性領域（４；４'）を有する半導体基板（１；１'）
を設ける工程と、
活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の上辺（Ｏ；Ｏ'）の上にま
で延在する絶縁充填物（９；９'）を有する少なくとも一つのＳＴＩトレンチ（５ａ，５
ｂ；５ａ'，５ｂ'）を形成する工程と、
ＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）を絶縁充填物（９；９'）に形成する
工程であって、ディボットが活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）のエッジ（Ｋ；Ｋ'）を露出させる構成の工程と、
水素終端処理を施して、水素終端領域を活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）に形成する工程と、
熱処理を水素雰囲気中で行なって、活性領域（４；４'）の上辺（Ｏ；Ｏ'）が連続的にＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）につながるように、丸め部（ＫＶ；ＫＶ'）を活性領域（４；４'）のエッジ（Ｋ；Ｋ'）に形成する工程と、を備える、半導体構
造の製造方法。 - ゲート誘電体層（１０；１０'）及びゲート導体層（１５；１５'）が、丸め部（ＫＶ；ＫＶ'）の形成された上辺（Ｏ；Ｏ'）の上に形成されることを特徴とする、請求項１記載の方法。
- 水素終端処理を気相ＨＦ（気相フッ酸）または液相ＨＦ溶液の中で行なうことを特徴とする、請求項１又は２記載の方法。
- 水素雰囲気中における熱処理を、好ましくは１０Ｔｏｒｒの圧力で、かつ７５０〜８７５℃の範囲の温度、好ましくは８２５℃にて行なうことを特徴とする、請求項１〜３のいずれか一項に記載の方法。
- 活性領域（４；４'）にこの領域の反対側で隣接し、かつ活性領域（４；４'）の上辺（Ｏ；Ｏ'）の上にまでそれぞれ延在する該当する絶縁充填物（９；９'）を有する２つのＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）が形成され、そして両方のＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）において、該当するＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，
Ｄ２'）が絶縁充填物（９；９'）に形成され、ディボットは活性領域（４；４'）に隣接
し、かつ活性領域（４；４'）の露出した上辺（Ｏ；Ｏ'）のエッジ（Ｋ；Ｋ'）を露出さ
せることを特徴とする、請求項１〜４のいずれか一項に記載の方法。 - ＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）を形成するために、パッド酸化膜層（２）及び被覆パッド窒化膜層（３）が上辺（Ｏ；Ｏ'）の上に形成され、及び該当する形にパ
ターニングされ、ＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）がエッチング工程によりパターニング済みパッド酸化膜層（２）及びパッド窒化膜層（３）をマスクとして使用して形成され、充填物（９；９'）がパッド窒化膜層（３）の上辺に揃うように、堆積プロ
セス及び後続の研磨プロセスによって形成され、そしてＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）が、パッド窒化膜層（３）及びパッド酸化膜層（２）を順番に除去することにより形成されることを特徴とする、請求項１〜５のいずれか一項に記載の方法。 - 活性領域（４）がプレーナ型ＭＯＳトランジスタの一部であることを特徴とする、請求項１〜６のいずれか一項に記載の方法。
- 活性領域（４）がＲＣＡＴトランジスタの一部であることを特徴とする、請求項１〜６のいずれか一項に記載の方法。
- 上辺（Ｏ；Ｏ'）が露出する構成の活性領域（４；４'）を有する半導体基板（１；１'）
と、
活性領域（４；４'）に隣接し、かつ活性領域（４；４'）の上にまで延在する絶縁充填物（９；９'）を有する少なくとも一つのＳＴＩトレンチ（５ａ，５ｂ；５ａ'，５ｂ'）
と、
絶縁充填物（９；９'）に位置し、かつ活性領域（４；４'）に隣接するＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）と、
活性領域（４；４'）の丸め部であって、活性領域（４；４'）の上辺（Ｏ；Ｏ'）が連
続的にＳＴＩディボット（Ｄ１，Ｄ２；Ｄ１'，Ｄ２'）につながるように形成される丸め部（ＫＶ；ＫＶ'）と、を備える半導体構造。
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| US6127215A (en) * | 1998-10-29 | 2000-10-03 | International Business Machines Corp. | Deep pivot mask for enhanced buried-channel PFET performance and reliability |
| US20010014513A1 (en) * | 1999-01-20 | 2001-08-16 | Max G. Levy | Sti divot and seam elimination |
| KR100338767B1 (ko) * | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
| JP2002033476A (ja) * | 2000-07-13 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6746933B1 (en) * | 2001-10-26 | 2004-06-08 | International Business Machines Corporation | Pitcher-shaped active area for field effect transistor and method of forming same |
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| JP2004111547A (ja) * | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
| JP2004193585A (ja) * | 2002-11-29 | 2004-07-08 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| KR100505713B1 (ko) * | 2003-10-22 | 2005-08-03 | 삼성전자주식회사 | 쉘로우 트렌치 소자 분리막 및 쉘로우 트렌치 소자분리막의 형성 방법 |
| US8236646B2 (en) * | 2003-11-06 | 2012-08-07 | Globalfoundries Singapore Pte. Ltd. | Non-volatile memory manufacturing method using STI trench implantation |
| KR20050070802A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 플래시 메모리 제조방법 |
| US7238564B2 (en) * | 2005-03-10 | 2007-07-03 | Taiwan Semiconductor Manufacturing Company | Method of forming a shallow trench isolation structure |
| US7355262B2 (en) * | 2006-03-17 | 2008-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diffusion topography engineering for high performance CMOS fabrication |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069734A (ja) * | 2011-09-21 | 2013-04-18 | Toshiba Corp | 半導体装置 |
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