KR100504197B1 - 플래시 메모리 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조시에 플로우팅 게이트를 다마신(Damascene) 공정으로 형성하여 커패시턴스를 증대시킬 수 있도록한 플래시 메모리 소자의 형성 방법에 관한 것으로, 반도체 기판의 전면에 플로우팅 게이트 패터닝을 위한 1차 절연 물질을 증착하는 단계; 상기 1차 절연 물질을 선택적으로 제거하고 터널 산화막을 성장시키고, 게이트 형성용 물질을 1차 절연 물질이 제거된 부분에 증착하는 단계; 상기 게이트 형성용 물질 전면에 2차 절연 물질을 증착하고 평탄화하여 플로우팅 게이트를 형성하고 1,2차 절연 물질들을 제거하는 단계; 전면에 유전체막, 게이트 형성용 물질층을 증착하고 패터닝하여 콘트롤 게이트, 유전체층, 플로우팅 게이트가 적층되도록 하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 플로우팅 게이트를 다마신(Damascene) 공정으로 형성하여 커패시턴스를 증대시킬 수 있도록한 플래시 메모리 소자의 형성 방법에 관한 것이다.
플래시 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 장점 때문에 다양한 분야에서 그 응용범위를 확대하고 있다.
플래시 메모리는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 삭제되지 않고 저장 가능한 비활성 메모리이다.
플래시 메모리에는 고속 랜 덤 억세스(High speed random access)가 가능한 노어형 플래시 메모리(NOR Type Flash Memory)와, 프로그램 및 소거속도가 우수하고, 고집적화가 가능한 낸드형 플래시 메모리(NAND Type Flash Memory)가 있다.
이중 낸드형의 플래시 메모리는 단위셀(unit cell)들이 직렬로 연결되어 하나의 스트링(string)을 구성한다. 각 스트링의 일단에는 플래시 메모리의 동작시 각각의 스트링에 선택적으로 전위를 제공하기 위해 비트라인과 연결되는 드레인 영역이 형성된다.
이하에서 첨부된 도면을 참고하여 종래 기술의 플래시 메모리 소자에 관하여 설명한다.
도 1a내지 도 1d는 종래 기술의 플래시 메모리 소자의 공정 단면도이다.
종래 기술의 적층형(stack) 플래시 메모리를 제조하기 위한 것으로, 먼저, 도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 소자 격리층(12)을 형성한다.
그리고 도 1b에서와 같이, 열 산화 공정을 통해 터널 산화막(13)을 성장시키고, 플로팅 게이트 폴리 실리콘을 증착하고 포토리소그래피 공정으로 선택적으로 식각하여 플로팅 게이트(14)를 1차 패터닝한다.
이어, 도 1c에서와 같이, 전면에 ONO막(산화막/질화막/산화막)과 콘트롤 게이트 폴리 실리콘막을 차례로 증착한다.
그리고 포토리소그래피 공정으로 선택적으로 식각하여 콘트롤 게이트(17)와 ONO막(16), 플로팅 게이트(15)을 형성한다.
이어, 도 1d에서와 같이, 소오스/드레인 영역에 저농도 n형 불순물, 저농도 p형 불순물을 주입하여 p 포켓 영역(18), 저농도 불순물 영역(19)을 형성한다.
그리고 산화막 스페이서(도시하지 않음)를 형성하고 고농도 n형 불순물을 주입하여 소오스/드레인(20)을 형성한다.
이와 같이 종래 기술의 플래시 메모리 소자의 제조 공정에서는 커패시턴스를 향상시키기 위하여 플로팅 게이트와 콘트롤 게이트 사이에 유전막으로 ONO막(산화막/질화막/산화막 적층구조)을 이용한다.
그러나 이와 같은 종래 기술의 플래시 메모리 소자의 제조 공정은 다음과 같은 문제점이 있다.
종래의 기술은 플로팅 게이트와 콘트롤 게이트 사이에 유전막으로 ONO막(산화막/질화막/산화막 적층구조)을 이용하는데, 커패시턴스를 크게하기 위하여 유전막 두께를 낮출 경우 플로팅 게이트에 저장되어 있는 전하가 콘트롤 게이트 쪽으로 빠져나가 리텐션(retention) 특성이 저하되므로 두께를 낮추는데는 한계가 있다.
또한, 커패시턴스가 낮을 경우에는 콘트롤 게이트에 인가한 전압이 높아도 실제 플로팅 게이트에 전달되는 전압은 크지 않아 셀 동작이 제대로 이루어지지 않으므로 문제가 발생한다.
본 발명은 이와 같은 종래 기술의 플래시 메모리 소자의 제조 공정의 문제를 해결하기 위한 것으로, 플로우팅 게이트를 다마신(Damascene) 공정으로 형성하여 커패시턴스를 증대시킬 수 있도록한 플래시 메모리 소자의 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 형성 방법은 반도체 기판의 전면에 플로우팅 게이트 패터닝을 위한 1차 절연 물질을 증착하는 단계; 포토레지스트를 이용한 사진, 식각 공정을 통하여, 상기 1차 절연 물질을 패터닝하고, 터널 산화막을 성장시킨 후, 상기 패터닝된 결과물 전면에 게이트 형성용 물질을 증착하는 단계; 상기 게이트 형성 물질의 상부에 다시 2차 절연 물질을 증착한 후, 이를 평탄화하여 상기 2차 절연 물질의 일부 및 1차 절연 물질 상에 증착된 상기 게이트 형성 물질을 제거하는 단계; 상기 1차 절연 물질 및 잔류하는 2차 절연 물질을 제거하는 단계; 및 상기 결과물의 상부에 유전체막, 게이트 형성용 물질 층을 증착하고, 패터닝하여 유전체 막 및 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 소자의 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 플래시 메모리 소자의 공정 단면도이다.
본 발명은 플로팅 게이트를 다마신 공법을 사용하여 입체적으로 형성시킴으로써 캐패시터 표면적을 늘려 캐패시턴스를 증가시킨 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 필드 산화막을 이용하여 소자 격리층(22)을 형성한다.
그리고 도 2b에서와 같이, 전면에 절연 물질 즉, 1차 PSG(Phosphorus Silicate Glass) 산화막(25)을 증착하고, 플로우팅 게이트가 형성될 영역의 제 1 PSG 산화막(25a)을 포토리소그래피 공정으로 선택적으로 식각하여 제거한다.
이어, 열 산화 공정을 통해 터널 산화막(23)을 성장시키고, 플로우팅 게이트 폴리 실리콘을 상기 제 1 PSG 산화막(25a)이 패터닝된 결과물 전체에 증착함으로써, 상기 패터닝된 제 1 PSG 산화막(25a)의 상부 및 상기 터널 산화막(23)의 상부에 플로우팅 게이트 폴리 실리콘이 형성되도록 한다.
이후, 상기 결과물의 전면에 다시 제 2 PSG 산화막(25b)을 증착한 후, 상기 결과물에 대해 CMP(Chemical Mechanical Polishing) 공정을 진행함으로써, 상기 제 2 PSG 산화막(25b)의 일부와 상기 제 1 PSG 산화막(25a) 상에 형성된 플로우팅 게이트 형성용 폴리 실리콘을 제거한다.
이어서, 도 2c에서와 같이, 습식 식각 공정으로 폴리 실리콘에 비하여 식각 속도가 빠른 제 1 PSG 산화막 및 잔류하는 제 2 PSG 산화막을 모두 제거하여 입체적인 구조를 갖는 플로우팅 게이트(24)를 형성한다. 즉, 이러한 본 발명에 따르면, 플로우팅 게이트(24)의 표면적을 증가시킬 수 있어서, 캐퍼시턴스를 증가시킬 수 있게 된다.
한편, 상기 플로우팅 게이트를 형성하는 공정을 진행한 후에는, 도 2d에서 볼 수 있는 바와 같이, 상기 결과물의 전면에 ONO막(산화막/질화막/산화막)과 콘트롤 게이트 폴리 실리콘막을 차례로 증착한다.
이후, 포토리소그래피 공정으로 상기 ONO막과 콘트롤 게이트 폴리 실리콘막을 선택적으로 식각하여 콘트롤 게이트(27)와 ONO막(26), 플로우팅 게이트(24)를 형성한다.
여기서, 플로우팅 게이트(24)의 2차 식각이 이루어진다.
마지막으로, 도 2e에서와 같이, 소오스/드레인 영역에 저농도 n형 불순물, 저농도 p형 불순물을 주입하여 p 포켓 영역(28), 저농도 불순물 영역(29)을 형성한다. 그리고 산화막 스페이서(도시하지 않음)를 형성하고 고농도 n형 불순물을 주입하여 소오스/드레인(30)을 형성한다.
이와 같은 본 발명의 플래시 메모리 셀 스택형 셀 형성 방법은 플로팅 게이트를 입체적으로 형성하여 그 표면적을 증가시킴으로써 플로우팅 게이트와 콘트롤 게이트를 두 전극으로 하는 커패시터의 충전용량을 증가시킨다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 플래시 메모리 소자의 형성 방법은 다음과 같은 효과가 있다.
본 발명은 플로팅 게이트를 입체적으로 형성하여 플로우팅 게이트 표면적이 증가하므로 같은 크기의 평면 면적 상에서 플로우팅 게이트와 콘트롤 게이트 사이의 커패시턴스가 크므로 커플링 비율이 높아진다.
이는 전압 전달 효율이 좋아지고, 상대적으로 낮은 전압에서도 플래시 메모리 셀 동작이 용이해지도록 하는 효과가 있다.
도 1a내지 도 1d는 종래 기술의 플래시 메모리 소자의 공정 단면도
도 2a내지 도 2e는 본 발명에 따른 플래시 메모리 소자의 공정 단면도
-도면의 주요 부분에 대한 부호의 설명-
21. 반도체 기판 22. 소자 격리층
23. 터널 산화막 24. 프로우팅 게이트
25a. 1차 PSG 산화막 25b. 2차 PSG 산화막
26. ONO막 27. 콘트롤 게이트
28. p 포켓 영역 29. 저농도 불순물 영역
30. 소오스/드레인
Claims (3)
- 반도체 기판의 전면에 플로우팅 게이트 패터닝을 위한 1차 절연 물질을 증착하는 단계;포토레지스트를 이용한 사진, 식각 공정을 통하여, 상기 1차 절연 물질을 패터닝하고, 터널 산화막을 성장시킨 후, 상기 패터닝된 결과물 전면에 게이트 형성용 물질을 증착하는 단계;상기 게이트 형성 물질의 상부에 다시 2차 절연 물질을 증착한 후, 이를 평탄화하여 상기 2차 절연 물질의 일부 및 1차 절연 물질 상에 증착된 상기 게이트 형성 물질을 제거하는 단계;상기 1차 절연 물질 및 잔류하는 2차 절연 물질을 제거하는 단계; 및상기 결과물의 상부에 유전체막, 게이트 형성용 물질 층을 증착하고, 패터닝하여 유전체 막 및 콘트롤 게이트를 형성하는 단계를 포함하여 구성되되,상기 1, 2차 절연 물질로는 PSG 산화막을 사용하고,상기 절연물질을 제거하는 단계는 절연 물질이 게이트 형성용 물질보다 식각 속도가 빠른 것을 이용하여 습식 식각 공정으로 진행하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
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