KR100878088B1 - 불휘발성 반도체 메모리 - Google Patents

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아끼히또 야마모또
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Abstract

본 발명의 예에 관한 불휘발성 반도체 메모리는, 플로팅 게이트와 컨트롤 게이트를 갖는 스택 게이트 구조의 제1 및 제2 메모리 셀을 구비한다. 제1 및 제2 메모리 셀의 플로팅 게이트는, 각각, 제1 부분과, 제1 부분 상에 배치되고, 컨트롤 게이트가 연장되는 방향에서의 폭이 제1 부분의 폭보다도 좁은 제2 부분으로 구성된다. 제1 및 제2 메모리 셀의 제1 부분의 사이의 제1 스페이스에는, 1종류의 절연체가 채워지고, 제1 및 제2 메모리 셀의 제2 부분의 사이의 제2 스페이스에는, 그 1종류의 절연체의 유전률보다도 높은 유전률을 갖는 유전체를 개재하여 컨트롤 게이트가 배치된다.
불휘발성 반도체 메모리, 플로팅 게이트, 컨트롤 게이트, 메모리 셀, 스페이스, 유전체, 유전률

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
도 1은 NAND형 플래시 메모리의 주요부를 도시하는 블록도.
도 2는 참고예로서의 레이아웃을 도시하는 평면도.
도 3은 도 2의 Ⅲ-Ⅲ선을 따라 취한 단면도.
도 4는 도 2의 Ⅳ-Ⅳ선을 따라 취한 단면도.
도 5는 도 2의 V-V선을 따라 취한 단면도.
도 6은 참고예의 NAND 스트링을 도시하는 단면도.
도 7은 제1 실시예로서의 레이아웃을 도시하는 평면도.
도 8은 도 7의 Ⅷ-Ⅷ선을 따라 취한 단면도.
도 9는 도 7의 IX-IX선을 따라 취한 단면도.
도 10은 도 7의 X-X선을 따라 취한 단면도.
도 11은 제1 실시예의 NAND 스트링을 도시하는 단면도.
도 12는 제2 실시예로서의 레이아웃을 도시하는 평면도.
도 13은 도 12의 XⅢ-XⅢ 선을 따라 취한 단면도.
도 14는 도 12의 XⅣ-XⅣ선을 따라 취한 단면도.
도 15는 도 12의 XV-XV선을 따라 취한 단면도.
도 16은 제2 실시예의 NAND 스트링을 도시하는 단면도.
도 17은 제2 실시예의 NAND 스트링을 도시하는 단면도.
도 18은 제2 실시예의 NAND 스트링을 도시하는 단면도.
도 19는 제3 실시예로서의 레이아웃을 도시하는 평면도.
도 20은 도 19의 XX-XX선을 따라 취한 단면도.
도 21은 도 19의 XXI-XXI선을 따라 취한 단면도.
도 22는 도 19의 XXII-XXII선을 따라 취한 단면도.
도 23은 제3 실시예의 NAND 스트링을 도시하는 단면도.
도 24는 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 25는 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 26은 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 27은 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 28은 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 29는 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 30은 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 31은 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 32는 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
도 33은 본 발명의 예에 관한 제조 방법의 일공정을 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이 12 : 데이터 래치 회로
13 : I/O 버퍼 14 : 어드레스 버퍼
15 : 로우 디코더 16 : 컬럼 디코더
17 : 워드선 드라이버 18 : 기판 전압 제어 회로
19 : 전압 발생 회로 20 : 제어 회로
[특허 문헌 1] 일본 특개 2004-22819호 공보
[특허 문헌 2] 미국 특허 제6,908,817호
<관련 출원에 대한 상호 참조>
본 출원은 2006년 4월 24일에 출원된 일본 특허출원 제2006-119416호의 우선권을 주장하며, 상기 출원의 전체 내용은 본 출원에 참조결합되어 있다.
본 발명은, 불휘발성 반도체 메모리의 메모리 셀 구조에 관한 것이다.
플로팅 게이트와 컨트롤 게이트를 갖는 스택 게이트 구조의 메모리 셀을 구비한 불휘발성 반도체 메모리, 예를 들면, NAND형 플래시 메모리에서는, 비례 축소 법칙(scaling rule)에 따라서 메모리 셀을 축소하여(shrink) 가는 것에 의해, 세대마다 메모리 용량의 증대가 도모된다.
그러나, 메모리 셀을 축소하면, 인접 셀간의 기생 용량이 증대하여, 커플링비가 저하하기 때문에, 커플링비를 유지 또는 향상시키는 다른 수단을 검토해야 한 다.
그 하나는, 플로팅 게이트와 컨트롤 게이트가 대향하는 면적을 3차원적인 셀 구조에 의해 늘려서, 용량 결합비를 유지한다고 하는 것이다.
예를 들면, 반도체 기판의 표면에 대하여, 플로팅 게이트를 세로로 긴 형상(기둥형, 볼록형 등)으로 하는 구조는, 메모리 셀의 사이즈를 크게 하지 않고, 커플링비를 향상할 수 있는 것으로서, 차세대의 메모리 셀 구조의 유력 후보이다(예를 들면, 특허 문헌 1 및 특허 문헌 2를 참조).
이 구조의 결점은, 인접하는 2개의 메모리 셀의 플로팅 게이트가 대향하는 면적도 동시에 증가하는 결과, 셀간 간섭 효과에 의해, 임계값 변동에 의한 셀 특성의 열화가 발생하는 점에 있다.
이 셀 특성의 열화는, 특히, 섬세한 임계값 제어가 요구되는 MLC(multi level cell)기술이 적용된 NAND형 플래시 메모리에 중대한 영향을 미친다.
본 발명의 예에 관한 불휘발성 반도체 메모리는, 플로팅 게이트와 컨트롤 게이트를 보유한 스택 게이트 구조의 제1 및 제2 메모리 셀을 구비하고, 제1 및 제2 메모리 셀의 플로팅 게이트는, 각각, 제1 부분과, 제1 부분 상에 배치되고, 컨트롤 게이트가 연장되는 방향에서의 폭이 제1 부분의 폭보다도 좁은 제2 부분으로 구성되고, 제1 부분은, 스트라이프 형상의 소자 분리 절연층의 사이에 배치되고, 소자 분리 절연층의 상면은, 제1 부분의 상면과 동일하거나 그보다도 낮은 위치에 존재하고, 제1 및 제2 메모리 셀의 제1 부분의 사이의 제1 스페이스에는, 1종류의 절연 체가 채워지고, 제1 및 제2 메모리 셀의 제2 부분의 사이의 제2 스페이스에는, 그 1종류의 절연체의 유전률보다도 높은 유전률을 갖는 유전체를 개재하여 컨트롤 게이트가 배치된다.
이하, 첨부 도면을 참조로 하여 본 발명의 양태에 따른 불휘발성 반도체 메모리에 대해서 상세하게 설명한다.
1. 개요
본 발명의 예는, 플로팅 게이트의 형상이 볼록형의 2개의 메모리 셀을 대상으로 하고, 양 메모리 셀의 플로팅 게이트가 가장 근접하는 영역에 낮은 유전률을 갖는 1종류의 절연체를 채우고, 그 밖의 영역에 높은 유전률을 갖는 유전체를 배치하는 점에 특징이 있다.
낮은 유전률을 갖는 절연체에 의해, 2개의 메모리 셀의 사이에 발생하는 기생 용량(셀간 간섭)을 작게 하여, 메모리 셀의 임계값 변동에 의한 셀 특성의 열화를 방지한다. 또한, 높은 유전률을 갖는 유전체에 의해, 플로팅 게이트와 컨트롤 게이트의 용량을 크게 하여, 커플링비를 향상시킨다.
여기에서, 볼록형의 하부를 제1 부분으로 하고, 상부를 제2 부분으로 한 경우, 2개의 메모리 셀의 플로팅 게이트가 가장 근접하는 영역은, 플로팅 게이트의 제1 부분의 사이의 제1 스페이스로 되고, 그 밖의 영역은, 제2 부분의 사이의 제2 스페이스로 된다.
또한, 1종류의 절연체란, 재료가 동일한 것을 의미하고, 제조 시기 또는 제조 방법이 서로 다른 것에 의한 막질의 다소의 상위는, 1종류의 절연체에 포함된 다.
2. 실시예
NAND형 플래시 메모리를 예로 들어 실시예를 설명한다.
(1) 전체도
도 1은, NAND형 플래시 메모리의 전체도를 도시하고 있다.
메모리 셀 어레이(11)는, 복수의 블록 BK1, BK2,… BLj로 구성된다. 복수의 블록 BK1, BK2,… BLj의 각각은, 복수의 셀 유닛을 갖고, 복수의 셀 유닛의 각각은, 직렬 접속된 복수의 메모리 셀로 이루어지는 NAND 스트링과, 그 양단에 1개씩 접속되는 2개의 선택 게이트 트랜지스터로 구성된다.
데이터 래치 회로(12)는, 판독/기입 시에 데이터를 일시적으로 래치하는 기능을 갖고, 예를 들면, 플립플롭 회로로 구성된다. I/O(input/output) 버퍼(13)는, 데이터의 인터페이스 회로로서, 어드레스 버퍼(14)는, 어드레스 신호의 인터페이스 회로로서 기능한다.
로우 디코더(15) 및 컬럼 디코더(16)는, 어드레스 신호에 기초해서 메모리 셀 어레이(11) 내의 메모리 셀을 선택한다. 워드선 드라이버(17)는, 선택된 블록 내의 선택된 워드선을 구동한다.
기판 전압 제어 회로(18)는, 반도체 기판의 전압을 제어한다. 구체적으로는, p형 반도체 기판 내에, n형 웰 영역과 p형 웰 영역으로 이루어지는 더블웰 영역이 형성되고, 메모리 셀이 p형 웰 영역 내에 형성되는 경우, p형 웰 영역의 전압을 동작 모드에 따라서 제어한다.
예를 들면, 기판 전압 제어 회로(18)는, 판독/기입 시에는, p형 웰 영역을 0V로 설정하고, 소거 시에는, p형 웰 영역을 15V 이상 40V 이하의 전압으로 설정한다.
전압 발생 회로(19)는, 선택된 블록 내의 워드선에 부여하는 전압을 발생한다.
예를 들면, 판독 시에는, 전압 발생 회로(19)는, 판독 전압과 중간 전압을 발생한다. 판독 전압은, 선택된 블록 내의 선택된 워드선에 부여하고, 중간 전압은, 선택된 블록 내의 비선택의 워드선에 부여한다.
또한, 기입 시에는, 전압 발생 회로(19)는, 기입 전압과 중간 전압을 발생한다. 기입 전압은, 선택된 블록 내의 선택된 워드선에 부여하고, 중간 전압은, 선택된 블록 내의 비선택의 워드선에 부여한다.
제어 회로(20)는, 예를 들면, 기판 전압 제어 회로(18) 및 전압 발생 회로(19)의 동작을 제어한다.
(2) 참고예
우선, 참고예에 대하여 설명한다.
도 2는, 참고예에 관한 NAND형 플래시 메모리의 메모리 셀 어레이의 레이아웃을 도시하고 있다. 도 3은, 도 2의 Ⅲ-Ⅲ선을 따라 취한 단면, 도 4는, 도 2의 Ⅳ-Ⅳ선을 따라 취한 단면, 도 5는, 도 2의 V-V선을 따라 취한 단면을 각각 도시하고 있다.
이들 도면에서는, 설명을 이해하기 쉽게 하기 위해서, 컨트롤 게이트보다도 위의 절연층 및 도전층(비트선, 금속선 등)을 생략한다.
메모리 셀 어레이(11)는, 도 1의 메모리 셀 어레이(11)에 상당하고, 복수의 블록 BK1, BK2, BK3, …로 구성된다.
각각의 블록은, 로우 방향으로 배치되는 복수의 셀 유닛을 갖는다. 복수의 셀 유닛의 각각은, 직렬 접속된 복수의 메모리 셀로 이루어지는 NAND 스트링(21)과, 그 양단에 1개씩 접속되는 2개의 선택 게이트 트랜지스터로 구성된다.
반도체 기판(31) 내에는, STI(shallow trench isolation) 구조의 소자 분리 절연층(32)이 배치된다. 소자 분리 절연층(32)은, 컬럼 방향으로 긴 스트라이프 형상으로 형성되고, 그 사이의 영역은, 액티브 영역 AA로 된다. 액티브 영역 AA에는, 셀 유닛이 배치된다.
메모리 셀 MC는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 터널 산화막(33)을 개재해서 배치되는 플로팅 게이트(34, 35)와, 플로팅 게이트(34, 35) 상에 IPD(inter-poly dielectric)층(36)을 개재하여 배치되는 컨트롤 게이트(37)로 구성된다.
선택 게이트 트랜지스터 ST는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 게이트 산화막(39)을 개재해서 배치되는 게이트 전극(34', 35', 37')으로 구성된다.
게이트 전극(34', 35')은, 플로팅 게이트(34, 35)와 동일한 재료, 예를 들면, 도전성 폴리실리콘으로 구성되고, 게이트 전극(37')은, 컨트롤 게이트(37)와 동일한 재료, 예를 들면, 도전성 폴리실리콘과 실리사이드의 스택 구조로 구성된 다. 절연층(36')은, IPD층(36)과 동일한 구조, 예를 들면, ON0(oxide-nitride-oxide) 구조를 갖는다.
여기에서, 플로팅 게이트(34)는, 소자 분리 절연층(32)의 사이의 스페이스에 배치된다. 플로팅 게이트(35)는, 도 3에 도시한 바와 같이, 플로팅 게이트(34) 상에 배치되고, NAND 스트링(21)이 연장되는 방향(컬럼 방향)에서의 폭이 플로팅 게이트(34)의 폭보다도 좁다.
그 결과, 플로팅 게이트(34, 35)의 컬럼 방향의 단면 형상은, 전체적으로 볼록형으로 되어, 메모리 셀 MC의 미세화와 커플링비의 증대를 양립할 수 있다.
한편, 플로팅 게이트(35)는, 도 4에 도시한 바와 같이 컨드롤 게이트(37)가 연장되는 방향(로우 방향)에서의 폭이 플로팅 게이트(34)의 폭과 동일하다.
이 경우, 소자 분리 절연층(32)의 폭을 넓어지는 것에 의해, 커플링비를 저하시키지 않고, 2개의 메모리 셀 MC의 플로팅 게이트(34, 35)의 사이에 발생하는 기생 용량(셀간 간섭)을 작게 할 수 있어서, 메모리 셀의 임계값 변동에 의한 셀 특성의 열화를 방지할 수 있다.
그러나, 메모리 셀 어레이(11)의 면적을 일정하게 하면, 소자 분리 절연층(32)의 폭을 넓힌다고 하는 것은, 액티브 영역 AA의 폭을 좁게 하는 것을 의미한다. 액티브 영역의 폭이 좁아지면, 메모리 셀 MC의 채널 폭이 좁아지기 때문에, 메모리 셀 MC의 전류 구동력이 저하한다.
따라서, 특허 문헌 1에 개시되는 기술을 이용하여, 예를 들면, 도 4에서, 컨트롤 게이트(37)가 연장되는 방향(로우 방향)에서의 플로팅 게이트(35)의 폭을, 플 로팅 게이트(34)의 폭보다도 좁게 하는 것도 가능하다.
이 경우, 플로팅 게이트(34, 35)의 로우 방향의 단면은, 도 6에 도시한 바와 같이 전체적으로 볼록형으로 된다.
그러나, 도 6으로부터 분명한 바와 같이, 플로팅 게이트(34, 35)의 로우 방향의 단면을 볼록형으로 한다는 것은, 소자 분리 절연층(32)의 폭을 좁히는 것을 의미한다. 즉, 서로 인접하는 2개의 메모리 셀 MC에 대하여, 볼록형의 하부, 즉, 플로팅 게이트(34)의 사이의 스페이스가 좁아지는 결과, 양 메모리 셀 MC의 기생 용량이 증대하여, 셀 특성의 열화가 발생한다.
이것은, 특히, IPD층(36)에, 산화 실리콘보다도 높은 유전률을 갖는 고유전체(예를 들면, 질화 실리콘) 또는 이것을 포함하는 복수의 재료로 이루어지는 스택 구조를 사용하는 경우에 현저하게 된다.
즉, 제조 프로세스에서, 소자 분리 절연층(32)의 상면은, 플로팅 게이트(34)의 상면보다도 낮게 되는 것이 일반적이다. 이 때문에, 플로팅 게이트(34, 35)가 가장 근접하는 영역(플로팅 게이트(34)의 사이)에 고유전체가 배치되면, 셀간 간섭 효과가 증대된다.
(3) 제1 실시예
도 7은, 제1 실시예에 관한 NAND형 플래시 메모리의 메모리 셀 어레이의 레이아웃을 도시하고 있다. 도 8은, 도 7의 Ⅷ-Ⅷ선을 따라 취한 단면, 도 9는, 도 7의 IX-IX선을 따라 취한 단면, 도 10은, 도 7의 X-X선을 따라 취한 단면을 각각 도시하고 있다.
이들 도면에서는, 설명을 이해하기 쉽게 하기 위해서, 컨트롤 게이트보다도 위의 절연층 및 도전층(비트선, 금속선 등)을 생략한다.
메모리 셀 어레이(11)는, 도 1의 메모리 셀 어레이(11)에 상당하고, 복수의 블록 BK1, BK2, BK3, …로 구성된다.
각각의 블록은, 로우 방향으로 배치되는 복수의 셀 유닛을 갖는다. 복수의 셀 유닛의 각각은, 직렬 접속된 복수의 메모리 셀로 이루어지는 NAND 스트링(21)과, 그 양단에 1개씩 접속되는 2개의 선택 게이트 트랜지스터로 구성된다.
반도체 기판(31) 내에는, STI 구조의 소자 분리 절연층(32)이 배치된다. 소자 분리 절연층(32)은, 컬럼 방향으로 긴 스트라이프 형상으로 형성되고, 그 사이의 영역은, 액티브 영역 AA로 된다. 액티브 영역 AA에는, 셀 유닛이 배치된다.
메모리 셀 MC는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 터널 산화막(33)을 개재해서 배치되는 플로팅 게이트(34, 35)와, 플로팅 게이트(34, 35) 상에 IPD층(36)을 개재해서 배치되는 컨트롤 게이트(37)로 구성된다.
선택 게이트 트랜지스터 ST는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 게이트 산화막(39)을 개재해서 배치되는 게이트 전극(34', 35', 37')으로 구성된다.
게이트 전극(34', 35')은, 플로팅 게이트(34, 35)와 동일한 재료, 예를 들면, 도전성 폴리실리콘으로 구성되고, 게이트 전극(37')은, 컨트롤 게이트(37)와 동일한 재료, 예를 들면, 도전성 폴리실리콘과 실리사이드의 스택 구조로 구성된 다. 절연층(36')은, IPD층(36)과 동일한 구조, 예를 들면, ONO 구조를 갖는다.
제1 실시예에서는, 플로팅 게이트(34)가 소자 분리 절연층(32)의 사이의 스페이스에 배치된다. 플로팅 게이트(35)는, 플로팅 게이트(34) 상에 배치되고, 컬럼 방향 및 로우 방향에서의 폭이 플로팅 게이트(34)의 폭보다도 좁다.
여기서, 제1 실시예가 참고예와 다른 점은, 컬럼 방향과 로우 방향의 양방향에 대하여, 각각 플로팅 게이트(35)의 폭이 플로팅 게이트(34)의 폭보다도 좁은 점에 있다. 다시 말해서, 플로팅 게이트(35)의 모든 방향에서의 폭이, 플로팅 게이트(34)의 모든 방향에서의 폭보다 좁게 된다.
그 결과, 플로팅 게이트(34, 35)의 컬럼 방향 및 로우 방향의 단면 형상은, 각각 볼록형으로 되어, 참고예에 비하여, 한층 더 메모리 셀 MC의 미세화와 커플링비의 증대를 도모할 수 있다.
또한, 제1 실시예에서는, 소자 분리 절연층(32)의 상면이 플로팅 게이트(34)의 상면보다도 낮은 위치에 존재한다. 그 결과, IPD층(36)이, 서로 인접하는 2개의 메모리 셀 MC의 플로팅 게이트(34)의 사이에도 배치된다.
그러나, 제1 실시예가 참고예와 다른 점은, 플로팅 게이트(34)의 사이에 발생하는 기생 용량(셀간 간섭)을 작게 하기 위해, 플로팅 게이트(34)의 사이의 스페이스에는, 1종류의 절연체가 채워지는 점에 있다.
1종류의 절연체란, 개요에서 정의한 바와 같이, 재료가 동일한 것을 의미한다. 따라서, 본 예의 경우, 플로팅 게이트(34)의 사이에는, 소자 분리 절연층(32)과 IPD층(36)이 배치되기 때문에, IPD층(36)은, 적어도, 소자 분리 절연층(32)을 구성하는 재료와 동일한 재료를 포함하고 있을 필요가 있다.
예를 들면, 소자 분리 절연층(32)이 산화 실리콘(SiO2)으로 구성되는 경우, IPD층(36)은, ONO 구조, ONON 구조와 같이, 산화 실리콘(oxide)을 포함하는 구조로 한다.
그리고, 중요한 점은, 예를 들면, 도 11에 도시한 바와 같이 플로팅 게이트(34)의 사이에는, 산화 실리콘(oxide)이 자기 정합적으로 채워지는 점에 있다.
또한, 플로팅 게이트(35)의 사이의 스페이스에는, 플로팅 게이트(34)의 사이의 1종류의 절연체의 유전률보다도 높은 유전률을 갖는 유전체를 개재하여 컨트롤 게이트(37)가 배치된다.
이 유전체는, 예를 들면, IPD층(36)이, ONO 구조 또는 ONON 구조인 경우에는, 질화 실리콘(nitride)이다.
이와 같이, 플로팅 게이트(34, 35)를 볼록형으로 하고, 플로팅 게이트(34, 35)가 가장 근접하는 영역에 낮은 유전률을 갖는 1종류의 절연체를 채우고, 그 밖의 영역에 높은 유전률을 갖는 유전체를 배치함으로써, 메모리 셀 MC가 미세화되어도, 셀 간섭 효과에 의한 임계값 변동 없이, 커플링비를 향상시킬 수 있다.
(4) 제2 실시예
도 12는, 제2 실시예에 관한 NAND형 플래시 메모리의 메모리 셀 어레이의 레이아웃을 도시하고 있다. 도 13은, 도 12의 XⅢ-XⅢ선을 따라 취한 단면, 도 14는, 도 12의 XⅣ-XⅣ선을 따라 취한 단면, 도 15는, 도 12의 XV-XV선을 따라 취한 단면을 각각 도시하고 있다.
이들 도면에서는, 제1 실시예와 마찬가지로, 컨트롤 게이트보다도 위의 절연층 및 도전층을 생략한다. 또한, 메모리 셀 어레이(11)의 구조에 대해서는 제1 실시예와 동일하기 때문에, 그 설명을 생략한다.
반도체 기판(31) 내에는, STI 구조의 소자 분리 절연층(32)이 배치된다. 소자 분리 절연층(32)은, 컬럼 방향으로 긴 스트라이프 형상으로 형성되고, 그 사이의 영역은, 액티브 영역 AA로 된다. 액티브 영역 AA에는, 셀 유닛이 배치된다.
메모리 셀 MC는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 터널 산화막(33)을 개재해서 배치되는 플로팅 게이트(34, 35)와, 플로팅 게이트(34, 35) 상에 IPD층(36)을 개재해서 배치되는 컨트롤 게이트(37)로 구성된다.
선택 게이트 트랜지스터 ST는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 게이트 산화막(39)을 개재해서 배치되는 게이트 전극(34', 35', 37')으로 구성된다.
게이트 전극(34', 35')은, 플로팅 게이트(34, 35)와 동일한 재료, 예를 들면, 도전성 폴리실리콘으로 구성되고, 게이트 전극(37')은, 컨트롤 게이트(37)와 동일한 재료, 예를 들면, 도전성 폴리실리콘과 실리사이드의 스택 구조로 구성된다. 절연층(36')은, IPD층(36)과 동일한 구조, 예를 들면, ONO 구조를 갖는다.
제2 실시예에서는, 플로팅 게이트(34)가 소자 분리 절연층(32)의 사이의 스페이스에 배치된다. 또한, 플로팅 게이트(35)는, 플로팅 게이트(34) 상에 배치되 고, 컬럼 방향 및 로우 방향의 양방향에서의 폭이 플로팅 게이트(34)의 폭보다도 좁기 때문에, 제1 실시예와 마찬가지로, 메모리 셀 MC의 미세화와 커플링비의 증대를 도모할 수 있다.
여기에서, 제2 실시예가 제1 실시예와 다른 점은, 소자 분리 절연층(32)의 상면이 플로팅 게이트(34)의 상면과 동일한 위치에 존재하는 점에 있다.
이 경우, 플로팅 게이트(34)의 사이의 스페이스에는, 소자 분리 절연층(32)만이 채워지기 때문에, 결과적으로, 플로팅 게이트(34)의 사이의 스페이스에는, 1종류의 절연체가 채워진다.
또한, 플로팅 게이트(35)의 사이의 스페이스에는, 플로팅 게이트(34)의 사이의 1종류의 절연체의 유전률보다도 높은 유전률을 갖는 유전체를 개재하여 컨트롤 게이트(37)가 배치된다.
따라서, 제2 실시예에 따르면, 제1 실시예와 마찬가지로, 메모리 셀 MC가 미세화되어도, 셀 간섭 효과에 의한 임계값 변동 없이, 커플링비를 향상시킬 수 있다.
또한, 제2 실시예에서는, 소자 분리 절연층(32)의 상면과 플로팅 게이트(34) 상면이 일치하기 때문에, IPD층(36)의 구조에 제한을 받지 않는다.
예를 들면, IPD층(36)은, 도 16에 도시한 바와 같이 ONO 구조를 갖고 있어도 되고, 도 17에 도시한 바와 같이 NONO 구조를 갖고 있어도 된다. 또한, IPD층(36)은, 도 18에 도시한 바와 같이 단층의 고유전체 재료(high-k material)로 구성되어도 된다.
또한, IPD층(36)은, ON구조, ONON 구조, NON구조, NONON 구조와 같은, 산화 실리콘(oxide)과 질화 실리콘(nitride)의 스택 구조이어도 된다.
또한, IPD층(36)은, NOAON(A는, Al203)이어도 된다.
이와 같이, 제2 실시예에서도, 플로팅 게이트(34, 35)를 볼록형으로 하고, 플로팅 게이트(34, 35)가 가장 근접하는 영역에 낮은 유전률을 갖는 1종류의 절연체를 채우고, 그 밖의 영역에 높은 유전률을 갖는 유전체를 배치함으로써, 제1 실시예와 마찬가지의 효과가 얻어진다.
(5) 제3 실시예
도 19는, 제3 실시예에 관한 NAND형 플래시 메모리의 메모리 셀 어레이의 레이아웃을 도시하고 있다. 도 20은, 도 19의 XX-XX선을 따라 취한 단면, 도 21은, 도 19의 XXI-XXI선을 따라 취한 단면, 도 22는, 도 19의 XXII-XXII선을 따라 취한 단면을 각각 도시하고 있다.
이들 도면에서는, 제1 실시예와 마찬가지로, 컨트롤 게이트보다도 위의 절연층 및 도전층을 생략한다. 또한, 메모리 셀 어레이(11)의 구조에 대해서는, 제1 실시예와 동일하기 때문에, 그 설명을 생략한다.
반도체 기판(31) 내에는, STI 구조의 소자 분리 절연층(32)이 배치된다. 소자 분리 절연층(32)은, 컬럼 방향으로 긴 스트라이프 형상으로 형성되고, 그 사이의 영역은, 액티브 영역 AA로 된다. 액티브 영역 AA에는, 셀 유닛이 배치된다.
메모리 셀 MC는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산 층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 터널 산화막(33)을 개재해서 배치되는 플로팅 게이트(34, 35)와, 플로팅 게이트(34, 35) 상에 IPD층(36)을 개재해서 배치되는 컨트롤 게이트(37)로 구성된다.
선택 게이트 트랜지스터 ST는, 반도체 기판(31)의 표면 영역에 형성되는 소스/드레인 확산층(38)과, 소스/드레인 확산층(38) 사이의 채널 영역 상에 게이트 산화막(39)을 개재해서 배치되는 게이트 전극(34', 35', 37')으로 구성된다.
게이트 전극(34', 35')은, 플로팅 게이트(34, 35)와 동일한 재료, 예를 들면, 도전성 폴리실리콘으로 구성되고, 게이트 전극(37')은, 컨트롤 게이트(37)와 동일한 재료, 예를 들면, 도전성 폴리실리콘과 실리사이드의 스택 구조로 구성된다. 절연층(36')은, IPD층(36)과 동일한 구조, 예를 들면, ONO 구조를 갖는다.
제3 실시예에서는, 플로팅 게이트(34)가 소위 걸윙 형상(gull-wing shape)을 갖고 있다. 즉, 플로팅 게이트(34)는, 로우 방향에서의 폭이 소자 분리 절연층(32)의 폭보다도 넓다. 이러한 형상은, 소자 분리 절연층(32)을 형성한 후에, 플로팅 게이트(34)의 패터닝을 행함으로써 용이하게 얻을 수 있다.
또한, 플로팅 게이트(35)는, 플로팅 게이트(34) 상에 배치된다. 플로팅 게이트(35)는, 컬럼 방향 및 로우 방향의 양방향에서의 폭이 플로팅 게이트(34)의 폭보다도 좁기 때문에, 제1 실시예와 마찬가지로, 메모리 셀 MC의 미세화와 커플링비의 증대를 도모할 수 있다.
여기에서, 제3 실시예에서는, 소자 분리 절연층(32) 상에 존재하는 플로팅 게이트(34)의 사이의 스페이스가, 서로 인접하는 2개의 메모리 셀 MC가 가장 근접 하는 영역으로 된다.
따라서, 예를 들면, 도 23에 도시한 바와 같이 소자 분리 절연층(32) 상에서의 플로팅 게이트(34)의 사이의 스페이스에, IPD층(36)을 구성하는 서로 다른 유전률의 복수의 재료 중, 가장 낮은 유전률을 갖는 재료, 즉, 소자 분리 절연층(32)을 구성하는 재료와 동일한 재료(예를 들면, 산화 실리콘)를 채운다.
결과적으로, 플로팅 게이트(34)의 사이의 스페이스에는, 1종류의 재료가 채워지게 된다.
또한, 플로팅 게이트(35)의 사이의 스페이스에는, 플로팅 게이트(34)의 사이의 1종류의 절연체의 유전률보다도 높은 유전률을 갖는 유전체를 개재하여 컨트롤 게이트(37)가 배치된다. 이 유전체는, 예를 들면, IPD층(36)이, ONO 구조인 경우에는, 질화 실리콘(SixNy)이다.
이와 같이, 제3 실시예에서도, 플로팅 게이트(34, 35)를 볼록형으로 하고, 플로팅 게이트(34, 35)가 가장 근접하는 영역에 낮은 유전률을 갖는 1종류의 절연체를 채우고, 그 밖의 영역에 높은 유전률을 갖는 유전체를 배치함으로써, 메모리 셀 MC가 미세화되어도, 셀간 간섭 효과에 의한 임계값 변동을 적게 억제하여, 커플링비를 향상시킬 수 있다.
(6) 제조 방법
본 발명의 예에 관한 불휘발성 반도체 메모리의 제조 방법을 설명한다.
이하의 제조 방법은, 볼록형 플로팅 게이트의 하부를 형성한 후에 소자 분리 절연층을 형성하는 프로세스에 관한 것으로, 전술한 제1 및 제2 실시예의 구조를 만드는데에 적합하다.
우선, 도 24에 도시한 바와 같이 열산화법에 의해, 반도체 기판(31)의 표면에 터널 산화막(33)을 형성한다. 이어서, CVD법에 의해, 터널 산화막(33) 상에 도전성 폴리실리콘막(34A)을 형성한다. 또한, CVD법에 의해, 도전성 폴리실리콘막(34A) 상에 스페이서로서의 질화 실리콘막(41)을 형성하고, 또한, 질화 실리콘막(41) 상에 산화 실리콘막(42)을 형성한다.
그리고, 포토리소그래피(PEP: photo engraving process)에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 해서 산화 실리콘막(42)을 패터닝하고, 이것을 하드마스크한다. 이 후, 레지스트 패턴을 제거한다.
다음으로, 도 25에 도시한 바와 같이, 산화 실리콘막(42)을 마스크로 해서, 예를 들면, RIE(reactive ion etching)에 의해, 질화 실리콘막(41), 도전성 폴리실리콘막(34A), 터널 산화막(33) 및 반도체 기판(31)을 순차적으로 에칭한다. 그 결과, 스트라이프 형상의 트렌치(43)가 형성된다.
다음으로, 도 26에 도시한 바와 같이 CVD법에 의해, 트렌치(43)를 완전하게 채우는 산화 실리콘막을 형성한다. 또한, CMP(chemical mechanical polishing)법에 의해, 트렌치(43)의 외부에 존재하는 산화 실리콘막(도 25의 산화 실리콘막(42)을 포함함)을 제거하고, 트렌치(43) 내에 소자 분리 절연층(32)을 형성한다.
이 후, 소자 분리 절연층(32)을 마스크로 해서, 예를 들면, 핫 인산에 의해서, 질화 실리콘막(41)을 에칭하면, 도 27에 도시한 바와 같이 소자 분리 절연 층(32)의 상부가 도전성 폴리실리콘막(34A)의 상면으로부터 상방으로 돌출된 구조가 얻어진다.
다음으로, 도 28에 도시한 바와 같이 CVD법에 의해, 도전성 폴리실리콘막(34A) 상 및 소자 분리 절연층(32) 상에 질화 실리콘막(46)을 형성한다. 질화 실리콘막(46)은, 소자 분리 절연층(32)의 상부의 사이의 스페이스(45)를 완전하게 채우는 두께로 형성된다.
이 후, CMP법에 의해, 소자 분리 절연층(32)의 상면이 노출될 때까지 질화 실리콘막(46)을 연마하여, 질화 실리콘막(46)의 상면을 평탄화한다.
또한, 포토리소그래피(PEP)에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 해서, 질화 실리콘막(46)에 도전성 폴리실리콘막(34A)에 달하는 구멍(47)을 형성한다. 이 후, 레지스트 패턴을 제거한다.
다음으로, 도 29에 도시한 바와 같이 CVD법에 의해, 질화 실리콘막(46)에 형성된 구멍(47)을 완전하게 채우는 도전성 폴리실리콘막(35A)을 형성한다. 또한, CMP법에 의해, 구멍(47)의 외부에 존재하는 도전성 폴리실리콘막(35A)을 제거한다.
이 후, 소자 분리 절연층(32) 만을 선택적으로 에칭하면, 도 30에 도시한 바와 같이 소자 분리 절연층(32)의 상면은, 질화 실리콘막(46)의 상면보다도 아래로 되는 위치까지 후퇴한다.
여기에서, 소자 분리 절연층(32)의 상면을 후퇴시키는 양을 조정함으로써, 제1 또는 제2 실시예의 구조를 얻을 수 있다.
또한, 메모리 셀의 커플링비를 최대한으로 향상시키기 위해서는, 소자 분리 절연층(32)의 상면은, 도전성 폴리실리콘막(34A)의 상면보다도 아래로 되는 위치까지 후퇴시키는 것이 바람직하다.
이어서, 예를 들면, 핫 인산에 의해, 질화 실리콘막(46)을 제거한다.
다음으로, 도 31에 도시한 바와 같이 CVD법에 의해, 도전성 폴리실리콘막(34A, 35A)을 피복하는 IPD층(36)을 형성한다. IPD층(36)은, 예를 들면, ONO 구조로 한다. 또한, CVD법에 의해, IPD층(36) 상에, 도전성 폴리실리콘막(37A)을 형성한다.
이 후, 포토리소그래피(PEP)에 의해 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 해서, 도전성 폴리실리콘막(37A), IPD층(36), 도전성 폴리실리콘막(34A) 및 터널 산화막(33)을 순차 에칭한다.
레지스트 패턴은, 스트라이프 형상으로 형성되고, 도 25의 트렌치(43)의 스트라이프와는 교차하도록 형성된다.
그 결과, 도 32에 도시한 바와 같이 반도체 기판(31) 상에, 터널 산화막(33)을 개재하여, 플로팅 게이트(34, 35), IPD층(36) 및 컨트롤 게이트(37)가 스택된 구조가 완성된다.
여기에서, 플로팅 게이트(35)는, 기둥 형상으로 되어 있기 때문에, 그 상면및 전부의 측면은, 컨트롤 게이트(37)에 의해 피복된다.
이 후, 컨트롤 게이트(37)를 마스크로 해서, 이온 주입법에 의해, 반도체 기판(11) 내에 불순물을 자기 정합적으로 주입하고, 또한, 불순물을 활성화시키기 위한 어닐링을 행하면, 소스/드레인 확산층(38)이 형성된다.
이상의 프로세스에 의해, 본 발명의 예에 관한 메모리 셀의 구조가 완성된다.
이 후에는, 도 33에 도시한 바와 같이 CVD법에 의해, 컨트롤 게이트(37)를 피복하고, 컨트롤 게이트(37)의 사이의 스페이스를 채우는 층간 절연막(예를 들면, SiO2)(48)을 형성한다.
또한, 층간 절연막(48)의 상면을 CMP법에 의해 평탄화한 후, NAND 스트링의 일단으로 되는 영역에 컨택트홀을 형성한다. CVD법에 의해 도전성 폴리실리콘막을 형성하고, 또한, 포토리소그래피(PEP)에 의해 형성된 포토레지스트를 마스크로 해서, RIE법에 의해, 도전성 폴리실리콘막을 패터닝하여, 비트선(49)을 형성한다.
또한, 이상의 제조 방법은, 제1 및 제2 실시예의 구조를 대상으로 하고 있지만, 볼록형 플로팅 게이트의 하부의 형성과 소자 분리 절연층의 형성의 순서를 교체하면, 제3 실시예의 구조에도 적용이 가능하다.
(7) 기타
제1 실시예에 관하여, IPD층은, 플로팅 게이트에 접촉하는 부분에 얇은 고유전률의 유전체가 배치되어 있어도, 플로팅 게이트 사이의 대부분이 저유전률의 유전체로 채워져 있으면, 본 발명의 효과가 얻어진다.
예를 들면, IPD층으로서는, NONON, NOAON(A는, Al2O3)이어도 되는데, 이 경우, 플로팅 게이트 사이의 대부분은, O(oxide)에 의해 채워지고, 플로팅 게이트 사이에서는, N(nitride)은, IPD층과 플로팅 게이트의 계면에만 존재하는 형태로 하는 것이 바람직하다.
전술한 실시예는, NAND형 플래시 메모리에 대하여 설명했지만, 본 발명의 예는, 플로팅 게이트와 컨트롤 게이트를 갖는 스택 구조의 메모리 셀을 구비한 불휘발성 반도체 메모리 전반에 적용할 수 있다.
3. 결론
본 발명의 예에 따르면, 신규한 디바이스 구조에 의해, 셀간 간섭 효과에 의한 임계값 변동 없이, 커플링비를 향상할 수 있다.
당업자들이라면 부가적인 장점 및 변경들을 용이하게 이룰 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표적인 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구범위 및 그 등가물에 의해 정의된 바와 같은 본 발명의 사상과 범주를 벗어나지 않고서 다양한 변경이 가능하다.
본 발명에 따르면, 셀간 간섭 효과에 의한 임계값 변동 없이, 커플링비를 향상시킬 수 있는 반도체 메모리가 제공된다.

Claims (20)

  1. 플로팅 게이트와 컨트롤 게이트를 보유한 스택 게이트 구조를 갖고, 상기 컨트롤 게이트가 연장되는 방향으로 인접한 제1 및 제2 메모리 셀을 포함하는 불휘발성 반도체 메모리로서,
    상기 제1 및 제2 메모리 셀의 플로팅 게이트는, 각각, 제1 부분과, 상기 제1 부분 상에 배치되고, 상기 컨트롤 게이트가 연장되는 방향에서의 폭이 상기 제1 부분의 폭보다도 좁은 제2 부분으로 구성되고,
    상기 제1 부분은, 스트라이프 형상의 소자 분리 절연층의 사이에 배치되고, 상기 소자 분리 절연층의 상면은, 상기 제1 부분의 상면과 같거나 그보다도 낮은 위치에 존재하고,
    상기 제1 및 제2 메모리 셀의 제1 부분의 사이의 제1 스페이스에는, 1종류의 절연체가 채워지고, 상기 제1 및 제2 메모리 셀의 제2 부분의 사이의 제2 스페이스에는, 상기 절연체의 유전률보다도 높은 유전률을 갖는 유전체를 개재하여 상기 컨트롤 게이트가 배치되는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 제2 부분과 상기 컨트롤 게이트의 사이에는, 상기 유전체를 포함하는 서로 다른 유전률의 복수의 절연체가 배치되는 불휘발성 반도체 메모리.
  3. 제2항에 있어서,
    상기 소자 분리 절연층의 상면이 상기 제1 부분의 상면보다도 낮은 위치에 존재하는 경우, 상기 제1 스페이스에는, 상기 복수의 절연체 중 가장 낮은 유전률을 갖는 절연체가 채워지는 불휘발성 반도체 메모리.
  4. 제3항에 있어서,
    상기 소자 분리 절연층과 상기 가장 낮은 유전률을 갖는 절연체는, 동일한 재료로 구성되는 불휘발성 반도체 메모리.
  5. 제2항에 있어서,
    상기 복수의 절연체 중의 하나는, 질화 실리콘(nitride)이고, 다른 하나는, 산화 실리콘(oxide)인 불휘발성 반도체 메모리.
  6. 제2항에 있어서,
    상기 소자 분리 절연층의 상면이 상기 제1 부분의 상면과 동일한 위치에 존재하는 경우, 상기 제1 스페이스에는, 상기 소자 분리 절연층만이 채워지는 불휘발성 반도체 메모리.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 부분은, 상기 소자 분리 절연층의 상면에도 배치되고, 상기 컨트롤 게이트가 연장되는 방향에서의 폭이 상기 소자 분리 절연층의 폭보다도 넓은 불휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 제2 부분의 모든 방향에서의 폭은, 상기 제1 부분의 모든 방향에서의 폭보다도 좁은 불휘발성 반도체 메모리.
  10. 제1항에 있어서,
    상기 제1 및 제2 메모리 셀은, 각각, NAND 스트링의 일부를 구성하는 불휘발성 반도체 메모리.
  11. 플로팅 게이트와 컨트롤 게이트를 보유한 스택 게이트 구조를 갖고, 상기 컨트롤 게이트가 연장되는 방향으로 인접한 제1 및 제2 메모리 셀;
    제1 메모리 셀을 갖는 제1 NAND셀 유닛; 및
    제2 메모리 셀을 갖는 제2 NAND셀 유닛을 포함하는 NAND형 플래시 메모리로서,
    상기 제1 및 제2 메모리 셀의 플로팅 게이트는, 각각, 제1 부분과, 상기 제1 부분 상에 배치되고, 상기 컨트롤 게이트가 연장되는 방향에서의 폭이 상기 제1 부분의 폭보다도 좁은 제2 부분으로 구성되고,
    상기 제1 부분은, 스트라이프 형상의 소자 분리 절연층의 사이에 배치되고, 상기 소자 분리 절연층의 상면은, 상기 제1 부분의 상면과 동일하거나 그보다도 낮은 위치에 존재하고,
    상기 제1 및 제2 메모리 셀의 제1 부분의 사이의 제1 스페이스에는, 1종류의 절연체가 채워지고, 상기 제1 및 제2 메모리 셀의 제2 부분의 사이의 제2 스페이스 에는, 상기 절연체의 유전률보다도 높은 유전률을 갖는 유전체를 개재하여 상기 컨트롤 게이트가 배치되는 NAND형 플래시 메모리.
  12. 제11항에 있어서,
    상기 제2 부분과 상기 컨트롤 게이트의 사이에는, 상기 유전체를 포함하는 서로 다른 유전률의 복수의 절연체가 배치되는 NAND형 플래시 메모리.
  13. 제12항에 있어서,
    상기 소자 분리 절연층의 상면이 상기 제1 부분의 상면보다도 낮은 위치에 존재하는 경우, 상기 제1 스페이스에는, 상기 복수의 절연체 중 가장 낮은 유전률을 갖는 절연체가 채워지는 NAND형 플래시 메모리.
  14. 제13항에 있어서,
    상기 소자 분리 절연층과 상기 가장 낮은 유전률을 갖는 절연체는, 동일한 재료로 구성되는 NAND형 플래시 메모리.
  15. 제12항에 있어서,
    상기 복수의 절연체 중의 하나는, 질화 실리콘이고, 다른 하나는, 산화 실리콘인 NAND형 플래시 메모리.
  16. 제12항에 있어서,
    상기 소자 분리 절연층의 상면이 상기 제1 부분의 상면과 동일한 위치에 존재하는 경우, 상기 제1 스페이스에는, 상기 소자 분리 절연층만이 채워지는 NAND형 플래시 메모리.
  17. 삭제
  18. 제11항에 있어서,
    상기 제1 부분은, 상기 소자 분리 절연층의 상면에도 배치되고, 상기 컨트롤 게이트가 연장되는 방향에서의 폭이 상기 소자 분리 절연층의 폭보다도 넓은 NAND형 플래시 메모리.
  19. 제11항에 있어서,
    상기 제2 부분의 모든 방향에서의 폭은, 상기 제1 부분의 모든 방향에서의 폭보다도 좁은 NAND형 플래시 메모리.
  20. 제11항에 있어서,
    상기 제1 및 제2 메모리 셀은, 각각, NAND 스트링의 일부를 구성하는 NAND형 플래시 메모리.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4762041B2 (ja) * 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
JP4829015B2 (ja) 2006-06-20 2011-11-30 株式会社東芝 不揮発性半導体記憶装置
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
TW200908230A (en) * 2007-08-13 2009-02-16 Nanya Technology Corp Non-volatile memory and manufacturing method thereof
US20090100659A1 (en) * 2007-09-26 2009-04-23 Radovan Soumar Trailer wheel locking pin retractor
JP2009135373A (ja) * 2007-12-03 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
JP5361328B2 (ja) * 2008-10-27 2013-12-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
WO2010086067A1 (en) * 2009-01-29 2010-08-05 International Business Machines Corporation Memory transistor with a non-planar floating gate and manufacturing method thereof
JP5570953B2 (ja) * 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
TWI506768B (zh) * 2010-12-22 2015-11-01 Powerchip Technology Corp 非揮發性記憶體及其製造方法
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
JP2013197191A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US8921923B2 (en) 2013-03-18 2014-12-30 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
US9183940B2 (en) 2013-05-21 2015-11-10 Aplus Flash Technology, Inc. Low disturbance, power-consumption, and latency in NAND read and program-verify operations
WO2014210424A2 (en) 2013-06-27 2014-12-31 Aplus Flash Technology, Inc. Novel nand array architecture for multiple simultaneous program and read
WO2015013689A2 (en) 2013-07-25 2015-01-29 Aplus Flash Technology, Inc. Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations
US9293205B2 (en) 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
WO2015100434A2 (en) 2013-12-25 2015-07-02 Aplus Flash Technology, Inc A HYBRID NAND WITH ALL-BL m-PAGE OPERATION SCHEME
JP2016009839A (ja) * 2014-06-26 2016-01-18 株式会社東芝 半導体装置の製造方法
US9287280B2 (en) * 2014-07-09 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve memory cell erasure
WO2016014731A1 (en) 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
TWI555179B (zh) 2015-02-02 2016-10-21 力晶科技股份有限公司 隔離結構及具有其之非揮發性記憶體的製造方法
US9558814B2 (en) 2015-04-10 2017-01-31 HGST Netherlands, B.V. Hybrid analog and digital memory device
CN106298678A (zh) * 2016-08-22 2017-01-04 上海华力微电子有限公司 一种控制栅耦合系数的提升方法
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037521A (ko) * 2000-11-14 2002-05-22 윤종용 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
KR20030027378A (ko) * 2001-09-28 2003-04-07 삼성전자주식회사 반도체 메모리 장치의 제조방법
JP2004186252A (ja) 2002-11-29 2004-07-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2004281662A (ja) 2003-03-14 2004-10-07 Toshiba Corp 半導体記憶装置及びその製造方法
KR20060079267A (ko) * 2004-12-30 2006-07-06 매그나칩 반도체 유한회사 비휘발성 메모리 장치의 제조방법
KR100672132B1 (ko) 2005-09-13 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853029B2 (en) * 2001-05-28 2005-02-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with multi-layer gate structure
JP2003023115A (ja) * 2001-07-06 2003-01-24 Mitsubishi Electric Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
JP2004022819A (ja) 2002-06-17 2004-01-22 Toshiba Corp 半導体装置及びその製造方法
US6908817B2 (en) * 2002-10-09 2005-06-21 Sandisk Corporation Flash memory array with increased coupling between floating and control gates
JP2004214510A (ja) * 2003-01-07 2004-07-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US7105406B2 (en) * 2003-06-20 2006-09-12 Sandisk Corporation Self aligned non-volatile memory cell and process for fabrication
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
JP2005277035A (ja) * 2004-03-24 2005-10-06 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP4761747B2 (ja) * 2004-09-22 2011-08-31 株式会社東芝 半導体装置
US7279385B2 (en) * 2004-12-20 2007-10-09 Macronix International Co., Ltd. Flash memory device and manufacturing method thereof
JP2006344746A (ja) * 2005-06-08 2006-12-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US7687860B2 (en) * 2005-06-24 2010-03-30 Samsung Electronics Co., Ltd. Semiconductor device including impurity regions having different cross-sectional shapes
US20070023815A1 (en) * 2005-07-27 2007-02-01 Dong-Yean Oh Non-volatile memory device and associated method of manufacture
KR100781563B1 (ko) * 2005-08-31 2007-12-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법.
KR100684888B1 (ko) * 2005-11-11 2007-02-20 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조방법
US7436703B2 (en) * 2005-12-27 2008-10-14 Sandisk Corporation Active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
JP4762041B2 (ja) * 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
US20080074920A1 (en) * 2006-09-21 2008-03-27 Henry Chien Nonvolatile Memory with Reduced Coupling Between Floating Gates
JP2008118007A (ja) 2006-11-07 2008-05-22 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US7867843B2 (en) * 2006-12-22 2011-01-11 Intel Corporation Gate structures for flash memory and methods of making same
JP2012033766A (ja) 2010-07-30 2012-02-16 Toshiba Corp 半導体記憶装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037521A (ko) * 2000-11-14 2002-05-22 윤종용 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
KR20030027378A (ko) * 2001-09-28 2003-04-07 삼성전자주식회사 반도체 메모리 장치의 제조방법
JP2004186252A (ja) 2002-11-29 2004-07-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2004281662A (ja) 2003-03-14 2004-10-07 Toshiba Corp 半導体記憶装置及びその製造方法
KR20060079267A (ko) * 2004-12-30 2006-07-06 매그나칩 반도체 유한회사 비휘발성 메모리 장치의 제조방법
KR100672132B1 (ko) 2005-09-13 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 제조방법

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