JPS60149159A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高集・積化した半導体装置およびその製造方法
に関する。具体的には半導体基板の内部又はその上に形
成さ扛た少くとも２つの半導体回路素子を有し、かつ、
各々の電極の１つが、互いに多Ｍ構造となるごとく構成
されている半導体装置およびその製造方法に関する。さ
らに具体的には電界効果により形成される反転層を利用
するコンデンサーよりなる電荷記憶素子とこのコンデン
サーへの電荷の出入を制御する電界効果１−ランジスタ
（ＦＥＴ）とからなるメモリ素子を有する半導体メモリ
およびその製造方法に関する。

電界効果素子を基板構成素子とした半導体集積回路は、
例えば多結晶シリコンをゲート電極として用いた自己整
合形のＦＥＴｊ７Ｊ作技術の出現によって、集積規模お
よび回路性能の面で急速な発展を遂げてきた。また近年
、第１のグー１〜電極上に第２のゲート電極を多層に構
成した２層ゲート電極を有する集積ｉ路技術が開発さハ
るに至って、その発展の度合はさらに倍加され、例えば
ｌシリコン半導体片上に１６にビットのランダムアクセ
スメモリ（以下ＢＡＭと略記する）を集積できるまでに
なっている。

このようなメモリの構造の例は例えば文獄”Ｔｈｅ　ｌ
−１ｉ−Ｃ：　ＲＡＭ　Ｃｅ１ｌ　Ｃｏｎｃｅｐｔ”　
ｂｙＡ、Ｆ、Ｔａ５ｃｈ、Ｊｒ、、Ｐ、に、Ｃｔ＋ａｔ
ｔｅｒｊｅｅ、ｌ−１ｓ　ｒＦｕ、ａｎｄ　Ｔ、Ｃ，Ｈ
ａｌｌｏｗａｙ、ｐｕｂｌｉｓｈｅｄ　、１ｎＴｅｃｈ
ｎｉｃａｌ　Ｄｉｇｅｓｔ　ｏｆ　Ｉ　ｎｔｅｒｎａｔ
ｉｏｎａｌＥｌｅｃしｒｏｎ　Ｄｅｖｉｃｅｓ　ｍｅｅ
ｔｉｎｇ　ｉｎ　１９７７、ｐｐ、２８７−２９０に記
載されている。多層に構成されたグー１−電極を有する
メモリでは第１．第２ゲート電（層間と各グー１〜電極
上に眉間絶縁用の絶縁層がある。

さらに、各ゲート電極上の絶縁層には、開口をそれぞｈ
設け、この開口内に各ゲート電極に接続するように配線
導体を設ける。

従来技術によると、これらの開口をエツチングにより同
時に設ける。そこでは各開口ごとに、エツチングして除
去すべき絶縁層の厚さが異なるために、形成される開口
の大きさが、開１コにより異なる。さらにこの開口の大
きさを所定の大きさになるように制御することは困難で
ある。従って、従来技術によれば製造が困難である。ま
た、このような問題をさけようとすオＬば集積度が低下
する。

以上の問題は、単に、多層グー１−構造のＦＥＴ素子を
有する半導体装置のみでなく、一般に、複数の半導体回
路素子を半導体基板内又は上に有し、かつ、そＪＬぞｈ
の電極の少くとも一部が多層に形成されている半導体装
置およびその製造方法についても同様に問題となる。

以下具体的に図面を用いて従来技術の問題点を指摘する
。

第１図は従来技術番；よる半導体メモリの断面図である
。基板ｌに複数のフィールド分離領域２が形成され、２
つのフィールド分離領域２ではさまＪした領域に形成さ
れた（１）第１のゲート絶縁層４ａ、第１のゲート電極
６ａからなるコンデンサーと（２）第２のゲート絶縁層
５ａ、第２のグー１−電極７ａ、ドレインとなる不純物
拡散層３ａからなる電界効果型スイッチング素子および
（３）同一基板上の他のフィールド分離領域２の間には
さまＪした他の領域内に設けられた、第３のグー１〜絶
縁層４ｂ、第３のゲート電極６ｂ、ソースとなる不純物
拡散領域３ｂｙ−３ｃおよびこ九にコンタクト部１２で
接続された引出し電極７ｂ、ドレインとなる不純物拡散
領域３ｄ、からなるＦＥＴが形成されている。８ａ、８
ｂはそれぞれ第１．第３のグー１−電極６ａ、６ｂＪ：
に設けられたグーｌ−電極上絶縁層であり、８ａはとく
に第１．第２のグー１〜電極６ａ、７ａ間を絶縁する。

１０　ａ、１０　ｂ。

１０ｃは配線導体であり、それぞれコンタクト部１１ａ
、、ｌｌｂ、Ｉｌｃにおいてそれぞ汎第２゜第１．第３
のゲート電極７ａ、６ａ、およびドレインとなる不純物
拡散領域３ｄと接続さ１＋、でいる。

絶縁層９ａ、９ｂ、９ｃ、９ｄは上記配線導体１０ａ、
１０ｂ、ｌｏｃとゲート電極６ａ、６ｂ。

７ａ、ＦＥＴのソース、ドレインの３ａ、３ｂ。

３ｃ、３ｄ、引出し電極７ｂとを］、　１．　ａ、　１
１．　ｂ。

１１ｃの絶縁するためのものである。上述の第１のゲー
ト絶縁層４ａと第１ゲー１〜電極６ａとで形成されたコ
ンデンサーは第１のゲート絶縁層４ａ直下の半導体表面
に電界効果に基づく反転層を形成し、そこに電荷を蓄積
する。電界効果型スイッチング素子は、第２のゲート電
極７ａに印加される電圧の制御のもとに、ドレイン３ａ
と上記の反転層との間の電荷の出入を制御する。こうし
て、コンデンサとスイッチング素子からなるメモリセル
が構成さＪしる。

第３のグーｌ−電極６ｂを有するＦＥＴは上述のメモリ
セルと同一の基板上に形成され、上述のメモリセルを動
作させるための周辺回路内の１つのＦ　Ｅ　Ｔを例示し
たものである。このような半導体メモリにおいては、配
線導体１０ａ、’１０ｂと第２、第１のゲート電極７ａ
、６ａとの接続のために、絶縁層９ａ、９ｂ、９ｃおよ
び絶縁層８ａにはコンタク１一部１１ａ、ｌｌｂにおい
てそれぞれコンタク１へ用の開１コが設けられる。こ、
ｈからの開口の形成は、第１層ゲー１−電極６ａ、第１
の絶縁層８ａ、第２のグー１〜電極７ａを順次、層状に
形成し、その上にさらに絶縁層９ａ、９ｂ、９ｃを含む
絶縁層を形成した後、コンタクト部１１ａにおいて、絶
縁層９ａ、９ｂを含む絶縁層、１層を、コンタク１〜部
１１ｂにおいて゛は絶縁層９ｂ、９ｃを含む絶縁層ＩＭ
と絶縁層８ａを含む絶縁層１層、金言Ｉ２層の絶縁層に
、フォトエツチングにより所定の開口を形成する。しか
しこのような従来技術ではコンタクト部１１ａ、ｌｌｂ
の所で、エツチングすべき絶縁層の厚さが異なるため、
エツチングによる開口１はコンタク１〜部１１ｅ、ｌｌ
ｂの所は異なる大きさになる。すなわち、コンタク１〜
部１１ｂの所で所定の大きさの開口を形成しようとして
エツチングすれば、コンタクト部１１ａの所では必要以
上に大きな開口が形成されてしまう。

従って、コンタク１〜部１１ａの所には必要以上に大き
な面積を割当てねばならず、このため、メモリの集積度
が低下するにのような従来技術の問題を解決するために
、第２図に示ず半導体装置技術が開発されたこの装置技
術は本願と同一の出願人により日本に１９７６年７月２
０に出願され、１９７８年１月　日に出願公開され、特
許出願番号５１−７７８２７．特許出願公開番号５３−
４４８４を有する特許出願に係るものである。

第２図の構成は第１図の構成とはコンタク１へ外部１１
ａ、ｌｌｂにおいて異なる。すなわち、ゲート電極６ａ
、６ｂを形成した後、その上に＋１＠縁層８ａ、８ｂを
含む第１の絶縁層を形成し、こぼしをフォトエツチング
により加工し、図示された部分８ａ、８ｂおよびコンタ
ク１一部１１ｂに位置する部分を残し、他は除去する。

次いで、第２のゲ−１−絶縁層５ａを形成する。しかる
後、コンタ９１〜部１１ｂにある第１の絶縁層を除去し
たうえで、全面に第２のゲート電極７ａを形成するため
の導電層を形成し、図示のごとく、第２ゲート電伍７ａ
、引出し電極７ｂのみ残存するごとく、フォトエツチン
グによりその導電層を加工する。

このように形成された構造物上に絶縁Ｍｌ　９　ａ　。

９ｂ、９ｃ、９ｄを形成するための絶縁層を形成し、次
に、フォトエツチングによりコンタクト部１１　ａ、　
１　ｌ　ｂ、　１１　ｃの部分を除去する。このよう′
な先行実験室技術によればコンタクト部１１ａ、ｌ’ｌ
ｂの所で、開口形成のために除去すべき絶縁層の厚さは
等しい。従って、第１図で示した従来技術による問題は
ない。さらに、第１の絶縁層にコンタクト部１１．　ｂ
において開口を設けることは、コンタクト部１２におい
て、基板上に存在する絶縁膜を除去する工程において同
時に行うことができ、必要なマスク数も必要な工程数を
も増大しない。

しかしながら、一般には、第１．第２のグー１〜電極は
同一の導電材、例えばポリシリコンが用いられる。従っ
て、第２のゲート電極７ａの形成時において、コンタク
ト部１１ｂで第１のゲート電極６ａ上に、この電極と同
一の材料の導電層が積層さオし、この積層さ九た２層を
エツチングする時元の１層行さになるようにエツチング
を制御しなければならない。一般にこのようなエツチン
グ深さを正確にｊｌｉ！制御することはきわめて困難で
ある。

このため、第１ゲート電極６ａが、第２ゲー１へ電４１
７３７　ａの形成時に、不必要にエツチングされてしま
う。従って、このために、コンタク１一部１１ｂでの配
線導体１０　ｂと第１の電極６ａとの接触不良となり、
製作歩留りの低下あるいは半導体装置の性能劣化の起因
となる。

以上のごとく、従来技術および先行実験室技術はいずれ
も、集積度の低下あるいは、製作歩留りの低下あるいは
半導体装置の性能の劣化といった問題を有する。

従って、本発明の目的は高集積化し、かつ製造の容易な
半導体装置およびその製造方法を提供することである。

さらに、本発明の目的は、半導体基板内部又は上部に形
成さ］した少くとも２つの半導体回路素子を有し、各回
路素子の電極の少くとも一部が互いに多層になるとと＜
　４１８成された、半導体装置で、高集積化し、かつ製
造の容易な半導体装置およびその製造方法を提供するこ
とである。さらに本発明の目的は高集積化し、かつ製造
の容易な半導体メモリ装置およびその製造方法を提供す
ることである。

このような目的を達成するために、本発明では下層に位
置する第１の電極上に第１の眉間絶縁層を形成した後、
配線導体と、上記第１の電極とを接続すべき所定の位置
において、第１の層間絶縁層に所定の開口を設番づ、こ
の開口内に補助用配線導電層を埋込む。

第２の電極の少くとも一部が」二記の第１の層間絶縁層
の上記開口以外の一部上に位置するように、第２の電極
を設【プ、このうえに第２の層間絶縁層を設ける。第３
の眉間絶縁層を上記の補助用配線導電層上に設ける。こ
Ｊしら第２．第３の層間絶縁層に所定の開口を設け、こ
の１７Ｆ７０内にそＪＬぞ汎用１、第２の配線導体を埋
込み、第１の配線導体を上記の第２の電極と接続せしめ
、第２の配線導体を」二記の補助用配線導電層を介して
、第１の電極に接続せしめる。

以下本発明を実施例に県づいて説明する。以下の実施例
では本発明の製造工程を、半導体基板として、Ｐ型シリ
コン基板を用い、拡散又は注入ドーパント不純物として
はＮ型不純物を用い、ＮチャンネルＦＥＴ技法に従って
行なう。勿論本発明はＮ型半導体基板およびＰ型拡故若
しくは注入ドーパント不純物を用いても行なわれうろこ
とは明らかである。従って、一般的には、第１の導電型
。

第２の導電型という表現でもって、いずれの場合も表現
する。

第３図（Ａ）には、本発明の製造工程途−Ｆの最初の構
造体が示されている。この構造体の製法は次の通りであ
る。

（１）　Ｐ型硼素を使用したＰ型シリコン基板ｌを用府
：する。

（２）このＰ型シリコン基Ｍｌ上に複数の酸化物フィー
ルド分離領域２を形成する。このために、公知のＬ　Ｏ
Ｇ　ＯＳ　（Ｌ　ｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ
Ｓ　１ｌｉｃｏｎ）技術を用いる。すなわち、Ｐ型シリ
コン基板１の表面上に、窒化シリコンＳｉ３Ｎ４を化学
的に蒸着した後、フ第１・エツチング技術により、フィ
ールド酸化物を形成すべき領域の窒化シリコンを除去し
、しかる後、湿った酸素雰囲気中で約１０００℃で熱酸
化する。このようにしてフィールド酸化物２を形成した
後は、残留窒化シリコンを除去する。

（３）次に、第１．第３のゲート絶縁Ｍ４ａ。

４ｂを含む第１のゲート絶縁層をシリコン基板１の全面
に形成する。この絶縁層はシリコン基板１上に成長又は
付着させることにより形成される。

この絶縁層は約２００〜１０００人の厚さであり、例え
ば二酸化シリコンＳｌ○２により構成できる。

この二酸化シリコンは、シリコン基板１を乾燥した酸素
雰囲気中でシリコン基板表面を１０００℃で熱酸化する
ことにより形成さＪしる。

（４）第１．第３のゲーｈ電極６ａ、６ｂ形成用の第１
の導電層を第１のゲート絶縁層−ヒに全面に形成する。

この第１の導電層は約１５００〜５０００人の厚さであ
り、例えばポリシリコン層により構成さオシる。まずポ
リシリコン層を化学的蒸着により形成後、さらに通常の
技法によりヒ素。

リン、アンチモンのごときＮ型不純物をドープする（リ
ンが望ましい）。さらに塩化ホスホリルＣＰＯＣＱ　３
）層をドープする技術を使用して、ポリシリコン層にリ
ンを拡散（・；、より注入し７、Ｎ型にするため約８７
０℃で加；腺する。その後、表面に付帯的に形成さ４し
て残留するリンガラス層を緩衝された弗化水素酸液中で
エツチングにより除去する。

（５）第１．第３のＭｒｌｌＩ絶縁層８　ａ、８　ｂ形
成用の第１の絶縁層を上記第１の導電層上に形成する。

この第２の絶縁層としては、リンガラス（Ｐ　ｈｏｓｐ
ｌ＋ｏ　Ｓ　ｉｌ、１ｃａＬｅ　ｇｉａｓｓ）膜、二酸
化シリコン膜、窒化シリコン（Ｓｉａ　Ｎ　４）　Ｉ瑛
、又はアルミナ（ＡＱｚＯｓ）膜でよい。例えば、リン
ガラス膜は窒素、酸素、フォスフイン（１”Ｈ３）およ
びモノシラン（Ｓｌｌ−１４）の混合ガス雰囲気中で化
学的蒸着により厚さ約５００〜５０００人に形成される
。

二酸化シリコン膜は第Ｊの導電層を工程（４）に従い多
結晶ポリシリコンで形成したうえで、この多結晶ポリシ
リコンを熱酸化することにより厚さ５００〜５００ＯＡ
に形成される。この熱酸化１１、ｙの方法は工程（３）
と同じである。

（６）第１．第３のゲート絶縣ＪＧ４　ａ　、　４　ｂ
、第１、第３のグー１〜電ｔｆｉ６ａ、６ｂ、第１．第
３の眉間組ａ層８ａ、８ｂ、をそオシぞれ残こして、第
１の絶縁層、第１の導電層、第２の絶縁層を除去する。

すなわち、工程（５）で形成された４１′Ｉｊ造体表面
にフォＩ〜レジス１へを全面的に塗布し、所定のマスク
を介して露光し、その後、緩衝さｊｚた弗化水素酸中で
、第１．第３の層間絶Ｂ層８ａ、８ｂ以外の第２の層間
絶縁層をエツチングして除去する。

次のこの工程終了後の構造体を弗酸、硝酸混液中又は、
フレオン（ＣＦ４）ガス雰囲気のプラズマ中でエツチン
グする。この時上記絶縁層８ａ。

８ｂがマスクどして作用し、第１の導電層のうち第１．
第３のゲート電極６ａ、６ｂが残存し、他の部分は除去
される。この工程の終了後の構造体を緩衝された弗化水
素酸中でエツチングする。このとき、絶縁層部分８ａ、
８１＋がマスクとして任用し、第１．第３のゲート電俺
［の絶縁層部分４ａ、４ｂはエツチングされずに残留す
る。その他の部分は除去される。

（７）次に第１．第３のゲート電（ｌｉ下の絶縁層部分
４ａ、４ｂで被覆された半導体表面以外の表面上に第２
のゲート絶縁層５ａ、５ｂ、５（を形成する。

この絶縁層は第１層ゲート絶縁層と同様の技４１１１に
より半導体基板を熱酸化して得ら汎る厚さ約２００〜１
０００人の二酸化シリコンにより形成さオしる。このと
き、第１．第３のゲート電極６ａ。

６ｂの側面にも、これらゲーＩ・電極の酸化により形成
された二酸化シリコンが刺着される。このようにして形
成さＪしたのが第３図Ａに示す構成体である。第３図Ｂ
はこの第３図への４ｄ造体に次の工程からなる処理を施
したものである。

（８）第１．第３のゲート電極上の絶縁層部分８ａ、８
ｂのうちの、第１のゲート電極６ａへのコンタク１一部
１１ｂに位置する部分および第２のグー１〜絶縁層の部
分５ｂのうちのソース電極引出し部１２に位置する部分
を除去する。

これらの２個所の除去は別々の」工程により行うことも
出来るが、一工程でも可能である。すなわちフォトレジ
ストを第３図（Ａ）の構造体表面に塗布し、フォトエツ
チング技術に従いコンタクＩ・部１’ｌｂ、第３のＦＥ
Ｔのソース（又はドレイン）電極引出し部１２の絶縁層
部分をエツチングし、除去する。コンタクト部１１ｂに
はコンタク１〜用の第１の開Ｌ１が貫通される。このと
きのエツチング液としては緩衝された弗化水素酸液を用
いる。

（９）第２の導電層を工程（８）により形成された構造
体の全表面に形成する。この第２の導電層は第１の導電
層と同様に形成することができ、たとえばポリシリコン
で形成できる。この結果、第１の開口内に第２の導電層
が埋込まれ、第１の重臣と接続される。

（ｌＯ）第２の導電層のうち、第２のゲート電極７ａの
部分、周辺のＦＥＴのソース（又はＩ−レインの引出し
電極７ｂの部分、コンタク１へ部１１ｂの第１の開口に
埋込まれた部分７Ｃ以外の部分を）７Ｐ　＋−エツチン
グ技術により除去する。このさいのエツチング液として
は」工程（６）における第１のゲート電ｔが６ａのエツ
チング゛とｌｒＵ謙の液が使用される。７ｃの部分はそ
の一部が第１のデー１〜電極絶縁層８ａｌに、残部は開
＋１１１内に埋込ま」し、第１の電極６ａに接続さ扛る
。

以上のごとくして第３図Ｂの構造体がえら扛る。

この第１の開口にＪｌ込まＪした部分７Ｃを形成するこ
とが本発明の特徴である。この部分７　ｃ　ｌ；Ｌ第１
のグー１−電極６ａへの配線導ｔ、１りを接続するため
の配線補助用の導電層である。

以上のプロセスから明らかなとおり、この配線補助用の
導電層７ｃは第２のゲート電極７ａと同一の材料、例え
ばポリシリコンでかつ同時に形成することができる。勿
論、第２のゲート電極７ａと別の工程、別の材料にても
形成しうるが、同時に、同一の材料で形成する方が、使
用するホトマスクも増加せず、かつ、工程数も増大しな
い。さらに、配線補助用の導電層７ｃは第１の電＠６ａ
と同一の月料で形成さＪＬるために、両者は完全に接続
しうる。

この第３図Ｂの構造体は以下に述べる処理をうけて、第
３図Ｃの構造体に変換される。

（１１）第２のゲート電極７ａの近傍、第３のゲート電
極６ｂの近傍の半導体基板表面下にソース又はドレイン
となるべき不純物拡散層３ａ、３ｂ。

３ｃ、３ｄを形成する。

このために、まず、第３図Ｂの構造体を緩衝された弗化
水素酸中に入れ、表面に露出した第２のグー１〜絶縁層
５ａ、５ｂ、５ｃをエツチングし、除去する。しかる後
に露出したシリコン表面からリンのごときＮ型不純物を
熱拡散技術により拡散し、不純物拡散層３ａ、３ｃ、３
ｄを形成する。

このときソース（又はドレイン）電極引出し部７ｂの下
のシリコン基板ｌには、このソース（又はドレイン）電
極引出し部７ｂ内のＮ型不純物が熱波１枚していく。従
って、このソース（又はドレイン）電極引出し部７ｂの
下方にも不純物拡散領域３　ｂが形成されることになり
、周辺のＦ　Ｅ　’ｒの第３のグー１〜電極６ｂの周辺
の拡散層３ｃど一体となり連続した不純物拡散領域３ｂ
、３ｃを形成する。この不純物拡散領域３ｂ＋３ｃは第
３のＦＥＴのソース（又はドレイン）として作用し、不
純物拡散層３ｄはドレイン（又はソース）として作用す
る。

さらに、この熱拡散過程において、メモリレル部の酸化
物フィールド分＋’ｉｉ領域２と第２のグー１−電極７
ａの間のシリコン基板１の表面伺近に形成された不純物
拡散層３ａは電界効果型スイッチング素子のソース（又
はドレイン）として作用する。

なお、以上の工程において、拡散！’３　ａ　＋　３　
ｂ　＋３ｃ、３ｄを形成するのに熱拡散技術を用いたが
、イオンインプランテーション技術を用いることも可能
である。すなわち、第３図Ｂの購造体表面にリンなどの
Ｎ彫工細物をイオン打込みする。この結果、第１．第２
．第３のグー１−電極６ａ、７ａ。

６ｂソース（又はドレイン）引出し電［ｉ７ｂおよびフ
ィールド分離領域２で被覆されていない半導体基板ｌの
表面に不純物が打込まれる。第２のグー１〜絶縁層５ａ
、５ｂ、５ｃが被覆されている半導体表面部にもこれら
の絶縁層を貫通してＮ型不純物が打込ま扛る。その後、
アニール工程を１ｊい、不純物拡散数層３ａ、３ｃｔ　
３ｄを形成する。このアニール時に先に熱拡散技術を用
いる場合に述べたと同じ理由によりソース（又はドレイ
ン）引出し電極７ｂ下にも不純物拡１′ｉ！１層３ｂが
形成さＪしる。

（１２）工程（ＩＬ）で得られた構造体の上に第２の層
間絶縁層を形成する。この絶縁層はリンガラスを工程（
５）で説明した方法により５００〜５０００Ａの厚さに
形成される。

（１３）１２の眉間絶縁層にコンタク１一部１１ａ。

１１ｂ、ｌｌｃにおいてそれぞれ、第２．第３゜第４の
貫通した開口を形成し、絶縁層９ａ、９ｂ。

９ｃ、９ｄを残こす。

このためには公知の、緩衝された弗化水へ酸液を使用す
るフォトエッヂング技術が用いられる。

（１４）配線導体１０　ａ　、Ｉ　Ｏｂ　、Ｌ　Ｏｃを
形成する。蒸着法により配線導一体、たとえばアルミニ
ウムをコンタク１〜部の開口内に埋込み、第２の眉間絶
縁層下の導電層と１ｆ続するごとく形成する。

配線導体１０ａはコンタクＩへ部１１ｉ１に設けらＪし
た第２の開口を通して第２のゲート電極７ａと接続され
る。配線導体１０ｂはコンタクト部ｌｌｂに設けられた
第３の開１−１を通して配線補助用導電層７ｃに接続さ
れる。この導電ＫｆＪ　７　ｃは第１のゲート電極６ａ
に接続されている。

配線導体１０ｃはコンタク１一部ｌｉｅに設けら汎た第
４の開口を通して、周辺のｒｒ　Ｅ　Ｔのドレイン（又
はソース）部の不純物拡散層３ｄに接続される。

以上のようにして、第３図（Ｃ）による本発明の半導体
装置が形成さ］しる。

以上の描成において、コンタク１一部１１ｂに位置する
、第２の眉間絶縁層に形成さ］した第３の開口の大きさ
は、配線補助用導電層７ｃの上表面の一部に接続するご
とく、配線補助用導電層７ｃの上表面の大きさよりも小
さくすることが極ましい。

さらに、上述した本発明によｈば、コンタクト部１１ｂ
の箇所には、第１のグー１〜電極６ａと第２の配線導体
１０ｂの間に、配線ｉ１ｉ助用導電層７ｃが挿入されて
いるため第２図で示した実験室技術で問題となった、第
２のゲート電極７ａのフォトエツヂング工程時に、第１
のゲー１へ電極６ａの表面が同時に除去されることはな
い。

またさらに、コンタク１一部１１ａ、ｌｌｂ。

ｌＩＣの各々では、同一の第２の眉間絶縁層を加工する
のみでよく、第１図に示した従来技術で問題となった、
加工形状の差異を生じることはない。

またコンタク１〜部１１ｂの箇所では予じめ第１の層間
絶縁層を除去しているため、第１の層間絶縁層と第２の
ｍ間絶Ｂ層とを異質の絶縁物、例えば、リン濃度が異な
るリンガラス膜を用いてもまたシリコン窒化膜とリンガ
ラス膜など全く異なる絶縁膜を用いても、コンタクト部
の形状が他の箇所と異なることはない。

なお、上述した実施例では２層に重畳されたグー１−電
極溝造を有する半導体集積回路を例にして説明したが、
本発明の適用範囲はこれに限定さ４しるものではなく、
グー１〜電極の暦数がさらに増加した場合にも同様に適
用できる。

本発明は以上の実施例に限定されることなく、次に述べ
る特許請求の範囲内にある変形を含むものである。

たとえば、本実施例では、メモリの周辺回路を植成する
第３のＦＥＴ素子の第３のゲート電極を第１の導電層に
よって形、成する例を示したが、これを第２の導電層に
よって形成することも可能である。

また、第３Ａ図において、第２のゲート絶縁層５ａ、５
ｂ’、５ｃと第１．第３のゲート電ｔｉｉ８ａ。

８ｂを同時に形成することも可能であるる

【図面の簡単な説明】

第１図は従来技術によ８半導体装置の断面図。 第２図は他の従来技術による半導体装置の断面図。 第３Ａ図から第３Ｃ図は本発明による製造工程途上の半
導体装置の断面図である。 ６ａ、ｔ３ｂ、７ａニゲ−１−電極 ７ｂ　＝引出し電イ仮 ８ａ、９ａ、９ｂ：絶ｍＷ ７ｃ　：補助用配線導電層 図面の浄書（内２゛に変更なしン 第７図 第　２　同 第３Δ國 ？ ＼− （シ ／ 第３Ｂ図 「 第１頁の続き ［相］発　明　者　西　松　茂　国分寺市東恋ケ窪央研
究所内 ［相］発　明　者　伊　藤　清　男　国分寺市東恋ケ窪
央研究所内 １丁目２８幡地　株式会社日立製作所中１丁目２８幡地
　株式会社日立製作所中手　続　補　正　訃　（方式） 事件の表示 昭和５９年　特　許　願　第１１６３８０　号発明の名
称　半導体装置の製造方法 補正をする者 事件との関係　特許出願人 名簿（５１０）　株式会社　日　立　製　作　所代　理
　人 居所〒１００　東京都千代田区丸の内−丁目５ｆｌｔ１
号株式会社　日　立　製　作　所　内 浄書−別紙のとおり。

Claims (1)

1. 【特許請求の範囲】 １、（ａ）第１導電型活性不純物を含む第１導電型半導
   体基板を形成する工程 （ｂ）上記半導体基板の内部又は、上に第１の半導体回
   路素子を形成する工程であって、第１の導電層からなる
   第１の電極を 上記半導体基板上に形成する工程と、 」二記第１の電極上に第１の眉間絶縁層を形成する工程
   と、 を有する工程と （ｃ）上記第１の眉間絶縁層上の第１の部分に貫通した
   第１の開口を設ける工程と、（ｄ）上記半導体基板内部
   又は上に第２の半導体回路素子を形成する工程であって
   、第２のｆＡ重層からなる第２の電極を、少くともその
   第１の部分を上記第１の眉間絶縁層の上記第１の部分と
   異なる第２の部分上に位置するごとく形成する工程を有
   する工程と （ｅ）上記第１の開口内に、上記第１の電極と接続し、
   上記第２の電極と分離して、配ｍ補助用の導電層を埋込
   む工程と （ｆ）上記ｔｉＳ２の電極上に第２の層間絶縁層を形成
   する工程 （ｇ）上記配線補助用の導電層上に第３の眉間絶縁層を
   形成する工程 （ｂ）上記第２の眉間絶縁層に貫通した第２の開口を形
   成する工程 （ｉ）上記第３の層間絶縁層に、貫通した第３の開゛口
   を形成する工程 （ｊ）上記第２の開口内に、上記第２の電極に接続して
   第１の配線導体を充満する工程（ｋ）上記第３の開口内
   に上記配線補助用の導電層と接続して第２の配線導体を
   充満する工程を有する少くとも２つの半導体回路素子を
   有する半導体装置の製造方法。 ２、特許請求の範囲第１項記載の方法において、上記第
   ２の電極と上記配線補助用の導電層とを同一の導電性部
   材でかつ同一の工程で形成する半導体装置の製造方法。 ３．特許請求の範囲第１項記載の方法において、上記第
   １の電極と上記配線補助用の導電層を同一の導電体で形
   成する半導体装置の製造方法。 ４、特許請求の範囲第１項記載の方法において、上記第
   １の半導体回路素子を形成する工程は第１の電界効果回
   路素子を形成する工程であって、上記基板表面の第１の
   部分上に第１のグー１〜絶縁層を形成する工程と、 上記第１のグー１〜絶縁層上に第１のゲート電極を形成
   する工程と、 上記第１のゲート電極上に上記の第１の眉間絶縁層を形
   成する工程とを有し、 上記第２の半導体回路素子を形成する工程は第２の電界
   効果回路素子を形成する工程であって、上記基板表面の
   第２の部分上に、第２のゲート絶縁層を形成する工程と
   、第２のゲート電極を形成する工程であって、上記第２
   のグー１〜絶縁層上に、その第１の部分が位置し、上記
   第１の層間絶縁層の第２の部分上に、その第２の部分が
   位置するように上記第２のグー１〜電極を形成する工程
   とを有する半導体装置の製造方法。 ５、　特許請求の範囲第４項記載の方法において、上記
   第１の開口を形成した後に、上記第２のゲート電極と上
   記配線補助用の導電層とを同一の導電体によりかつ同一
   の工程で同時に形成する半導体装置の製造方法。 ６、特許請求の範囲第５項記載の方法において、上記第
   ２のグー１〜電極および上記配線補助用の導電層をポリ
   シリコンにより形成する半導体装置の製造方法。 ７、特許請求の範囲第５項記載の方法において、上記第
   １．第２のグー１〜電極および上記配線補助用の導電層
   をポリシリコンにより形成する半導体装置の製造方法。