WO2008029611A1 - Procédé de conception de motif de masque, dispositif de conception de motif de masque et procédé de fabrication de dispositif semi-conducteur - Google Patents

Procédé de conception de motif de masque, dispositif de conception de motif de masque et procédé de fabrication de dispositif semi-conducteur Download PDF

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WO2008029611A1
WO2008029611A1 PCT/JP2007/066111 JP2007066111W WO2008029611A1 WO 2008029611 A1 WO2008029611 A1 WO 2008029611A1 JP 2007066111 W JP2007066111 W JP 2007066111W WO 2008029611 A1 WO2008029611 A1 WO 2008029611A1
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WO
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cell
pattern
region
mask pattern
divided regions
Prior art date
Application number
PCT/JP2007/066111
Other languages
English (en)
French (fr)
Inventor
Hirokazu Nosato
Tetsuaki Matsunawa
Hidenori Sakanashi
Masahiro Murakawa
Tetsuya Higuchi
Original Assignee
National Institute Of Advanced Industrial Science And Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute Of Advanced Industrial Science And Technology filed Critical National Institute Of Advanced Industrial Science And Technology
Publication of WO2008029611A1 publication Critical patent/WO2008029611A1/ja

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Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes

Definitions

  • Mask pattern design method mask pattern design apparatus, and semiconductor device manufacturing method
  • the present invention relates to a lithography mask technique, and particularly to a mask pattern design technique for forming a pattern, a mask pattern design apparatus, and a semiconductor device manufacturing technique. is there.
  • OPE optical proximity effect
  • optical proximity correction (hereinafter abbreviated as OPC) that generates a correction pattern that cancels the OPE is indispensable in designing a mask pattern.
  • OPC optical proximity correction
  • This OPC is a technology that improves the transfer accuracy of LSI patterns to semiconductor wafers by predicting OPE in advance and correcting the dimensions and shape of the mask pattern.
  • OPC methods are mainly rule-based OPC and model-based O
  • the rule-based OPC creates a rule table that determines the shape of the corrected figure according to the distance and size of the adjacent pattern, and corrects the mask pattern accordingly. In this method, it masks the amount of data after the calculation speed is fast tool correction is advantage force s that does not become too large.
  • Such rule-based OPC is disclosed in, for example, Japanese Patent Application Laid-Open No. 2002-303964 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2001-281836 (Patent Document 2).
  • Patent Document 1 a graphic operation is performed according to the line width and the adjacent space width.
  • Patent Document 2 line vectorization processing and line segment sorting processing are performed, and line width and space are processed.
  • Each rule-based OPC that calculates a width and performs pattern correction by referring to a correction table using a hash function is disclosed.
  • model-based OPC the shape and dimensions of an exposure pattern that varies depending on OPE are predicted by optical simulation, and a correction figure for canceling this is created. Since this method can perform more precise correction than rule-based OPC, it can cope with OPC correction accuracy after the hp force Sl30nm generation.
  • Patent Document 3 discloses a model-based OPC that incorporates a process effect by a transcription experiment!
  • the genetic algorithm is a search method using population genetics as a model, and has excellent performance such as high optimization performance without depending on a target problem.
  • References for genetic algorithms include, for example, David E. Goldberg (David E, published by ADISON — WESLEY PUBLISHING COMPANY, INC.) In 989. Genetic Algorithms in Search, Optimization, and Machine Learning by (Goldetic) 's Genetic' Algorithms in Search, Optimization, and Machine Learning '.
  • Patent Document 4 describes an OPC optimization method using a genetic algorithm.
  • a solution candidate of a search problem is expressed by a bit string called a chromosome, and a character string operation is performed on a group consisting of a plurality of chromosomes to cause survival competition.
  • Each chromosome is evaluated by an objective function, which is the search problem itself, and the result is calculated as a fitness value that is a scalar value.
  • a chromosome with high fitness is given the opportunity to leave many offspring.
  • crossovers are made between chromosomes within a group, and mutations are made to generate new chromosomes. By repeating such a process, a chromosome with a higher fitness is generated, and the chromosome with the highest fitness is the final solution.
  • a 90 nm node device actually takes several tens of hours.
  • the exposure contrast is reduced by forming a pattern with the resolution that is extremely limited for exposure, the OPC becomes more complicated and has a larger number of figures for further miniaturization. The time it takes has been several days.
  • shortening the OPC processing time is an extremely important issue in mask pattern design.
  • Patent Document 5 Japanese Patent Laid-Open No. 2002-328457 describes a method of changing a figure for each portion that is not in the entire mask layout. The procedure starts with an environmental profile expressed in a specific format for each of the correction target cells included in the design layout data, depending on whether other figures exist around the target cell. Determine. Then, referring to the cell replacement table, a replacement cell name that is the name of the correction pattern to be replaced in accordance with the determined environment profile is read out, and after correction, layout data is generated. Finally, a correction pattern corresponding to the read replacement cell name is extracted from the cell library, and mask data that has been corrected is generated.
  • JP 2006-058413 A Patent Document 6
  • JP 2005-156606 A Patent Document 6
  • Patent Document 7 a dangerous spot that is likely to cause a short-circuit failure or an open failure in the actual lithographic process is obtained by optical simulation of the entire chip, and around the dangerous spot. Techniques have been disclosed for adjusting OPC figures by placing measurement points or performing more detailed simulations around dangerous areas.
  • Non-Patent Document 2 discloses a technique for predetermining the OPC figure inside the cell according to the surrounding situation assumed in advance! /, The
  • cell-wise OPC As a means for solving the problems of the model-based OPC on the entire surface of the chip, a cell-wise OPC (cell-wise OPC) has been proposed.
  • a feature of this cell-wise OPC is that OPC is applied to each cell as a pre-stage of layout design, eliminating the need for OPC on the entire chip surface and reducing the design time and the amount of mask data.
  • OPC is applied to standard cells that are frequently used in the cell library design stage.
  • Such cell-wise OPCs are described in, for example, Xin Wang, et al., Etas pleasing high-architecture structure-to-enhance cell-based artistic with localized OPC reconfigurable design and process integration. Grasion for microelectronic manufacturing ⁇ II (bxploiting hierarcnical structure to enhance cell-based REl with lo calized OPC reconfiguration, Design and Process Integration for Microelectronic Manufacturing III) , Cell-wise OPC (Cel 1 Wise), which is described in Proceedings of SPIE Vol.5756, 2005 (Non-patent Document 3), and in which OPC processing is performed for each cell in advance. OPC) scheme is disclosed.
  • Patent Document 8 in order to efficiently simulate a huge amount of mask patterns, a mask pattern is divided into a plurality of regions, and each of a plurality of arithmetic processing processors is assigned. A technique for executing light intensity simulation calculation for each divided mask pattern region is disclosed.
  • Patent Document 1 JP 2002-303964 A
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-281836
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2004-0661720
  • Patent Document 4 Japanese Patent No. 3512954
  • Patent Document 5 Japanese Patent Laid-Open No. 2002-328457
  • Patent Document 6 Japanese Unexamined Patent Application Publication No. 2006-058413
  • Patent Document 7 Japanese Unexamined Patent Publication No. 2005-156606
  • Patent Document 8 Japanese Patent Laid-Open No. 11 327120
  • Non-Patent Document 1 David E. Goldberg, Genetic Algorithms in Search, Optimization, and 'Machine' Learning (Genetic Algorithms in Search, Optimization, and Machine) Learning), / Einno 'Esley publishing' CAMPANI (ADDISON- WESLEY PUBLISHINGCOMPANY, IN C.) 1989
  • Non-Patent Document 2 Puneet Gupta, Fook-Luen Heng and Mark Lavin, Merit bu Senolewise Moderne-based OP C Design and Process Integration for Microelectronic Manufacturing Noc II (Merits of Cellwise Model-Based uP and Design ana Process Integration for Microelectronic Manufacturing II), edited by Laus W. Liebmann, Proceedings of S.P.I. of SPIE) Vol.5379, 2004
  • Non-Patent Document 3 Xin Wang, et al., Etasprouting Hire Rakikanole Structure Toenhas Senole Base Arnolei Is With Low Rise OPC Recon Figure Layout Design and Process Integration for Microelectronic Manufacturing III and Process Integration for Microelectronic Manufacturing III), edited by Lars W. Liebmann, Proceedings of SPIE Vol.5756, 2005
  • Patent Document 5 determines the optimum correction pattern to be replaced for all possible environmental profiles for the correction target cell! Given a replacement cell name, the environment profile and the replacement cell name must be associated and stored in the cell replacement table in advance, which requires a large amount of storage space that requires a large amount of preparation costs. There's a problem.
  • the EDA tool such as the HALO-OPC described above adopts a method of performing OPC processing only on the surrounding area when correction is made to the mask layout data that has been processed by OPC.
  • the consistency with the design is inferior because it is not processed in units of cells.
  • fidelity degradation called hot spots is likely to occur during pattern transfer, a large calculation cost is required for processing that is precisely required by a verification tool after OPC processing is performed at a location where a short circuit or disconnection is likely to occur. There is a problem that it takes.
  • Patent Document 8 described above when dividing the mask pattern, the range of the divided region is determined so that the OPC processing can be performed efficiently by paying attention to the data amount and area. Since the cell may be divided (that is, the pattern is divided), there is a problem that the transfer accuracy of the pattern transferred using the mask manufactured by this technique is lowered. Further, in Patent Document 8 described above, sufficient consideration is not given to the fact that the OPC graphic changes at the time of OPC adjustment, and there is a problem that it is impossible to generate a highly accurate OPC graphic.
  • An object of the present invention is to shorten the OPC processing time.
  • Another object of the present invention is to shorten the manufacturing period of a semiconductor device.
  • Another object of the present invention is to reduce the manufacturing cost of a semiconductor device. Another object of the present invention is to improve OPC correction accuracy.
  • Still another object of the present invention is to cope with miniaturization of a semiconductor device.
  • the present invention divides a mask layout pattern generated by arranging a plurality of cells subjected to OPC processing into a plurality of regions based on the cells, and for each region. Adjustment for OPC optimization is performed in parallel.
  • the calculation area of the optical simulation can be reduced, so that the calculation time can be shortened.
  • the adjustment variables per region can be reduced, so that the convergence to the optimal solution can be improved.
  • the divided areas can be optimized simultaneously by parallel processing, the overall adjustment time can be shortened.
  • the manufacturing device TAT of the semiconductor device can be shortened. As a result, it is possible to reduce the manufacturing cost of semiconductor devices.
  • the cells are basically divided in the division of the mask layout pattern, the cells are not divided. For this reason, it is possible to improve the transfer accuracy of the pattern transferred using the mask to be manufactured.
  • FIG. 1 is a plan view showing a mask pattern V, used for the gate of an SRAM to which the study example is applied in order to verify the effectiveness of the study example.
  • FIG. 2 is a plan view showing a mask pattern used for verification of the examination example.
  • FIG. 3 is a plan view showing a mask pattern used for verification of the examination example.
  • FIG. 4 is a plan view showing a mask pattern used for verification of the examination example.
  • FIG. 5 is a plan view showing a mask pattern used for verification of an examination example.
  • FIG. 6 is a plan view showing a mask pattern used for verification of the present invention.
  • FIG. 7 is a plan view showing a mask pattern used for verification of the examination example.
  • FIG. 8 is a plan view showing a mask pattern used for verification of the examination example.
  • FIG. 9 is a plan view showing a mask pattern used for verification of the examination example.
  • FIG. 10 is a plan view showing a mask pattern used for verification of the examination example.
  • 11 It is a plan view showing a mask pattern used for verification of the examination example.
  • FIG. 12 is a partially enlarged plan view of the mask pattern shown in FIG.
  • FIG. 13A is a plan view showing a transfer pattern of the mask pattern shown in FIG. 2
  • FIG. 13B is a plan view showing the transfer pattern of the mask pattern shown in FIG.
  • Sono 15 is a plan view showing the mask pattern used for verification of the study example.
  • FIG. 16 is a partially enlarged plan view of the transfer pattern of the mask pattern shown in FIG.
  • FIG. 18 is a diagram showing an example of chromosome expression used in the OPC processing method of the examination example.
  • FIG. 19A is a diagram showing a symbol of a NAND gate
  • FIG. 19B is a circuit diagram of the NAND gate
  • FIG. 19C is a plan view showing a pattern layout of the NAND gate.
  • FIG. 20 is a plan view showing a unit logic cell and a broken line defining a cross section in the NAND gate pattern layout shown in FIG. 19 (c).
  • FIG. 21 (a) to (f) are diagrams showing mask patterns used in forming the unit logic cell portion shown in FIG.
  • FIG. 22] (a) to (e) are cross-sectional views showing the steps up to the element isolation step in the order of steps.
  • FIG. 23] (a) to (e) are cross-sectional views showing steps up to channel formation in the order of steps.
  • FIG. 24 (a) to (e) are cross-sectional views showing steps up to the formation of a part of the wiring.
  • FIG. 25 is a block diagram showing a pattern of the mask shown in FIG. 21 (d).
  • FIG. 26 is a diagram showing an example in which a differential dimension from the design target in FIG. 25 is expressed as a gene.
  • FIG. 27 is a diagram showing an example in which cells are grouped based on relative positions.
  • FIG. 29 A diagram showing a difference image between a design pattern and a resist pattern.
  • FIG. 30 is a diagram showing a manufacturing process flow of a semiconductor device.
  • FIG. 31 is a plan view showing cells of a cell library that has been subjected to OPC processing for a single cell.
  • FIG. 32 is an enlarged view of an essential part of the cell shown in FIG. 31.
  • FIG. 34 is a diagram showing an example of an adjustment variable for the alignment margin between the outer contour and the diffusion layer.
  • FIG. 35 is a diagram illustrating an example of resolution failure avoidance between adjacent cells.
  • FIG. 36 is a diagram showing an example of avoiding failure of a gate wiring on a diffusion layer.
  • This figure shows the gate length, the resolution avoidance failure between adjacent cells (pattern connection failure) avoidance margin, the gate wiring failure failure avoidance allowance to the diffusion layer, and the re-OPC adjustment part of the protruding amount from the active region.
  • FIG. 38 (a) and (b) are diagrams showing examples of gate length adjustment variables.
  • FIG. 39 is a diagram illustrating an example of resolution failure avoidance between adjacent cells.
  • FIG. 40 is a diagram illustrating an example of avoiding failure of a gate wiring on a diffusion layer.
  • FIG. 41] (a) to (c) are diagrams showing examples of protrusion correction from an active region.
  • FIG. 42 is a diagram showing a layout example of a contact layer.
  • FIG. 43 A diagram showing examples of contact pattern adjustment variables.
  • FIG. 44 is a graph showing the relationship between the intensity of a diffraction pattern and 2 ⁇ X ⁇ ⁇ ⁇ / ⁇ .
  • FIG. 45 is a diagram showing the adjustable regions of four types of cells with the OPC figure shape adjusted.
  • FIG. 46 is a diagram showing an evaluation area of the cell shown in FIG. 45.
  • FIG. 47 is a diagram showing the maximum value, the minimum value, and the average value of the line width variation in the evaluation region shown in FIG.
  • FIG. 48 is a diagram showing an adjustable region when a part of the cell shown in FIG. 45 is replaced with another cell.
  • FIG. 49 is a diagram showing an evaluation region of the cell shown in FIG. 48.
  • Fig. 50 is a diagram showing the measurement results of line width fluctuations that occur due to changing the cell for each evaluation area.
  • FIG. 52 (a) and (b) are schematic views showing a data structure of a cell.
  • FIG. 53 is a plan view of a layout before division of a mask pattern in a mask design process which is a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • 54] A layout plan view showing the layout pattern shown in FIG.
  • FIG. 55 is a plan view showing the upper left divided area of the layout pattern of FIG. 54.
  • FIG. 56 is a plan view showing the upper central divided region extracted from the layout pattern of FIG. 54.
  • FIG. 57 is a plan view of a divided region in a mask design process according to an embodiment of the present invention.
  • FIG. 58 is a plan view showing how the reference area is updated in the divided areas shown in FIG. 55 and FIG.
  • FIG. 59 is a plan view showing how the reference area is updated in the divided areas shown in FIGS. 55 and 56.
  • FIG. 60 is an explanatory diagram showing an example of a processing procedure for optical proximity effect correction in the mask pattern design method according to one embodiment of the present invention.
  • FIG. 61 is a flowchart of a parallel optimization adjustment algorithm using a genetic algorithm for adjusting adjustable figures of divided areas in the mask pattern design method according to an embodiment of the present invention.
  • FIG. 63 is an explanatory diagram of a projection image evaluation method.
  • FIG. 64 is a diagram showing comparison conditions of the conventional adaptive optical proximity effect correction technique, the master-slave model, and each experimental method of the embodiment.
  • FIG. 65 is a graph showing a diffraction pattern intensity distribution.
  • FIG. 66 is a layout plan view of an experimental test pattern prepared by randomly arranging four adjustable “OPY SEED” cells.
  • FIG. 67 is a diagram showing the adjustment results of the conventional adaptive optical proximity effect correction technique, the master-slave model, and each experiment of the embodiment.
  • FIG. 68 is a diagram showing an optical simulation time required for one evaluation.
  • Fig.69 Convergence of adjustment experiment using the method of the embodiment (solid line) and master slave (dashed line)
  • this study example 1 was applied to one of the mask patterns used for the SRAM (Static RAM) gate shown in Fig. 1 as a cell.
  • SRAM Static RAM
  • verification was performed under lithography conditions as shown in Table 1.
  • FIG. 2 to 11 show the mask patterns P;! To P10 used in this verification experiment. These ten mask patterns P1 to P10 are designed with a width of 90 nm, so the ideal line width is 90 nm. In this experiment, these transfer patterns were created, and the two values of line width (S31) and gap (S32) shown in Fig. 12 (enlarged view of region S12 shown in Fig. 1) were compared as evaluation values. The impact of the surrounding environment was verified.
  • the transfer pattern is generated by optical simulation software. As such software, for example, “SOLID-C” of RISOTEC JAPAN is well known to those skilled in the art (reference URL; http: ⁇ www.ltj.co.jp/index.ntml).
  • Table 2 shows two evaluation values of the transfer patterns of the mask patterns P;! To P10.
  • pattern PI there is no influence of the surrounding environment, so 1S patterns P2, P3, etc., which have ideal line widths, have a larger influence from the surroundings. It can be seen that the gap (S32) is also greatly displaced.
  • FIG. 13 (a) shows an ideal transfer pattern of the mask pattern P1.
  • FIG. 13 (b) shows the transfer pattern of the mask pattern P3 having the greatest influence. It can be seen that the pattern P3 is greatly influenced by the entire line width (S31) and the gap (S32).
  • S31 line width
  • S32 gap
  • the degree of influence of each pattern on the transfer pattern varies depending on the surrounding environment. Since the actual mask pattern is used in combination with various cells, the influence of each cell can be very large and complicated. Therefore, even for mask patterns with the same design, it is indispensable to make complex optimization of OPC figures according to the surrounding environment.
  • FIG. 17 is a flowchart showing the most basic calculation procedure of the genetic algorithm.
  • Initialization A plurality of chromosomes as solution candidates are randomly generated to form a group.
  • the optimization problem to be solved is expressed as an evaluation function that returns a scalar value.
  • Chromosome evaluation The evaluation function is used to evaluate the chromosome, and the fitness of each chromosome is calculated. Generation of next-generation populations: Using genetic manipulation (selection, crossover, mutation), gives chromosomes with higher fitness the opportunity to leave more offspring.
  • Determination of search end criteria Repeat evaluation of chromosomes and generation of next generation population until a predetermined condition is satisfied.
  • FIG. 18 shows an example of a chromosome.
  • Ai a set of integers, a range of real values, symbol strings, etc. are used according to the nature of the problem to be solved.
  • “Establishment of initial chromosome population” usually follows the rules determined in “Definition of chromosome expression”. Thus, N chromosomes are randomly generated. This is because the characteristics of the optimization problem to be solved are unknown, and what kind of chromosome is superior is completely unknown. However, if there is some a priori knowledge about the problem, the search speed and accuracy may be improved by generating a chromosome population centering on the region that is predicted to have high fitness in the solution space. is there.
  • chromosome evaluation the fitness of each chromosome in the population is calculated based on the method defined in “determination of evaluation function”!
  • selection a chromosome with high fitness is extracted from the chromosome population of the current generation, left in the next generation population, and conversely, the chromosome with low fitness is removed.
  • Cross is an operation that creates a new chromosome by randomly selecting a pair of chromosomes with a predetermined probability from a group of chromosomes extracted by selection and recombining some of these genes. is there.
  • a chromosome is selected at random with a predetermined probability from the chromosome group extracted by selection, and the gene is changed with a predetermined probability with a predetermined probability.
  • the probability of sudden mutation is called the mutation rate.
  • search end criterion determination it is checked whether or not the generated next-generation chromosome population satisfies a criterion for ending the search. If the criterion is satisfied, the search is terminated, and the chromosome having the highest fitness in the chromosome population at that time is determined as the solution to the optimization problem to be obtained. If the termination condition is not satisfied, return to the “chromosome evaluation” process and continue the search.
  • the termination criterion for the search process depends on the nature of the optimization problem to be solved.
  • Step (1) Reconstruct a graphic pattern using a variable vector uniquely determined from the chromosome.
  • Step (2) Perform an optical simulation to calculate an exposure pattern.
  • Step (3) For the calculated exposure pattern, the line width (S31) and gap (S3
  • Step (4) Since the goal here is to obtain an exposure pattern that is as close as possible to the design value, the smaller the error, the better. Therefore, the reciprocal of the sum of the measured errors is set as the fitness.
  • chromosome expression a vector consisting of two real-valued elements is defined as a chromosome.
  • the number of chromosomes N is 100, and 100 chromosomes are randomly generated using a pseudo-random number generator.
  • roulette selection is used.
  • the probability that each chromosome can survive in the next generation is proportional to the fitness. That is, if fitness is high
  • the arrangement on the roulette increases, and the probability of hitting when the roulette is turned increases.
  • the size of the chromosome population is N
  • the fitness of the i-th chromosome is Fi
  • the sum of the fitness of all chromosomes is ⁇
  • each chromosome is extracted with a probability of (Fi ⁇ ⁇ ). This is realized by repeating the procedure N times.
  • the number of chromosomes is 100, 100 generations of 100 chromosomes are selected by repeating 100 times.
  • uniform crossover is used.
  • This is a method in which two chromosomes are selected from each chromosome group, and at each locus, whether or not to replace a variable that is a gene is determined randomly.
  • the first random number is for the first locus. If it is 1, X 1 and X 2 are exchanged. If it is 0, it is not exchanged.
  • the process for the second locus is similar.
  • a process of adding random numbers generated according to the normal distribution to the loci selected with the mutation rate ⁇ ⁇ according to the uniform distribution is adopted.
  • the mutation rate ⁇ 1/50
  • the mean of normal distribution u 0
  • the standard deviation ⁇ 5 X 10'9.
  • the search is terminated when a chromosome having an error from the design value of 0 is found or when the chromosome is evaluated 5000 times.
  • FIGS. 19 (a) to 19 (c) show a two-input NAND gate circuit ND.
  • FIG. 19 (a) is a symphonor diagram
  • FIG. 19 (b) is a circuit diagram
  • FIG. 19 (c) is a pattern layout.
  • FIG. FIG. 20 is an enlarged plan view of FIG. 19 (c).
  • the portion surrounded by the alternate long and short dash line is the unit cell 110, and two nMOS portions Qn formed on the n-type semiconductor region 11In on the surface of the p-type well region PW, and n It consists of two pMOS parts Qp formed on the p-type semiconductor region 11 lp on the surface of the type well region NW.
  • FIG. 20 showing the same layout as in FIG. 19 (c), a cross section along the broken line is assumed, and The steps up to the formation of the channels Qp and Qn will be sequentially described with reference to FIGS. 22 (a) to (e) and FIGS. 23 (a) to (e).
  • An insulating film 115 made of, for example, a silicon oxide film is formed on the wafer S (W) made of P-type silicon single crystal by an oxidation method, and then, for example, a silicon nitride film 116 is formed thereon by CVD (Chemical Vapor). Then, a resist film 117 is formed thereon (FIG. 22 (a)). Next, an exposure and development process is performed using the mask Ml to form a resist pattern 117a (FIG. 22 (b)).
  • the insulating film 115 and the silicon nitride film 116 exposed from the resist pattern 117a are sequentially removed, and the resist pattern 117a is further removed to form a groove 118 on the surface of the wafer S (W).
  • Figure 22 (c) Next, after depositing an insulating film 119 made of, for example, silicon oxide by a CVD method or the like (FIG. 22 (d)), a planarization process is performed by, for example, a chemical mechanical polishing (CMP) method or the like. As a result, an element isolation structure SG is finally formed (FIG. 22 (e)).
  • the element isolation structure SG is a groove type isolation structure, but the present invention is not limited to this.
  • a field insulating film by a LOCOS (Local Oxidization of Silicon) method may be used.
  • a resist pattern 117b is formed. Since the region where the n-type well region is to be formed is exposed, phosphorus or arsenic is ion-implanted to form the n-type well region NW (Fig. 23 (a)). Similarly, after the resist pattern 117c is formed by the mask M3, for example, boron is ion-implanted to form the p-type well region PW (FIG. 23 (b)).
  • a gate insulating film 120 made of a silicon oxide film is formed to a thickness of 3 nm by a thermal oxidation method, and a polycrystalline silicon film 112 is further deposited thereon by a CVD method or the like (FIG. 23 (c)).
  • a resist pattern 117d is formed using the mask M4, and the gate insulating film 120 and the gate electrode 112A are formed by etching the polycrystalline silicon layer 112 and removing the resist (FIG. 23 (d) )).
  • the gate electrode 112A is formed in a self-aligned manner to form channel Qp and channel Qn ( Figure 23 (e)).
  • a 2-input NAND gate group is manufactured by appropriately selecting the wiring. Needless to say, if the shape of the wiring is changed, other circuits such as a NOR gate circuit can be formed.
  • a NOR gate circuit can be formed.
  • FIGS. 24 (a) to 24 (e) are cross-sectional views taken along the broken line shown in FIG. 20, and show a wiring formation process.
  • an interlayer insulating film 12 la made of a silicon oxide film doped with phosphorus is deposited by the CVD method (FIG. 24 (a)).
  • a resist is applied, a resist pattern 117e is formed using the mask M5, and contact holes CNT are formed by etching (FIG. 24 (b)).
  • a metal such as tungsten, tungsten alloy, or copper is embedded, and at the same time, these metal layers 113 are formed (FIG.
  • the light shielding portion 102d in the mask M4 in particular constitutes the gate pattern with the shortest dimension, and the required accuracy of the dimension of the transfer pattern is the strictest. Therefore, when placing the cell library pattern shown in mask M4 (Fig. 21 (d)) over the entire mask, the method of this study example 2 was adopted.
  • the entire mask pattern is composed of a plurality of cells, and each cell has a line of I-type graphic power (see FIG. 25). As shown in the figure, each cell has 10 adjustment points up to p-force and others. Therefore, if the number of cells is N, the entire mask pattern (N
  • the shaded figure is a mask pattern with OPC, and the upper and lower horizontal bars of one "I" figure are vertically symmetrical with respect to the design target indicated by the dashed line.
  • an upper limit value and a lower limit value, and a quantization step number may be determined to represent an n-ary number.
  • the optimal length search is not performed for all the variable vectors of all cells. It can be reduced to facilitate optimization.
  • Fig. 27 assuming that all the cells are composed of the same kind of figure pattern and the figure is bilaterally symmetric and vertically symmetric, all the variable vectors of all cells are targeted for optimization. Then we categorize it into four types from A to F, optimize only the variable vector (X 1 X 2 .. X 4 ) that defines the shape of the four cells, and sort the results by type. By applying to this cell, it is the power to obtain the same result as adjusting the entire mask.
  • cell 81 has no upper five cells and eight left cells, and three cells (82, 83, 84) on the right and lower sides. . Also, for cell 81 and its surrounding cells (82, 83, 84), cell 90 and its surrounding Senoles (89, 92, 91) are arranged symmetrically, and cell 87 and its surrounding cells (88, 85, 86) are arranged symmetrically. Therefore, the optimization result of the cell 81 can be used for the cell 90 and the cell 87. In this way, the adjustment adjustment process can be omitted.
  • step (3) As a method for obtaining the fitness of the chromosome, the same procedure as in the examination example 1 is adopted here. However, the dimensions in step (3) are measured at four locations (a to a) shown in Fig.
  • step (3) of the fitness calculation in order to compare the resist pattern predicted by the simulation with the design value, the dimensions of several locations were measured in step (3) of the fitness calculation.
  • the parameter optimization by the genetic algorithm is performed using the reciprocal of the area of the difference graphic as an evaluation value.
  • step (4) of fitness calculation the force that employs the reciprocal of the sum of errors as fitness may be a subtraction value from a predetermined constant. Furthermore, in the fitness calculation step (2), the simulation of acid diffusion is also performed, so that the resist pattern can be predicted more accurately, so that the optimization accuracy can be improved.
  • an initial chromosome population is randomly generated.
  • the initial group is obtained by applying a small perturbation to the result corrected by model-based OPC. You can start from.
  • the roulette selection method is used.
  • Crossover methods such as tournament selection method and rank selection method, and generational change models such as MGG (Minimal Generation Gap) method may be used (reference: Sato et al., “Proposal of generational change models in genetic algorithms”). And Evaluation, ”Journal of Artificial Intelligence, Vol.12, No.5, 1997).
  • UNDX Unimodal Normal Distribution Crossover
  • simplet crossover EDX (Extrapolation-directed Crossover)
  • EDX Extrapolation-directed Crossover
  • the search is terminated when the error from the design value is 0 or below a certain value, or when the number of chromosome evaluations exceeds a certain value.
  • the above is the explanation of the genetic algorithm used in this study example 2.By using other search methods such as hill climbing method, simplex method, steepest descent method, annealing method, dynamic programming method, etc. And accuracy can be improved.
  • use other blind search methods or stochastic search methods such as Evolution Strategy (ES) or Genetic Programming (GP)! As a result, further improvement in search speed and accuracy can be realized.
  • a semiconductor chip is created using a cell library that has been subjected to OPC processing in advance, and the influence of surrounding cell libraries is optimized using a genetic algorithm capable of high-speed processing. Compared to the conventional method of OPC processing, the processing time can be reduced to one-tenth or less.
  • This system LSI has a minimum gate width of 40 nm and a minimum pitch of 160 nm.
  • the logic circuit section allows arbitrary pitch wiring, and there is no placement restriction other than minimum spacing between cells. For this reason, it is a layout rule that can be applied to a wide variety of products that can inherit the conventional IP and have high expandability as a platform.
  • the system LSI is for a specific user and needs to be manufactured in a short time with a short product cycle. That period is the lifeline, and the value of the device, and the marketability of the product that incorporates it is also affected. If processing is preferentially performed in single wafer processing, the wafer process period is a minimum of two weeks, and the mask supply is quick. Conventionally, in order to make the generation period of the mask creation pattern to be about a practical day, it was necessary to apply rule-based OPC partially, causing problems such as a decrease in yield as described above. [0095] By applying the mask pattern generation method described in Examination Example 1, the time required for mask pattern creation is one day, and the same force as when applying model-based OPC to the entire surface is used. Characteristics and yield could be obtained. By applying single wafer processing to the wafer process, the wafer process waiting time can be reduced, and the balance with the mask supply speed can be obtained, resulting in an accelerated system LSI shipment timing.
  • FIG. Figure 30 shows the mask pattern data preparation, mask fabrication, and wafer process steps of the system LSI in the form of a flowchart.
  • the mask pattern data preparation process is shown on the left, the mask production is shown in the center, and the wafer process and timing are shown on the right.
  • the wafer process flow includes film formation, lithography, etching, insulating film filling for element isolation (isolation between active regions), CMP dummy pattern for planarization, lithography, etching, CMP Subsequently, an element isolation structure is formed. After that, lithography for ion implantation and ion implantation are performed to form a well layer, film formation for gate, lithography, etching, lithography for ion implantation separation, ion implantation, film formation for LDD, and LDD processing Then, ion implantation is performed to form a gate.
  • interlayer wiring is formed by forming an interlayer insulating film, forming an opening, depositing a conductive film, and CMP.
  • Masks can be broadly classified into critical and non-critical layers that require dimensional accuracy, and the former requires OPC with a large amount of data. For the latter, simplified OPC, simple graphic operations, or the data itself are sufficient.
  • Typical critical layers are isolation, gate, contact, and first and second wiring.
  • the mask pattern OPC data first determines whether it is a critical layer or not, and then enters a manufacturing procedure. First, preparation for necessary element isolation is performed. Next, extract compatible ones from the OPE (Optical Proximity Effect) correction cell library that has already been created. Assemble the 0th OPC pattern by combining the patterns. Then, based on the genetic algorithm method of Study Example 1, correction is performed in consideration of the influence of adjacent patterns to create a final OPC pattern, and a mask is manufactured based on that data. Next, pattern data and masks for the gate layer, contact layer, and wiring layer are prepared using the same method. Here, force s indicating the procedure for preparing each layer in series may be prepared in parallel.
  • OPE Optical Proximity Effect
  • the mask pattern data is prepared for the non-critical layer using another path.
  • the isolation layer which is a critical layer, is a cueing layer
  • wafer delivery is also delayed.
  • the completion period of mask pattern data for the isolation layer is very important.
  • the mask could be prepared in one day, together with mask production, and halved compared to the normal two days.
  • Reference numeral 1001 in FIG. 31 denotes a cell of the target cell library, and the pattern formed in this cell has been subjected to OPC processing in advance for the single cell.
  • the peripheral area (first area) indicated by hatching is the area containing the pattern that is subject to OPC correction due to the influence of the cells arranged in the periphery
  • its width 1002 is the exposure wavelength of the exposure apparatus. It depends on ⁇ , the numerical aperture of the lens used, the acid diffusion constant of the resist used, and the standard dimensional accuracy.
  • the peripheral region is a region for correcting the influence of interference caused by overlapping of diffracted light from the patterns constituting the adjacent cells. Therefore, in order to determine the range of the peripheral area, the diffraction image intensity indicating the point image intensity distribution of the exposure optical system that projects the mask pattern is considered.
  • the influence of interference by the third-order diffraction image is negligibly small.
  • the range of influence of changes in the OPC pattern on the periphery is up to the third-order diffraction image, and it was possible to obtain sufficient accuracy even if the peripheral region was 1.62 / NA from the edge of the cell.
  • the required calculation area can be reduced to about 1/3 of the total chip calculation.
  • the calculation amount is proportional to the square of the calculation area because a two-dimensional projection image on the wafer is calculated. Therefore, when the calculation area is reduced to about 1/3, the calculation amount is reduced to about 1/9.
  • the force S with the width of the peripheral area where sufficient accuracy can be obtained is 1.62 / NA. If this value is not on the grid of the mask design, it will be 1.62 ⁇ / ⁇ The value you get is good.
  • reference numeral 1003 denotes a cell boundary region
  • 1004 denotes an active region (diffusion layer region)
  • 1005 denotes a gate and a gate wiring
  • 1006 denotes a conduction hole (usually called a contact).
  • the outside of the active region 1004 is a region called a field, which is an insulating region from the semiconductor substrate, and is a region called isolation (element isolation).
  • isolation element isolation
  • Gate width wl, contact diffusion layer alignment margin dl, d2, resolution failure between adjacent cells (pattern connection failure) avoidance margin si, gate wiring rise to diffusion layer Failure avoidance margin s2 is re-OPC It is an adjustment site. If the gate width wl is not within the accuracy of the standard, the transistor characteristics deteriorate due to the narrow channel effect. If the contact diffusion layer alignment margins dl and d2 cannot be obtained, conduction failure due to increased contact resistance occurs.
  • FIG. 33 shows an example of an adjustment variable for the gate width wl.
  • the width mwl is adjusted using the genetic algorithm method described above.
  • Fig. 34 shows examples of adjustment variables for contact-diffusion interlayer alignment margins dl and d2.
  • the end of the diffusion layer is deformed into a hammerhead shape with width hi and length h2 and adjusted using the genetic algorithm method described above.
  • FIG. 35 shows an example of avoiding a resolution failure (pattern connection failure) between adjacent cells.
  • the amount of retreat at the tip of the active area 1004 is set as a variable il.
  • Fig. 36 shows an example of avoiding failure of the gate wiring on the diffusion layer.
  • the length i3 and width i2 of the receding region of the portion facing the gate wiring 1005 are variables. These variables are used for the genetic algorithm described above. Adjust using the method.
  • the gate length 11 shown in Fig. 37, the resolution avoidance failure (pattern connection failure) between adjacent cells (s4), the avoidance margin s3 for preventing the gate wiring from reaching the diffusion layer, and the protrusion amount pi from the active area are re-established OPC adjustment site. If the gate length 11 is not within the accuracy of the standard, the threshold voltage control of the transistor will not remain and the transistor characteristics will vary greatly, resulting in unstable circuit operation.
  • FIGS. 38 (a) and 38 (b) are examples of adjustment variables with a gate length of 11. Since the gate length is the dimension that most sensitively affects the transistor characteristics, particularly high dimensional accuracy is required. Usually, since a pad for establishing electrical connection with the wiring layer is formed on a part of the gate wiring, the transfer pattern is deformed by the influence of the diffracted light from the part. In order to prevent the deformation at least on the active area, a complicated OPC as shown by 1005a in Fig. 38 (a) is applied. First, apply OPC so that the desired dimensional accuracy can be obtained in the case of a single cell. After that, referring to another cell pattern arranged on the outer circumference, as shown in Fig. 38 (b), the above-described genetic algorithm method is used with the line width mil as a variable while maintaining the outer shape of the OPC. Adjusted.
  • FIG. 39 is an example of avoiding a resolution failure (pattern connection failure) between adjacent cells.
  • the amount of retraction at the tip mhl of the gate wiring pattern 1005a which is the force of OPC in the case of a cell alone, is a variable.
  • Figure 40 shows an example of avoiding failure of the gate wiring on the diffusion layer.
  • the variables in this case are the width i4 and depth i 5 of the receding part of the gate wiring facing the diffusion layer region (active region) 1004. .
  • FIGS. 41A to 41C show examples of correction of protrusion from the active region.
  • the design layout is a rectangular layout as shown in Fig. 41 (a), with force S.
  • the pattern edges are shown in Fig. 41 (b) due to effects such as exposure light diffraction and resist acid diffusion. It becomes a rounded shape like If this rounded part is applied to the active region, the transistor characteristics deteriorate due to phenomena such as punch-through. Therefore, a certain amount of protrusion must be ensured.
  • the variable in this case has a width h3 at the gate edge. A hammer head of length h4 was used.
  • Figure 42 shows an example of the contact layer layout.
  • Patterns for correcting OPC under the influence of external cells are patterns related to interaction regions 1009a to 1009e from external cell patterns 1008a to 1008e, and are indicated by reference numerals 1006a to 1006e in the figure.
  • the radius of these interaction regions 1009a to 1009e is a force of 1.62 / NA depending on the acid diffusion constant of the resist and the standard dimensional accuracy.
  • the variable of the pattern 1006f to which this re-OPC is applied is the height h5 and the width h6, and the center position 1020 is also used as a variable to correct the positional deviation.
  • the various variables in the above-mentioned Study Example 4 described above include evolutionary strategies, genetic programming, worm type search, blind search methods such as EDA, stochastic search methods, It can also be adjusted by deterministic search methods including the hill-climbing method, the iterative golden section method, and the Powell method.
  • FIG. 52 is a schematic diagram showing the data structure of a cell designed based on Study Example 4.
  • the cell data structure consists of the following four elements: the design pattern shown in Fig. (A), the OPC pattern shown in Fig. (B), the adjustable area (first area), and the evaluation points.
  • the design pattern has the same data structure as that of the conventional standard cell. This makes it easy to maintain compatibility with existing EDA tools.
  • the OPC graphic pattern is generated using the method described in Study Example 1.
  • the adjustable region (first region) has the same meaning as the peripheral region described in Study Example 4.
  • a portion other than the adjustable region in the cell is referred to as a fixed region.
  • the adjustable area is used to indicate that the OPC figure contained in it is to be adjusted. All OPs contained in a cell by judging in the adjustable area c Since it is not necessary to classify figures individually as to whether or not they are adjustment targets, the data structure is simple and cell design can be facilitated.
  • the evaluation point which is the last element, is arranged at a location where an error should be calculated by comparing the dimension of the exposure pattern obtained by the optical simulation with the dimension of the design pattern.
  • the error information measured at the evaluation point is used in the evaluation of the chromosome in the genetic algorithm as the evaluation function described in Example 1 above.
  • stochastic search methods including annealing method, insect type search, EDA, etc.
  • deterministic search methods including hill climbing method, iterative golden section method, Powell method, etc. But it is obvious that it can be used in the same way.
  • Patent Document 6 Japanese Patent Laid-Open No. 2006-058413
  • Patent Document 7 Japanese Patent Laid-Open No. 2005-156606
  • Pattern A has 107 evaluation points. Each evaluation point was set at a location where the line width of the exposure pattern or the dimension of the exposure pattern tip was evaluated.
  • Figure 47 shows the evaluation areas set as A1 to A8 and F1 to F4 in Figure 46, and the maximum, minimum, and average values of the line width variation in each evaluation area are shown as a percentage (%). become.
  • the line width variation is expressed as an error indicating how much the exposure pattern has fluctuated with respect to the design pattern width.
  • Figure 47 shows that the error of all evaluation points is within 3%.
  • cell 4 of pattern A is replaced with ceU5 as shown in Fig. 48, and the pattern after this replacement is pattern B.
  • 109 evaluation points for pattern B are set and distributed in the evaluation area shown in Fig. 49.
  • Figure 50 shows the measurement results of the line width variation caused by changing the cell for each evaluation area. From this, it can be seen that the optical proximity effect generated by the circuit correction has a large effect only in the evaluation area A5 and can be almost ignored in other areas.
  • Figure 51 shows the measurement results of line width variation in Pattern B after adjustment. From this result, it can be seen that the maximum line width variation of 12.33% that occurred before adjustment was suppressed to within 3%. Furthermore, it can be confirmed that the adjustment of evaluation area A5 affects other areas.
  • OPC can be executed with local correction even if a part of the circuit is modified after layout.
  • the present inventor has proposed an adaptive OPC technique as a new OPC technique in the study example.
  • the adaptive OPC technology lays out an adjustable OPCed cell (hereinafter referred to as an “adjustable OPCed cell”) that has an adjustable area and a fixed area to which OPC is applied in advance. This method optimizes and adjusts the adjustable area according to the OPE from the periphery.
  • the adaptive OPC technology has the following two basic concepts.
  • the first is an adjustable OPCed cell.
  • This is a cell to which OPC has been applied in advance. Yes, it has an adjustable area where the OPC figure can be adjusted, and a fixed area where the OPC figure is fixed.
  • the adjustable region is located in the periphery of the cell and includes an adjustable figure. This makes it possible to correct OPE due to the influence of neighboring cells.
  • the fixed area is located in the center of the cell where the influence of OPE due to neighboring cells is small and the OPC figure is fixed, so it is not necessary to recalculate the OPC figure after layout.
  • the second is optimization adjustment of the OPC figure after cell layout. After layout using the adjustable OPCed cell, the OPC figure in the adjustable area is adjusted by the optimization method.
  • the OPC calculation area can be reduced, so that the OPC processing time can be greatly reduced.
  • FIG. 52 (b) shows an adjustable OPCed cell.
  • An adjustable OPCed cell is created by applying OPC to the design pattern shown in Fig. 52 (a) and then defining the periphery of the cell as an adjustable region (first region) and the center of the cell as a fixed region. .
  • the OPC figure in the adjustable area is called the adjustable figure
  • the OPC figure in the fixed area is called the fixed figure.
  • the hatched area in Fig. 52 (b) represents the adjustable area
  • the white area represents the fixed area.
  • the above evaluation points are set on the design pattern, such as the contact portion and the wiring portion on the diffusion layer, where high-precision OPC is required.
  • the deviation rate between the projected image and the design pattern by optical simulation is measured as an error.
  • the adjustable figure part is adjusted by an optimization method so that this error is minimized.
  • the characteristic of adaptive OPC technology is that, when adjusting an adjustable OPCed cell after layout, even if the influence range considered in the adjustment is limited to adjacent cells, adjustment is performed without reducing the adjustment accuracy. It is a point that can be. Since the calculation time of optical simulation for verifying the adjustment effect of OPC figures increases in proportion to the square of the area to be calculated, if the calculation area can be made as small as possible, the calculation time required for verification can be reduced. Power S can be. For this reason, adaptive OPC technology can be used for large layout patterns such as LSI chips.
  • a speed-up method is proposed in which the layout pattern areas calculated by the optical simulation are divided and the respective areas are processed in parallel.
  • the area of simulation based on adaptive OPC technology is divided into regions based on adjustable OPCed cells, and the processing for OPC optimization is performed in parallel by separate CPUs (Central Processing Units).
  • CPUs Central Processing Units
  • FIG. 53 is an example of a layout pattern before division, and four types of adjustable OPCed cells cellA (cellA;! To cellA4) are illustrated.
  • four kinds of adjustable OPC ed cells cellA (cellA;! To cellA4) are arranged in a matrix (2 rows 3 mm IJ) and regularly arranged in 6 rows! / Being! /
  • Each adjustable OPCed cell cellA is formed in, for example, a planar rectangular shape, and a plurality of design patterns LP are arranged therein.
  • This design pattern LP is a pattern that forms an integrated circuit pattern, and has the same data structure as a conventional standard cell. This makes it easy to maintain compatibility with existing EDA tools.
  • the symbol CL indicates a cell outer peripheral line (cell boundary) indicating the outer periphery of the cell cell.
  • the adjustable region is omitted.
  • the adjustable OPCed cell cellA referred to in the present embodiment is the same as the cell ce11 adopting the adaptive OPC technology in the study example!
  • FIG. 54 is a layout plan view showing the layout area of FIG. 53 with the divided areas SA (SA1, SA2) arranged, and FIG. 55 and FIG. 56 are respectively the upper left and upper center of the layout pattern of FIG.
  • FIG. 57 is a plan view showing the divided areas SA1 and SA2 extracted, and FIG. 57 is an explanatory diagram of the divided areas.
  • Each divided area SA (SA1, SA2) is formed in a flat rectangular shape larger than the adjustable OPCed cell cellA.
  • Each divided area SA (SA1, SA2) has information on its center adjustment area (reference area: RA) RA.
  • the reference area RA is hatched in the upper right diagonal line for easy viewing.
  • the divided region SA is generated based on the adjustable OPCed cell cellA.
  • the variable O PCed cell cellA is not divided by the dividing process. That is, the design pattern LP in the adjustable OPCed cell cellA is not divided. Therefore, when the reduction projection exposure process is performed using the mask produced by the mask pattern design method of the present embodiment, the pattern transfer accuracy can be improved.
  • the reference area RA is an area for considering the influence of OPE from another cell (another adjustable OPCed cell) ceU adjacent to the inner adjustable OPCed cell cellA.
  • this reference area RA a part of the design pattern LP of another adjacent cell is arranged.
  • an optimal OPC figure can be formed in the inside of the adjustable OPCed cell cellA.
  • the reference area RA is arranged on the left and right and the lower side of the adjustable OPCed cell cellA and is not arranged on the upper side. This is because the other cells (other hydrable OPCed cells) are placed on the left and right and lower sides of the adjustable OPCed cell cellA. (Le OPCed cell) This is because the cell is placed! /, NA! /.
  • the reference area RA is arranged around the adjustable OPCed cell cellA so as to surround the entire periphery of the other OPCed cell cellA.
  • the width W1 of this reference area RA is equal to the outer circumference of the adjustable OPCed cell cellA! /,
  • the wavelength of the exposure light used for pattern exposure, and the numerical aperture of the lens of the exposure machine is set to NA. Then, it is 1.62 / NA or 1.12 / NA, which is equal to the width of the above-mentioned adjustable region.
  • the reference area RA of a certain divided area SA SAl
  • SA divided area
  • FIG. 58 and FIG. 59 show how the reference area RA is updated.
  • the power of updating is shown separately in FIGS. 58 and 59 to make the drawing easier to see.
  • parallel processing is performed as described later, updating is performed simultaneously.
  • the reference area RA of the divided area SA1 on the left side in Fig. 58 includes the adjustable figure of the adjustable OPCed cell cellA in the divided area SA2 on the right side of Fig. 58.
  • the figures are the same.
  • the shape of the reference area RA in the divided area SA1 remains in the shape of the figure of the adjustable OPC ed cell cellA in the divided area SA2 before adjustment.
  • the adjustable figure in the adjustable OPCed cell cellA changes as the shape is optimized and changes, so there is a difference in the overlapping figure of the left and right divided areas SA1 and SA2 in Fig. 58.
  • the divided areas SA1 and SA2 are mutually interchanged.
  • the influence of OPE from the adjacent cell (Ayastable OP Ced cell) ceU can be secured!
  • the cell library used in the LSI chip to be developed is designed (Stl). Subsequently, each cell library is preliminarily subjected to OPC processing, and the adjustable OPC figure in the peripheral area (interference area) is made an adjustable figure, thereby producing an adjustable OPCed cell (St2). . Completing OPC for each cell eliminates the need for OPC processing on the entire chip after placement. Therefore, the OPC processing time can be greatly shortened.
  • the layout pattern is divided into areas based on the adjustable OPCed cells, thereby generating divided areas SA.
  • the divided area SA includes a figure of an adjustable OPCed cell cellA arranged at the center thereof and a figure of the reference area RA arranged at the periphery thereof.
  • the reference area RA of a certain divided area SA is an area that overlaps with the adjustable area of another adjustable OPCed cell cellA adjacent to the adjacent OPCed cell cellA of the divided area SA (St4).
  • each divided area SA is distributed to each CPU (process) of the parallel computer, and optimization adjustment of the adjustable figure is performed in parallel for each divided area SA (St5A).
  • the processing speed can be improved by reducing the optical simulation area.
  • the processing speed can be improved by reducing the number of OPC figures to be optimized.
  • the processing speed can be further improved by processing the plurality of divided regions in parallel.
  • an optimal OPC figure can be formed in the inner OPCed cell cellA.
  • the pattern of the reference area RA is not optimized, but the graphic of the reference area RA is updated between adjacent divided areas SA (St5B). That is, the reference area R before adjustment
  • the figure of A is updated to reflect the optimization results of the cells adjacent to each other (Adjustable OPCed cells). This makes it possible to accurately calculate the OPE from adjacent cells, thus improving the OPC correction accuracy.
  • GA Genetic Algorithm
  • FIG. 61 shows a flow chart of the parallel optimization algorithm using GA in this embodiment. As an overall flow, first, a divided area is assigned to each process performing parallel processing (AStl).
  • the parameter of the reference area is updated between adjacent processes for each generation L (ASt8, ASt9). Based on the parameters of the best individual of each process at that time, the numerical value of the reference area of the adjacent process is calculated. It is updated and reflected in subsequent optical simulations of fitness evaluation.
  • the above procedure adjusts the adjustable figure so that the projected image by optical simulation approaches the design pattern.
  • variable that determines the shape of an adjustable figure is represented by a one-dimensional array composed of the same number of adjustment points.
  • Fig. 62 shows the adjustment location of the adjustable figure and the chromosome gene sequence in the optimization corresponding to this adjustment location.
  • the chromosome consists of the same number of genes as the adjustment points, and each gene is the side of the polygon of the adjustable figure (a, b, c, d in Fig. 62) or the line width of the polygon (Fig. 62). e, f, g, h), expressed as real values.
  • the fitness used for optimization is calculated by the following procedure. First, the projected image of the mask pattern determined by the chromosome is calculated using an optical simulator. Based on this result, the ratio of deviation between the projected image size P and the design pattern size O is calculated as the error F at the evaluation point using the following equation.
  • i an evaluation point.
  • errors at all evaluation points are calculated, and fitness is calculated by the following equation using the maximum error max ⁇ Fi ⁇ among them.
  • the maximum fitness value (smaller error) means that the optimal adjustable figure is generated.
  • the projection image evaluation method differs between the line width and the tip, this will be described with reference to FIG.
  • the distance between the two evaluation points Ela and Elb is the dimension 01 of the design pattern
  • the width of the projected image on the line connecting the evaluation point Ela and the evaluation point Elb is the dimension of the projection image.
  • the area of the layout pattern for simulation (exposure pattern evaluation) can be divided, and the calculation time of the projected image can be reduced.
  • the manufacturing TAT of a semiconductor device manufactured using a mask manufactured by the mask pattern design method of the present embodiment can be shortened. As a result, the manufacturing cost of the semiconductor device can be reduced.
  • an adjustable OPCed cell is used as a basis, so that it is not segmented. Thereby, it is possible to improve the transfer accuracy of the pattern transferred to the resist film using the mask manufactured using the mask pattern design method manufactured in the present embodiment.
  • the above (1) to (6) can suppress an increase in the amount of data and manufacturing time when designing a mask pattern due to the miniaturization of the pattern of the semiconductor device. It is possible to cope with the miniaturization.
  • the force described in the case of adopting adaptive OPC technology and using an adjustable OPCed cell can be applied to the case of using a normal cell that is not limited to this. That is, in the above embodiment, the force S adjusted for the OPC shape of the adjustable area of the adjustable OPCed cell in the OPC optimization process is not limited to this.
  • the OPC figure may be adjusted.
  • the force described in the case where the created mask is applied to the process of reducing projection exposure of a desired pattern in a semiconductor device is not limited to this.
  • the desired pattern in the head or the like can be applied to the process of reducing projection exposure.
  • optimization adjustment was performed by parallel processing divided into regions using the method of the above embodiment, using a test pattern in which six cells were arranged.
  • optimization adjustment was performed with the same test pattern using a master-slave model, which is a typical parallel processing of GA adjustment.
  • master-slave model which is a typical parallel processing of GA adjustment.
  • Fig. 64 shows the comparison conditions of the above experimental methods. By comparing these conditions, it is possible to verify the advantages of the method of the above embodiment.
  • cell cellAl to cellA4 were fabricated using the 130nm library developed by Semiconductor Research Center for Semiconductor Science (STARC). This is a cell for producing a test pattern used for a verification experiment.
  • the size of 2 ⁇ 4 X 3.6 i m 2 was set Ajiyasutaburu area from the edge of the cell 446. 65 nm region, the remaining and Fikusudo region. The width of this region is a value calculated assuming that the range up to the third order diffraction image (third order in Fig. 65) of the diffraction image intensity distribution shown in Fig. 65 is the OPE influence range.
  • each adjustable OPCed cell is adjusted in advance in the state of the cell alone, and the correction accuracy is based on the international semiconductor technology roadmap ( The required accuracy of the most advanced process defined by International Technology Roadmap for Semiconductor (ITRS) is 3%.
  • the test pattern used in the experiment prepared by placing it on the dam is shown. In this test pattern, the maximum error value deteriorated to 5.51% due to the placement. This shows that even if each cell was adjusted to within 3%, the error increased due to OPE from the adjacent cells.
  • an experiment was conducted to verify the effectiveness of the method of the above embodiment, with the test pattern having a maximum error value of 5.51% as the initial state.
  • FIG. 67 shows the adjustment results of the method of the above embodiment and the comparative two methods. It can be seen that the master slave in parallel processing by the same six CPUs and the method of the above-described embodiment have a shorter adjustment time and less error after adjustment in the method of the above-described embodiment. Using the adjustment time of the conventional method as a reference, the master-slave achieved a speed increase of about 6 times as theoretically, and the method of the above embodiment achieved a speed increase of about 11.4 times. Comparing this experimental result with the experimental conditions shown in Fig. 64, it can be seen that reducing the calculation area of the layout pattern is more effective than reducing the number of evaluations per CPU.
  • Fig. 68 shows the optical simulation time required for one evaluation. It can be seen that the optical simulation time is shortened by segmentation. Therefore, in the method of the above-described embodiment, the optical simulation time can be shortened by dividing the region, and the processing time of the OPC calculation can be increased. In addition, it can be seen that the adjustment result by the method of the above embodiment can be generated with an accurate OPC pattern that satisfies the required accuracy of 3% defined by ITRS with less error than the other two methods. In other words, in the method of the above-described embodiment, in addition to increasing the speed, it is possible to perform OPC correction with higher accuracy.
  • FIG. 69 shows how the adjustment experiment converges using the method (solid line) and the master / slave (dashed line) of the above embodiment.
  • the horizontal axis of the graph indicates the number of generations, and the vertical axis indicates the maximum error.
  • the master slave converges during the optimization.
  • the method of the above-described embodiment can realize high-speed optimization adjustment by increasing the convergence to the optimal solution by reducing the number of adjustment figures per CPU. did it.
  • the region division described in the above embodiment makes it possible to effectively utilize the features of the adaptive OPC technology that are related to the scale of the layout pattern.
  • Conventional adaptive OPC technology is difficult to apply to large layout patterns. For example, in a logic part in a certain 2 mm square LSI chip, the number of cells used is 266,953, and it seems impossible to apply without area division and parallel processing by the method of the above embodiment. If there are 16 adjustment figures in one cell like the cell used in the verification experiment above, the number of adjustment figures on the LSI chip is 4.27 million, making simultaneous adjustment impossible. close. On the other hand, in the method of the above embodiment, by dividing the area, the number of figures to be adjusted at the same time is 16, so that optimization adjustment can be performed.
  • the adaptive OPC technique functions as a practical OPC generation method and can be applied to an actual large-scale LSI chip.
  • the method of the above embodiment does not require special know-how and trial and error, satisfies the accuracy required by the state-of-the-art process defined by ITRS, and functions sufficiently as an OPC technology after the 90 nm generation.
  • the present invention can be used for a mask pattern design method using a cell library pattern subjected to optical proximity correction (OPC) processing.
  • OPC optical proximity correction

Landscapes

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Description

明 細 書
マスクパターン設計方法、マスクパターン設計装置および半導体装置の 製造方法
技術分野
[0001] 本発明は、リソグラフィのマスク技術に係わり、特に、光リソグラフィの露光波長より 小さ!/、パターンを形成するためのマスクパターン設計技術、マスクパターン設計装置 および半導体装置の製造技術に関するものである。
背景技術
[0002] 半導体産業では、半導体集積回路の集積密度の増加に伴い、半導体ウェハ上に LSIパターンを転写する光リソグラフィの解像度を向上させるための技術が求められ てきた。その代表例として、位相シフトマスクや変形照明などの超解像度技術が挙げ られる。
[0003] し力、し、現在、これらの技術だけでは、半導体ウェハに転写する LSIパターンの忠 実性を維持することが困難になっている。その理由は、転写する LSIパターンの微細 化が進むにつれて光近接効果（Optical Proximity Effect:以下、 OPEと略す）が顕在 化するからである。
[0004] これは、マスクパターンで回折した光のうち、低次成分の回折光しか半導体ウェハ 上に集光されないことにより、マスクパターンの輪郭がそのまま半導体ウェハ上に形 成されず、パターンの角部が丸くなつたり長さが短くなつたりする等、パターンの形状 精度が大幅に劣化し、パターンの忠実性が低下する現象である。
[0005] この OPEの問題は、半導体集積回路の微細化に伴い、転写する LSIパターンの最 小ピッチの半分 (ノ、ーフピッチ（half pitch)：以下、 hpと略す）が露光波長以下になる と、マスクパターンによって回折された光のうち、低次成分し力、レンズを通過できなく なり、半導体ウェハ上に到達できる回折光の次数が低下するので顕著になる。例え ば露光波長が 248nmで、 hpが 350nm (hp〉露光波長）の光リソグラフィではそれほ ど問題視されていなかった力 現在主流の露光波長が 193nmで、 hp力 S90nmの 90 nm世代 (hp <露光波長）の光リソグラフィでは、 OPEが深刻な問題となって!/、る。 [0006] そこで、現在では、マスクパターンの設計において、上記 OPEを打ち消す補正パタ ーンを生成する光近接効果補正（Optical Proximity Correction；以下、 OPCと略す） が必要不可欠となっている。この OPCは、 OPEを事前に予測し、マスクパターンの寸 法や形状を補正することで、 LSIパターンの半導体ウェハへの転写精度を向上させ る技術である。
[0007] 現在、用いられて!/、る OPCの手法は、主にルールベース OPCと、モデルベース O
PCとに大另することカでさる。
[0008] ルールベース OPCは、隣接パターンの距離や寸法に応じて補正図形の形状ゃ寸 法を定めるルールテーブルを作製し、これに従いマスクパターンを補正する。この方 法には、計算速度が速ぐ補正後のマスクデータ量があまり大きくならないという利点 力 sある。
しかし、補正精度を向上させるためにはより複雑なルールが必要となるため、ルー ルを作製する作業負荷が増大する。さらに、半導体集積回路の微細化が進むと、 OP Eの影響範囲が、隣接するパターン間の最小距離を越え、ひとつ先のパターンから の OPEにより、補正精度が急激に悪化する。そのため、 hpが 130nm世代以降の OP Cでは、ルールベース OPCは精度があまり必要とされない部分などに限定され用い られている。
[0009] このようなルールベース OPCについては、例えば特開 2002— 303964号公報（特 許文献 1)および特開 2001— 281836号公報（特許文献 2)に開示がある。上記特 許文献 1には、線幅および隣接するスペース幅に応じて図形演算することによって、 また、上記特許文献 2には、線分ベクトル化処理および線分ソート処理を行って線幅 およびスペース幅の算出を行い、ハッシュ関数を用いた補正テーブルを参照してパ ターン補正を行うルールベース OPCがそれぞれ開示されている。
[0010] モデルベース OPCでは、 OPEによって変動する露光パターンの形状や寸法を光 学シミュレーションにより予測して、これを打ち消すための補正図形を作製する。この 方法は、ルールベース OPCよりも緻密な補正を行うことができるため、 hp力 Sl30nm 世代以降の OPCの補正精度に対応可能である。
[0011] し力、し、モデルベース OPCでは、マスクパターンを構成する全てのパターンに対し て補正計算を行う（チップ全面 OPC)ために、膨大な計算負荷（時間、マスクデータ 量）がかかるという問題がある。特に、光学シミュレーションでは、光学理論に基づく 計算モデルを用いているため、その処理時間は、計算するレイアウトパターンの面積
(メッシュ数 X精度）の 2乗に比例して増大する。これら計算負荷は、半導体集積回路 の微細化とともに増加しており、マスクコストを引き上げる深刻な要因の 1つとなってい る。この問題点は、半導体産業においてデバイスの微細化を妨げる深刻な問題とし て認識されている。
[0012] このようなモデルベース OPCについては、例えば特開 2004— 061720号公報（特 許文献 3)に開示がある。この特許文献 3には、転写実験によりプロセス効果を取り込 んだモデルベース OPCが開示されて!/、る。
[0013] 上記の光シミュレータを用いたモデルベース OPCでは、所望の転写パターンを得 るまでマスクパターンを変形させて行くのである力 その追い込み方によってさまざま な方法が提案されている。例えば、光学像が部分的に膨らんでいたらその分を細ら せ、また細っていたらその分を太らせ、その状態で光学像を再計算して次第に追い 込んでいく方法、いわゆる逐次改善法などがある。また、遺伝的アルゴリズム (Genetic Algorithm)を用いて追!/、込んで行く方法も提案されて!/、る。遺伝的アルゴリズムを用 いた方法では、パターンを複数の線分に分割し、それらの線分の変位を変位コードと して割り当てる。変位コードを染色体とみなして、遺伝の進化を計算し、所望の光学 像に追い込む方法である。
[0014] 上記遺伝的アルゴリズムは、集団遺伝学をモデルとした探索手法であり、対象とす る問題に依存せずに高い最適化性能を示せるなどの優れた性能が知られている。遺 伝的アルゴリズムの参考文献としては、例えば、出版社アディソン 'ウェスレイ'パブリ シング'カンパ二（ADDISON— WESLEY PUBLISHING COMPANY, INC.)力 989年 に出版した、デイビッド'ィ一'ゴールドバーグ（David E. Goldberg)著のジェネティック 'アルゴリズム.イン.サーチ，ォプティマイゼイシヨン，アンド 'マシーン'ラーニング（G enetic Algorithms in search, Optimization, and Machine Learningノ (^特許义 |欲 1ノ がある。また、遺伝的アルゴリズムを用いた OPCの最適化法については、例えば特 許第 3512954号公報（特許文献 4)に記載がある。 [0015] 遺伝的アルゴリズムでは、探索問題の解候補を染色体と呼ばれるビット列で表現し 、複数の染色体からなる集団に対して文字列操作を行い、生存競争を行わせる。各 染色体は探索問題そのものである目的関数により評価され、その結果はスカラー値 である適応度として計算される。高い適応度を持つ染色体には、多くの子孫を残す 機会を与える。さらに、集団内での染色体同士で交叉を行い、突然変異を施すことに よって、新しい染色体を生成する。このような処理を繰り返すことにより、より高い適応 度を持つ染色体が生成され、適応度の最も高!、染色体が最終的な解となる。
[0016] しかし、上記の遺伝的アルゴリズムを活用した従来のマスクパターン設計では、半 導体チップの回路パターンを定義するマスクの全図形に対して OPCを行なっている ため、回路パターンの微細化に伴う図形数の増大に起因して、処理時間が膨大にな つている。
[0017] 実際に 90nmノードデバイスで数十時間の時間を要しているケースがある。また、露 光にとって極限の解像度でパターンを形成することによる露光コントラストの低下のた め、さらなる微細化では OPCはより複雑かつ図形数の多いものとなり、例えば 65nm ノードデバイスでは、マスクパターン発生に力、かる時間は数日にも及ぶようになって 来た。その一方、半導体装置の製品サイクルは短くなつていることから、マスクパター ン設計において、 OPC処理時間の短縮は、極めて大きな課題となっている。
[0018] 例えば特開 2002— 328457号公報（特許文献 5)には、マスクレイアウト全体では なぐ部分ごとに図形を変更する方式が記載されている。その手順は、まず、設計レ ィアウトデータ中に含まれる補正対象セルの各々について、その対象セルの周囲に 他の図形が存在するか否かに応じて、特定の形式で表現された環境プロファイルを 決定する。そして、セル置換テーブルを参照して、決定された環境プロファイルに対 応して置き換えられるべき補正パターンの名前である置換セル名を読み出し、補正 後、レイアウトデータを生成する。最後に、読み出した置換セル名に対応する補正パ ターンをセルライブラリから取り出し、補正完了済みのマスクデータを生成する。
[0019] また、特開 2006— 058413号公報（特許文献 6)や、特開 2005— 156606号公報
(特許文献 7)には、実際のリソグラフイエ程で短絡不良や開放不良が発生する可能 性が高い危険箇所をチップ全体の光学シミュレーションにより求め、危険箇所周辺に 測定ポイントを配置したり、危険箇所周辺だけをより詳細にシミュレーションしたりする ことによって、 OPC図形の調整を行う技術が開示されている。
[0020] また、例えば米国 APRIO社製「HALO— OPC」（ソフトウェア製品）のように、レイァ ゥト後のマスク設計データにおいて、 ECO(engineering change order)などの部分的 な変更があった場合は、影響のある部分だけを再度 OPC処理することにより、マスク レイアウト全体を OPC処理する場合に比べて処理時間を短縮できるようにした EDA( Electronic Design Automation)ツーノレが巾販されている。
[0021] また、プニート グプタ、フクールェン ヘン、アンド マーク ラビン（Puneet Gupta，F ook-Luen Heng and Mark Lavin)、メリット オフ、、 セノレワイズ モデノレ一ベースド O PC デザイン アンド プロセス インテグレイシヨン フォー マイクロエレクトロニック マ二ュファクテャリンク II (Merits of Cellwise Model-Based OPC Design and Proce ss Integration for Microelectronic Manufacturing II)、フース ダプノレ リープマン編 集（edited by Lars W丄 iebmann)、プロシーディングス ォブ エス'ピー 'アイ'ィー（P roc.of SPIE) Vol.5379，2004 (非特許文献 2)には、事前に想定した周囲の状況に応じ て、セル内部の OPC図形を予め決定しておく技術が開示されて!/、る。
[0022] また、上記チップ全面のモデルベース OPCの問題点を解決するための手段として 、セルワイズ OPC (cell— wise OPC)が提案されている。このセルワイズ OPCの特 徴は、レイアウト設計の前段階としてセル毎に OPCを適用することでチップ全面 OPC を不要とし、設計時間とマスクデータ量とを削減することである。代表的なセルワイズ OPCでは、セルライブラリ設計段階で使用頻度の高!/、標準的なセルに対して OPC を適用している。
[0023] このようなセルワイズ OPCについては、例えば、シン ワン その他著（Xin Wang, et al.)、エタスプロイテイング ハイアラキカル ストラクチャ トウ ェンハス セルベース アールィーティー ウイズ ローカラィズド OPC レコンフィギュアレイシヨン デザィ ン アンド プロセス インテグレイシヨン フォー マイクロエレクトロニック マ二ュファ クテヤリング 丄 II (bxploiting hierarcnical structure to enhance cell-based REl with lo calized OPC reconfiguration ， Design and Process Integration for Microelectronic M anufacturing III)、ラース ダブノレ リーブマン編集 (edited by Lars W.Liebmann)、プ 口シーデイング ォブ エス 'ピー'アイ 'ィ一（Proceedings of SPIE) Vol.5756，2005(非 特許文献 3)に記載があり、予めセル毎に OPC処理をしておぐセルワイズ OPC (Cel 1 Wise OPC)方式が開示されている。
また、例えば特開平 11 327120号公報（特許文献 8)には、膨大な量のマスクパ ターンのシミュレーションを効率良く行うために、マスクパターンを複数の領域に分割 し、複数の演算処理プロセッサの各々に分割したマスクパターン領域毎の光強度シミ ユレーシヨン計算を実行させる技術が開示されている。
特許文献 1 :特開 2002— 303964号公報
特許文献 2：特開 2001— 281836号公報
特許文献 3：特開 2004 _ 061720号公報
特許文献 4 :特許第 3512954号公報
特許文献 5：特開 2002— 328457号公報
特許文献 6 :特開 2006— 058413号公報
特許文献 7：特開 2005— 156606号公報
特許文献 8：特開平 11 327120号公報
非特許文献 1 :デイビッド 'ィ一'ゴールドバーグ（David E. Goldberg)著、ジエネティッ ク.アルゴリズム.イン.サーチ，ォプティマイゼイシヨン，アンド 'マシーン'ラーニング（ Genetic Algorithms in Search, Optimization, and Machine Learning)、 /アインノ 'ヮ エスレイ.パブリシング'カンパ二（ADDISON- WESLEY PUBLISHINGCOMPANY, IN C.) 1989
非特許文献 2 :グプタ、フクールェン ヘン、アンド マーク ラビン（Puneet Gupta，Foo k—Luen Heng and Mark Lavin)、メリット ォブ セノレワイズ モデノレ一ベースド OP C デザイン アンド プロセス インテグレイシヨン フォー マイクロエレクトロニック マ二ュファクチャリノク II (Merits of Cellwise Model-Based uPし Design ana Process Integration for Microelectronic Manufacturing II)、フース ダフ、ノレ リープマン編集 ( edited by Lars W.Liebmann)、プロシーディングス ォブ エス'ピー 'アイ'ィー (Proc. of SPIE) Vol.5379, 2004
非特許文献 3 :シン ワン その他著（Xin Wang, et al.)、エタスプロイテイング ハイア ラキカノレ ストラクチャ トウ ェンハス セノレベース アーノレイ一ティー ウイズ ロー力 ライズド OPC レコンフィギュアレイシヨン デザイン アンド プロセス インテグレイ シヨン フォー マイクロエレクトロニック マ二ュファクチャリング III (Exploiting hierar chical structure to enhance cell-oased RE with localized OPC reconriguration， De sign and Process Integration for Microelectronic Manufacturing III)、フース ダプノレ リーブマン編集（edited by Lars W.Liebmann)、プロシーデイング ォブ エス ·ピー · アイ 'ィ一（Proceedings of SPIE) Vol.5756, 2005
発明の開示
発明が解決しょうとする課題
[0025] 前述した特許文献 5に記載された方式は、補正対象セルに関し、想定し得るすべ ての環境プロファイルにつ!/、て、置き換えられるべき最適な補正パターンを決定し、 各補正パターンに置換セル名を与え、前記環境プロファイルと置換セル名とを関連 付けて、あらかじめセル置換テーブルに格納しておかねばならないので、事前準備 に要するコストが大きぐ多くの記憶領域が必要となるなどの問題がある。
[0026] また、前述した特許文献 6や特許文献 7では、チップ全体の光学シミュレーションに よって求めた危険箇所の周辺に測定ポイントを配置したり、危険箇所の周辺だけをよ り詳細にシミュレーションしたりすることによって、 OPC処理時間の短縮を図っている 。しかし、これらの従来技術は、危険箇所の検出に多大な計算時間を要するため、 O PC処理時間を有効に短縮することができないという問題がある。
[0027] また、前述した HALO— OPCのような EDAツールは、 OPC処理済みのマスクレイ アウトデータに対して修正が加えられた際、その周囲の領域だけに OPC処理を施す 方式を採用しているが、セル単位で処理しないため、設計との整合性に劣るという問 題点がある。しかも、パターン転写時にホットスポットと呼ばれる忠実性の劣化が生じ 易いことから、短絡や断線が生じる可能性が高い箇所の OPC処理が終わった後、検 証ツールで精密に求める処理に大きな計算コストを要するという問題がある。
[0028] このように、従来の OPC技術は、回路パターンの微細化に伴う図形数の増加によつ て処理時間が増大し、半導体デバイスの製造 TAT(Turn Around Time)が増大し、ひ V、ては製造コストが増大するとレ、う問題を解決することが困難である。 [0029] また、上記セルワイズ OPCでは、次の 2つの理由から、高精度な補正が困難と考え られる。第 1は、 OPEは隣接セルの影響を受けるため、最適な OPC図形はセルの隣 接環境によって大きく変化する。加えて、セルの隣接環境はレイアウトの後まで決定 すること力 Sできない。第 2は、各セルの周辺部に特定のパターンを定義することで、セ ノレがレイアウトされる環境を想定している。そのため、想定外のセルがレイアウトされる と OPEを打ち消すことが困難になる。すなわち、上記セルワイズ OPCは、セルレイァ ゥト後の隣接するセルからの OPEの影響について充分な補正精度が確保されておら ず、補正精度を確保するためには、さらに複雑な計算を必要とする等の問題が残さ れている。
[0030] また、上記特許文献 8では、マスクパターンを分割する際に、データ量や面積に着 目して効率良く OPC処理可能なように分割領域の範囲を決めているので効率は良 いものの、セルを分割してしまう（すなわち、パターンを分割してしまう）場合があるの で、この技術により作製されたマスクを用いて転写されるパターンの転写精度が低下 する問題がある。また、上記特許文献 8では、 OPCの調整時に OPC図形が変化する ことについて充分な考慮がなされておらず、高精度な OPC図形の生成ができないと いう問題もある。
[0031] 本発明の目的は、 OPC処理時間を短縮することにある。
本発明の他の目的は、半導体装置の製作期間を短縮することにある。
本発明の他の目的は、半導体装置の製造コストを削減することにある。 本発明の他の目的は、 OPC補正精度を向上させることにある。
本発明のさらに他の目的は、半導体装置の微細化に対応することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0032] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
本発明は、 OPC処理が施された複数のセルを配置することで生成されたマスクレイ アウトパターンを、セルを基本として複数の領域に分割し、それぞれの領域に対して OPC最適化のための調整を並列して行うものである。
発明の効果
[0033] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0034] マスクレイアウトパターンを複数の領域に分割することにより、光学シミュレーション の計算面積を低減できるので、その計算時間を短縮することができる。
また、マスクレイアウトパターンを複数の領域に分割することにより、 1つの領域あた りの調整変数を減らすことができるので、最適解への収束性を高めることができる。ま た、並列処理により、分割した領域を同時に最適化することができるので、全体の調 整時間を短縮することができる。
[0035] また、マスクパターン設計に際して OPC処理時間を短縮できるので、半導体装置の 製造 TATを短縮することができる。その結果、半導体装置の製造コストを削減するこ と力 Sできる。
また、マスクレイアウトパターンの分割においてセルを基本に分割するので、セルを 分割してしまうことがない。このため、作製されるマスクを用いて転写されるパターンの 転写精度を向上させることができる。
図面の簡単な説明
[0036] [図 1]検討例の有効性を検証するため検討例を適用した SRAMのゲートに使われて V、るマスクパターンを示す平面図である。
[図 2]検討例の検証に用いたマスクパターンを示す平面図である。
[図 3]検討例の検証に用いたマスクパターンを示す平面図である。
[図 4]検討例の検証に用いたマスクパターンを示す平面図である。
[図 5]検討例の検証に用いたマスクパターンを示す平面図である。
[図 6]本発明の検証に用いたマスクパターンを示す平面図である。
[図 7]検討例の検証に用いたマスクパターンを示す平面図である。
[図 8]検討例の検証に用いたマスクパターンを示す平面図である。
[図 9]検討例の検証に用いたマスクパターンを示す平面図である。
[図 10]検討例の検証に用いたマスクパターンを示す平面図である。 園 11]検討例の検証に用いたマスクパターンを示す平面図である。
[図 12]図 1に示すマスクパターンの部分拡大平面図である。
[図 13] (a)は、図 2に示すマスクパターンの転写パターンを示す平面図、（b)は、図 4 に示すマスクパターンの転写パターンを示す平面図である。
園 14]検討例の検証に用いたマスクパターンを示す平面図である。
園 15]検討例の検証に用いたマスクパターンを示す平面図である。
[図 16]図 1に示すマスクパターンの転写パターンの部分拡大平面図である。
園 17]遺伝的アルゴリズムの計算手順を説明するフローチャートである。
[図 18]検討例の OPC処理方法に用いられる染色体の表現の一例を示す図である。
[図 19] (a)は、 NANDゲートのシンボルを示す図、（b)は、 NANDゲートの回路図、（ c)は、 NANDゲートのパターンレイアウトを示す平面図である。
[図 20]図 19 (c)に示す NANDゲートのパターンレイアウトにおいて、単位論理セルと 断面を定義する破線とを表す平面図である。
[図 21] (a)〜（f)は、図 20に示す単位論理セル部を形成する際に使用するマスクバタ ーンを示す図である。
[図 22] (a)〜（e)は、素子分離工程までを工程順に示す断面図である。
[図 23] (a)〜（e)は、チャネル形成までを工程順に表す断面図である。
[図 24] (a)〜（e)は、配線の一部の形成までを工程順に示す断面図である。
[図 25]図 21 (d)に示すマスクのパターンを示す構成図である。
園 26]図 25における設計目標からの差分寸法を遺伝子表現した例を示す図である。
[図 27]相対位置に基づいてセルのグループ化を行った例を示す図である。
園 28]染色体の適応度を得るための寸法の測定箇所を示す図である。
園 29]設計パターンとレジストパターンの差分画像を示す図である。
園 30]半導体装置の製造プロセスフローを示す図である。
[図 31]セル単体での OPC処理が施されたセルライブラリのセルを示す平面図である
〇
[図 32]図 31に示すセルの要部拡大図である。
園 33]ゲート幅の調整変数の実例を示す図である。 園 34]コンタ外-拡散層間の合わせ余裕の調整変数の実例を示す図である。 園 35]隣接セル間の解像不良回避の実例を示す図である。
[図 36]拡散層へのゲート配線乗り上げ不良回避の例を示す図である。
園 37]ゲート長、隣接セル間との解像不良 (パターン繋がり不良）回避余裕、拡散層 へのゲート配線乗り上げ不良回避余裕、アクティブ領域からの突き出し量の再 OPC 調整部位を示す図である。
[図 38] (a)および (b)は、ゲート長の調整変数の例を示す図である。
園 39]隣接セル間の解像不良回避の実例を示す図である。
[図 40]拡散層へのゲート配線乗り上げ不良回避の例を示す図である。
[図 41] (a)〜（c)は、アクティブ領域からの突き出し補正の例を示す図である。
[図 42]コンタクト層のレイアウト例を示す図である。
園 43]コンタクトパターンの調整変数の例を示す図である。
[図 44]回折像の強度と 2 π X ρ Χ ΝΑ/ λとの関係を示すグラフである。
[図 45]OPC図形形状が調整された 4種類のセルのアジヤスタブル領域を示す図であ
[図 46]図 45に示すセルの評価領域を示す図である。
園 47]図 46に示す評価領域における線幅変動の最大値と最小値および平均値を比 率で示す図である。
[図 48]図 45に示すセルの一部を他のセルと入れ替えた場合におけるアジヤスタブル 領域を示す図である。
[図 49]図 48に示すセルの評価領域を示す図である。
園 50]セルを変更したことにより発生した線幅変動の測定結果を評価領域ごとに示す 図である。
園 51]遺伝的アルゴリズムにより調整した後の線幅変動の測定結果を評価領域ごと に示す図である。
[図 52] (a)、 （b)は、セルのデータ構造を示す模式図である。
[図 53]本発明の一実施の形態である半導体装置の製造工程であるマスクの設計ェ 程におけるマスクパターンの分割前のレイアウト平面図である。 園 54]図 53のレイアウトパターンに分割領域を配置して示したレイアウト平面図であ
[図 55]図 54のレイアウトパターンの左上の分割領域を抜き出して示した平面図である
[図 56]図 54のレイアウトパターンの上中央の分割領域を抜き出して示した平面図で ある。
園 57]本発明の一実施の形態であるマスク設計工程における分割領域の平面図で ある。
園 58]図 55および図 56に示した分割領域における参照領域の更新の様子を示した 平面図である。
園 59]図 55および図 56に示した分割領域における参照領域の更新の様子を示した 平面図である。
園 60]本発明の一実施の形態であるマスクパターン設計方法における光近接効果補 正の処理手順の一例を示した説明図である。
園 61]本発明の一実施の形態であるマスクパターン設計方法における分割領域のァ ジャスタブル図形の調整にお!/、て遺伝的アルゴリズムを用いた並列最適化調整アル ゴリズムのフローチャート図である。
園 62]コード化の例として、アジヤスタブル図形の調整箇所と、この調整箇所に対応 した、最適化における染色体の遺伝子配列を示した説明図である。
[図 63]投影像の評価方法の説明図である。
[図 64]従来の適応型光近接効果補正技術、マスタースレーブモデルおよび実施の 形態の各実験手法の比較条件を示す図である。
[図 65]回折像強度分布を示すグラフ図である。
[図 66]4つのアジヤスタブル'オーピーシード 'セルを 6つランダムに配置して作製した 実験用のテストパターンのレイアウト平面図である。
[図 67]従来の適応型光近接効果補正技術、マスタースレーブモデルおよび実施の 形態の各実験の調整結果を示す図である。
[図 68] 1評価に掛かる光学シミュレーション時間を示した図である。 [図 69]実施の形態の手法（実線）とマスタースレーブ (破線）とによる調整実験の収束
Figure imgf000015_0001
符号の説明
8：!〜 92 セル
101a〜； !Olf 光透過部
102a〜； 102f 遮光部
110 単位セノレ
11 In n型半導体領域
nip p型半導体領域
112 多結晶シリコン膜
112A ゲート電極
115 絶縁膜
116 シリコン窒化膜
117 レジスト膜
117a~117d レジス卜ノ ターン
118 溝
119 絶縁膜
120 ゲート絶縁膜
121a, 121b 層間絶縁膜
1001 セノレ
1002 幅
1003 セル部境界領域
1004 アクティブ領域 (拡散層領域)
1005 ゲートおよびゲート配線
1005a ゲート配線パターン
1006 導通孔
1006a~1006e ノ ターン
1008a~1008e ノ、。ターン 1009a~1009e 相互作用領域
1020 中心位置
cell, celll~cell4 セノレ
cellA, cellA；!〜 cellA4 アジヤスタブノレ'オーピーシード'セノレ
LP 設計パターン
CL セル外周線 (セル境界）
SA, SA1 , SA2 分害頓域
RA 分割領域 (第 2領域）
発明を実施するための最良の形態
[0038] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施 の形態においては、複数のセクション、検討例または実施の形態に分割して説明す る力 特に明示した場合を除き、それらは互いに無関係なものではなぐ補足説明の 関係にあったり、詳細説明の関係にあったりするものである。また、実施の形態を説 明するための全図において、同一の部材には原則として同一の符号を付し、その繰 り返しの説明は可能な限り省略する。
[0039] (検討例 1)
本検討例 1の有効性を検証するため、図 1に示す SRAM (Static RAM)のゲートに 使われているマスクパターンの 1つをセルとして、これに本検討例 1を適用した。 まず、周辺環境によりマスクパターンの転写に影響があるかどうかの検証実験を行 つた。次に、その中でも影響が最も強いパターンに、本検討例 1の手法である遺伝的 アルゴリズムを用いたパターン設計手法を適用し、最適化できるかどうかの検証実験 を行った。以降で述べる実験では、表 1に示すようなリソグラフィ条件の下で検証を行 つた。
[表 1] 設定名称 設定値
I 1 93 nm
NA 0. 7 σ 0. 85/0. 55 (annula)
幅 90 nm スライスレべノレ 0. 298 (検証実験 1)
まず、マスクパターンが周辺環境の違いによって影響されるかどうかの検証実験を 行った。この検証実験に用いたマスクパターン P；!〜 P10をそれぞれ図 2〜図 11に示 す。これら 10個のマスクパターン P1〜P10は、 90nmの幅で設計されているため、理 想的な線幅は 90nmとなっている。本実験では、これらの転写パターンを作成し、図 1 2 (図 1に示す領域 S12の拡大図）に示す線幅（S31)と間隙（S32)の 2つの値を評価 値として比較することで、周辺環境の影響を検証した。なお、上記転写パターンは、 光学シミュレーション 'ソフトによって生成したものである。このようなソフトとして、例え ばリソテックジャパン社の「SOLID— C」が当業者に周知である（参照 URL;く http：〃 www.ltj.co.jp/index.ntml 。
表 2に上記マスクパターン P；!〜 P10の転写パターンの 2つの評価値を示す。
[表 2]
設定名称 S 3 1 (nm) S 32 (nm) 目標値 90. 00 142. 0
P 1 89. 90 142. 0
P 2 85. 50 146. 1
P 3 7 3. 90 161. 1
P 4 77. 50 1 57. 7
P 5 79. 64 1 56. 7
P 6 82. 30 148. 5
P 7 84. 12 146. 7
P 8 78. 76 1 58. 9
P 9 75. 61 154. 5
P 10 74. 48 158. 9
[0041] パターン PIでは、周辺環境の影響がまったくないため、理想的な線幅となっている 1S パターン P2や P3などは周辺からの影響が大きぐ P1と比較すると、線幅（S31) も間隙（S32)も大きくずれていることが分かる。
[0042] 図 13(a)に理想的なマスクパターン P1の転写パターンを示す。また、図 13(b)に最 も影響の大きいマスクパターン P3の転写パターンを示す。パターン P3は、線幅（S31 )や間隙（S32)ではなぐ全体的に大きな影響を受けていることが分かる。また、その 他のパターンの評価値を比較すると、周辺環境の違いにより、各パターンの転写バタ ーンへの影響度合いが異なることが分かる。実際のマスクパターンは、さまざまなセ ルが組み合わされて用いられるため、各セルによる影響も非常に大きぐ複雑になつ てくること力 S予想できる。従って、同じ設計のマスクパターンにおいても、周辺環境に 合わせた OPC図形の複雑な最適化が必要不可欠である。
[0043] (検証実験 2)
検証実験 1で実証された周辺環境による影響力 本検討例 1の手法により解決され るかどうかの検証実験を行った。本検証実験では、最も簡単な例として、検証実験 1 にお!/、て最も影響のあったマスクパターン P3 (図 14)を、最も理想に近!/、マスクバタ ーン P1 (図 15)を目標に最適化するシミュレーションを行った。本シミュレーションに おいて、図 16 (図 1に示す領域 S12の転写パターンの拡大図）に示したセル内の 2箇 所（S71および S72)を最適化パラメータとして、本検討例 1の手法による最適化を行 つた。
[0044] 以下に、遺伝的アルゴリズムの適用方法につ!/、て述べる。まず、遺伝的ァルゴリズ ムの計算手順について説明する。図 17は、遺伝的アルゴリズムの最も基本的な計算 手順を示すフローチャートである。各処理の目的や概要は、以下のとおりである。 初期化:解候補としての染色体をランダムに複数生成し、集団を形成する。解くべき 最適化問題は、スカラー値を返す評価関数として表現される。
染色体の評価:評価関数を用いて染色体を評価し、各染色体の適応度を計算する。 次世代集団の生成:遺伝的操作 (選択、交叉、突然変異)を用いて、高い適応度を持 つ染色体ほど多くの子孫を残せる機会を与える。
探索終了基準判定:あらかじめ与えられた条件が満たされるまで、染色体の評価と次 世代集団の生成を繰り返す。
[0045] 以下、図 17に基づいて遺伝的アルゴリズムの概略を示す。まず、「初期化」では、「 染色体表現の定義」と「評価関数の決定」と「初期染色体集団の発生」とを行う。
[0046] 「染色体表現の定義」では、世代交代の際に親の染色体から子孫の染色体に、ど のような内容のデータをどのような形式で伝える力、を定義する。図 18に染色体を例示 する。ここでは、対象とする最適化問題の解空間の点を表現する D次元の変数べタト ノレ X= (xl , x2, . . . , xD)の各要素 xi (i= l , 2, . . . , D)を、 M個の記号 Ai (i= 1 , 2, . . . , M)の列で表わすことにし、これを D X M個の遺伝子からなる染色体とみ なす。遺伝子の値 Aiとしては、ある整数の組、ある範囲の実数値、記号列などを解く べき問題の性質に応じて用いる。図 18は、 5次元、すなわち 5変数 (すなわち D = 5) の最適化問題の解候補の一つについて、各変数を 2種類の記号 {0, 1 }を 4個（すな わち M = 4)使用して表現したときの例である。このようにして記号化された遺伝子列 が染色体である。
[0047] 「評価関数の決定」では次に、各染色体が環境にどの程度適応して!/、る力、を表わ す適応度の計算方法を定義する。その際、解くべき最適化問題の解として優れてい る変数ベクトルに対応する染色体の適応度が高くなるように設計する。
[0048] 「初期染色体集団の発生」では通常、「染色体表現の定義」で決められた規則に則 つて、 N個の染色体がランダムに発生される。これは、解くべき最適化問題の特性は 不明で、どのような染色体が優れているのかはまったく不明なためである。しかし、問 題に関する何らかの先見的知識がある場合は、解空間において適応度が高いと予 測される領域を中心にして染色体集団を発生させることにより、探索速度や精度を向 上でさる場合あある。
[0049] 「染色体の評価」では、集団中の各染色体の適応度を、前記「評価関数の決定」で 定義した方法に基づ!/、て計算する。
[0050] 「次世代集団の生成」では、各染色体の適応度をもとに、染色体集団に遺伝的操 作を施して、次世代の染色体集団を生成する。遺伝的操作の代表的な手続きとして
、選択、交叉、突然変異などがあり、これらを総称して遺伝的操作と呼ぶ。
[0051] 「選択」では、現世代の染色体集団から適応度の高い染色体を抽出して、次世代 集団に残し、逆に、適応度の低い染色体を取り除く処理を行う。
[0052] 「交叉」では、選択によって抽出された染色体群の中から、所定の確率で染色体対 をランダムに選択し、それらの遺伝子の一部を組み変えることで、新しい染色体を作 る操作である。
[0053] 「突然変異」では、選択によって抽出された染色体群の中から、所定の確率で染色 体をランダムに選択し、所定の確率で遺伝子を一定の確率で変化させる。ここで、突 然変異が発生する確率を突然変異率と呼ぶ。
[0054] 「探索終了基準判定」では、生成された次世代の染色体集団が、探索を終了する ための基準を満たしているか否かを調べる。基準が満たされた場合は、探索を終了し 、その時点での染色体集団中で最も適応度の高い染色体を、求める最適化問題の 解とする。終了条件が満たされない場合は、「染色体の評価」の処理に戻って探索を 続ける。探索処理の終了基準は解くべき最適化問題の性質に依存するが、代表的な
Figure imgf000020_0001
(a)染色体集団中の最大の適応度が、ある閾値より大きくなつた。
(b)染色体集団全体の平均の適応度が、ある閾値より大きくなつた。
(c)染色体集団の適応度の増加率が、ある閾値以下の世代が一定の期間以上続い た。 (d)世代交代の回数が、あらかじめ定めた回数に到達した。
[0055] 次に、上記した遺伝的アルゴリズムの計算手順に基づ!/、た本実施の形態の各ステ ップを詳細に説明する。
[0056] [初期化：染色体表現の定義]
本シミュレーションでは、図 16に示したセル内の 2箇所（S71および S72)を最適化 パラメータとすることから、変数ベクトル Xを X= (xl , x2)のように 2次元ベクトルとみ なし、各要素 xi (i= l , 2)を実数で表現する。なお、 S73は常に S72と等しい値を取 るあのとした。
[0057] [初期化:評価関数の決定]
適応度を陽関数で定義することはできないため、以下のような 4ステップからなる適 応度計算の手続きを採用する。
ステップ（1)：染色体から一意に定まる変数ベクトルを用いて、図形パターンを再構 成する。
ステップ（2)：光学シミュレーションを行い、露光パターンを計算する。
ステップ（3)：計算された露光パターンについて、図 12に示す線幅（S31)と間隙（S3
2)とを計測し、設計値との誤差の和を計算する。
ステップ (4)：ここでの目標は、設計値に限りなく近い露光パターンを得ることであるた め、誤差が小さいほどよい。そこで、計測された誤差の和の逆数を適応度とする。
[0058] [初期化：初期染色体集団の発生]
上記「初期化：染色体表現の定義」において決められたルールに従い、ここでは 2 つの実数値要素からなるベクトルを染色体とする。染色体数 Nは 100とし、擬似乱数 発生器を使用して 100個の染色体をランダムに生成する。
[0059] [染色体の評価]
上記「初期化：評価関数の決定」にお!/、て決められた染色体の評価手順に従!/、、 すべての染色体を評価し、適応度を計算する。
[0060] [次世代集団の生成：選択]
本実施の形態では、ルーレット選択を使用する。これは、各染色体が次世代に生存 できる確率を適応度に比例させる方式である。すなわち、適応度が高ければそれだ けルーレット上の配置が多くなり、ルーレットを回した時の当たる確率が大きくなる。具 体的には、染色体集団のサイズを N、 i番目の染色体の適応度を Fi、全染色体の適 応度の総和を∑としたとき、各染色体を（Fi÷∑)の確率で抽出する手続きを N回繰 り返すことで実現される。上記の場合、染色体数は 100なので、 100回繰り返すこと により、次世代の染色体 100個が選ばれることになる。
[0061] [次世代集団の生成：交叉]
本実施の形態では、一様交叉を使用する。これは、各染色体集団から 2つの染色 体を選び出し、各遺伝子座において、遺伝子である変数を交換するかどうかをランダ ムに決定する方法である。具体的には、選び出された 2つの染色体を、それぞれ X1 = (χ' , X1 )と Χ2 = (χ2 , X2 )とし、 1/2の確率で 0または 1を出力する乱数発生を 2
1 2 1 2
回行う。 1度目の乱数は、 1番目の遺伝子座に対するもので、 1ならば X1と X2を交換 し、 0ならば交換しない。 2番目の遺伝子座に対する処理も同様である。
[0062] [次世代集団の生成：突然変異]
本実施の形態では、一様分布に従う突然変異率 ΡΜで選び出された遺伝子座に 対し、正規分布に従って生成された乱数を足し合わせる処理を採用する。ここで、突 然変異率 Ρ = 1/50、正規分布の平均 u = 0、標準偏差 σ = 5 X 10' 9に設定した。
Μ
[0063] [探索の終了条件]
本実施の形態では、設計値との誤差が 0である染色体が発見されたとき、あるいは 染色体の評価を 5000回行ったときに探索を終了することにした。
以上のような遺伝的アルゴリズムを用いて検証実験を行った結果、図 16に示したパ ラメータを最適化することにより、表 3のような結果が得られた。
[表 3]
Figure imgf000022_0001
[0064] 表 3に示すように、転写パターンの線幅（S31)が、図 14の周辺環境では、検証実 験 1の表 2のように約 16nm狭くなつていたもの力 本検討例 1の手法により、理想的 な図 16に近い約 90nmに最適化されたことが分かる。
[0065] この実験により、本検討例 1の手法がマスクパターン設計における、周辺環境から の影響による転写パターンのずれを最適化できることが確認された。なお、本検討例 1では、線幅（S31)と間隙（S32)の誤差の単純和を用いた場合を説明した。このよう な単純和は汎用的であるが、場所の重要度に応じて重みをつけて和をとる方法も有 用である。例えばゲートとなる線幅（S31)の寸法制御が重要である場合は、間隙（S 32)の値に対して 2あるいは 3などの係数を乗ずることにより、必要な部分の精度を相 対的に向上できる。
[0066] (検討例 2)
本願のマスクパターン設計法で設計したマスクを用いて半導体装置の製造を行つ た検討例 2を説明する。
[0067] 図 19 (a)〜（c)は、 2入力の NANDゲート回路 NDを表わし、同図（a)はシンポノレ 図、同図（b)は回路図、同図（c)はパターンレイアウトを示す平面図である。また、図 20は図 19 (c)を拡大して示した平面図である。
図 19 (c)において、一点鎖線で囲まれた部分は単位セル 110であり、 p型ゥエル領 域 PWの表面の n型半導体領域 11 In上に形成された 2個の nMOS部 Qnと、 n型ゥ エル領域 NWの表面の p型半導体領域 11 lp上に形成された 2個の pMOS部 Qpとか ら構成される。
[0068] この構造を製作するために、図 21 (a)〜（f)に示すような 6種類のマスク Ml〜M6 を順次用いて、通常の光リソグラフィによるパターン転写を繰り返し用いた。このうち、 マスク M1〜M3は比較的大きなサイズのパターンを有しているので、パターンの OP C処理は行なわなかった。図中の符号 101a、 101b, 101cは光透過部、符号 102a 、 102b, 102cはクロム膜による遮光部である。一方、マスク M4〜M6は微細なパタ ーンを有するので、本実施の形態のパターン設計法を用いてパターン図形の輪郭や サイズを適宜変更し、最適化を行なった。図中の符号 101d、 101e、 101fは光透過 部、符号 102d、 102e、 102fは遮光部である。
[0069] 図 19 (c)と同様のレイアウトを表す図 20において、破線に沿った断面を想定し、そ の断面図を用いてチャネル Qp、 Qnを形成するまでの工程を図 22 (a)〜（e)および 図 23 (a)〜（e)を用いて順次説明する。
[0070] P型のシリコン単結晶からなるウェハ S (W)上に、例えばシリコン酸化膜からなる絶 縁膜 115を酸化法によって形成した後、その上に例えばシリコン窒化膜 116を CVD( Chemical Vapor D印 osition)法によって堆積し、さらにその上にレジスト膜 117を形成 する（図 22 (a) )。次に、マスク Mlを用いて露光現像処理を行なってレジストパターン 117aを形成する（図 22 (b) )。その後、レジストパターン 1 17aをエッチングマスクとし て、そこから露出する絶縁膜 115、シリコン窒化膜 116を順に除去し、さらにレジスト パターン 117aを除去してウェハ S (W)表面に溝 1 18を形成する（図 22 (c) )。次!/、で 、例えば酸化シリコンからなる絶縁膜 119を CVD法などによって堆積した後（図 22 (d ) )、例えば化学機械研磨法（CMP： Chemical Mechanical Polishing)などによって平 坦化処理を施すことにより、最終的に素子分離構造 SGを形成する（図 22 (e) )。本検 討例 2では、素子分離構造 SGを溝型分離構造としたが、これに限定されることなぐ 例えば LOCOS(Local Oxidization of Silicon)法によるフィールド絶縁膜で構成しても よい。
[0071] 続いて、マスク M2を用いて露光現像を行なって、レジストパターン 117bを形成す る。 n型ゥエル領域を形成すべき領域が露出されるので、リンまたはヒ素などをイオン 注入して n型ゥエル領域 NWを形成する（図 23 (a) )。同様に、マスク M3によりレジス トパターン 117cを形成した後、例えばホウ素などをイオン注入して p型ゥエル領域 P Wを形成する（図 23 (b) )。次に、酸化シリコン膜からなるゲート絶縁膜 120を熱酸化 法によって厚さ 3nmに形成し、さらにその上に多結晶シリコン膜 112を CVD法などに よって堆積する（図 23 (c) )。
[0072] 続いてレジスト塗布後、マスク M4を用いてレジストパターン 117dを形成し、多結晶 シリコン層 112のエッチングとレジスト除去により、ゲート絶縁膜 120とゲート電極 112 Aを形成する（図 23 (d) )。その後、ソース、ドレイン領域および配線層として機能する nチャネル MOS用の高不純物濃度の n型半導体領域 11 Inと pチャネル MOS用の 高不純物濃度の P型半導体領域 1 l ipを、イオン打ち込みや拡散法により、ゲート電 極 112Aに対して自己整合的に形成し、チャネル Qpおよびチャネル Qnを形成する（ 図 23 (e) )。
[0073] 以後の工程で、配線を適宜選択することにより、 2入力の NANDゲート群を製作す る。ここで、配線の形状を変えれば、例えば NORゲート回路など、他の回路を形成で きることは言うまでもない。ここでは、図 21 (e)および図 21 (f)にそれぞれ示すマスク M5および M6を用いて 2入力の NANDゲートの製造例を引き続き示す。
[0074] 図 24 (a)〜図 24 (e)は、図 20に示す破線に沿った断面図であり、配線形成工程を 示している。 2個の nチャネル MOS部 Qnと 2個の pチャネル MOS部 Qpの上に、例え ばリンがドープされた酸化シリコン膜からなる層間絶縁膜 12 laを CVD法で堆積する (図 24 (a) )。続いてレジストを塗布し、マスク M5を用いてレジストパターン 117eを形 成した後、エッチング処理によりコンタクトホール CNTを形成する（図 24 (b) )。レジス ト除去後、タングステン、タングステン合金または銅などの金属を埋め込むと同時に、 さらにこれらの金属層 113を形成する（図 24 (c) )。続いてレジストを塗布し、マスク M 6を用いてレジストパターン 117fを形成した後、エッチング処理により配線 113A〜 1 13Cを形成する（図 24 (d) )。その後、層間絶縁膜 121bを形成し、さらに他のマスク（ 図示せず）を用いてスルーホール THおよび上層の配線 114Aを形成する（第 24図（ e) )。部品間の結線も同様な工程を必要な分だけ繰り返したパターン形成により行な い、半導体装置を製造する。
[0075] 以上、本検討例 2の方法を適用することにより、パターン精度を保証し、信頼性の高 V、マスクを用いて半導体装置を製造できるようになる。
[0076] セルライブラリを構成する上記マスクのうち、特にマスク M4における遮光部 102dは 、最も寸法の短いゲートパターンを構成し、転写パターンの寸法の要求精度も最も厳 しい。そこで、マスク M4 (図 21 (d) )に示すセルライブラリパターンをマスク全面に配 置する際に、本検討例 2の方法を採用した。
[0077] マスクパターンの全体は複数のセルから構成され、それぞれのセルには I型の図形 力 ¾つ並んでいる（図 25参照）。同図に示すように、各セルは、 p力、ら p までの 10個 の調整箇所を有する。よって、セルの数を N 個とすると、マスクパターン全体で（N
X 10)個のパラメータを調整する必要がある。
11
[0078] [初期化：染色体表現の定義] 本検討例 2において、各変数は図形の寸法を直接的に示す実数として扱う。すな わち、変数ベクトル Xの各要素 X (i = l , 2, . . . , 10)を実数で表現し、それぞれは、 図 25における ϋ (i= l , 2, · · · , 10)に対応するものとする。
このとき、寸法そのものの値ではなぐ設計目標からの差分を遺伝子表現することも 可能である。例えば図 26の場合、網掛け図形は OPCが施されたマスクパターンであ つて、一つの「I」型図形の上側横棒と下側横棒は、一転鎖線で示す設計目標に対し て上下対称、かつ左右対称に付加され、さらに縦棒も左右対称に太さを変更すること が可能で、各寸法 q (i = l , 2, · · · , 10)が指定されることにより、マスクパターンが 一意に決定される。すなわち、変数ベクトル X= (q , q , . . . , q )を染色体と見な
1 2 10
すことで、遺伝的アルゴリズムにより最適なマスクパターンが求められる。
[0079] なお、本検討例 2では、同種のセルが N 個並んだマスクパターンを取り扱うため、
cell
染色体の長さも N 倍となり、 X= (X1 X2. . . XNce11) = (x1 , . . . , x1 , · · · , xNcel
cell 1 10
1 , · · · , xNce11 )となる。ここで、 Xjは j番目のセルに含まれる図形形状を指定するた
1 10
めの、 10個の要素からなる変数ベクトルを示し、 xjは j番目のセルに対応する変数べ タトルの i番目の要素を示すものとする。
[0080] また、上記変数ベクトル Xの各要素 Xを実数値表現するのではなぐ上限値と下限 値、および量子化ステップ数を決めることで、 n進数表現してもよい。
[0081] メモリなどのように、同じセルが規則的に繰り返し配置して使用される場合、全セル の変数ベクトルのすべてを対象として最適値探索を行うのではなぐグループ化して 染色体の長さを縮小し、最適化を容易にすることができる。例えば図 27において、す ベてのセルが同種の図形パターンで構成され、その図形が左右対称、上下対称であ ると仮定した場合、全セルの変数ベクトルをすベて最適化対象とするのではなぐタイ プ Aから Fまでの 4種類に分類し、 4個のセルの図形を定義する変数ベクトル (X1 X2· . . X4)だけを最適化し、その結果をタイプ別にすベてのセルへ適用することで、マス ク全体を調整したことと同様の ¾]果を得ること力でさる。
[0082] 例えば、図 27において、セル 81はその周囲 8つのセルの内、上側および左側の 5 つのセルが存在せず、右側および下側に 3つのセル（82、 83、 84)が存在する。また 、セル 81およびその周囲のセル（82、 83、 84)に対して、セル 90およびその周囲の セノレ（89、 92、 91)は左右対称に配置され、セル 87およびその周囲のセル（88、 85 、 86)は上下対称に配置されている。従って、セル 81の最適化の結果をセル 90ゃセ ル 87にも用いることができる。このようにして、最適化の調整過程を省略することがで きる。
[0083] [初期化：評価関数の決定]
染色体の適応度を得るための方法として、ここでは前記検討例 1と同様の手続きを 採用する。ただし、ステップ（3)における寸法の測定は図 28に示す 4箇所 (a〜a )で
1 4 行った。通常の半導体チップの製造において、要求される寸法精度に関して、わず かな誤差も許されない部分や、精度が要求されない部分が混在している。そこで、高 い精度が要求される部分を選択的に寸法計測して適応度計算を行うことにより、マス ク設計者の意図を反映した最適化を容易にすることができる。同様に、マスク設計段 階において、光近接効果の出やすい箇所を特定することが可能な場合、適応度を算 出するときに、その部分に大きく重み付けを施すことにより、調整の難しい箇所から優 先的に最適化を容易にすることができる。
[0084] 本検討例 2では、シミュレーションにより予測されたレジストパターンと設計値とを比 較するため、適応度計算のステップ（3)において、数箇所の寸法を計測していたが、 図 29に示すように、レジストパターンと設計パターンの差分図形の面積を使用するこ とにより、寸法計測されない箇所での予期しない異常を漏れなく検出することが可能 となる。この場合、差分図形の面積の逆数などを評価値として、遺伝的アルゴリズム によるパラメータ最適化が行われる。
[0085] また、適応度計算のステップ (4)において、誤差の和の逆数を適応度として採用し た力 あらかじめ決めた定数からの減算値を適応度としてもよい。さらに、適応度計算 のステップ（2)において、酸拡散のシミュレーションも併せて行うことにより、レジストパ ターンをより正確に予測できるようになるため、最適化の精度を向上させることができ
[0086] [初期化：初期染色体集団の発生]
前記検討例 1と同様に、ランダムに初期染色体集団を発生させる。探索速度を向上 させるために、モデルベース OPCで補正した結果に微小な摂動をかけた初期集団 からスタートしてもよい。
[0087] [染色体の評価]
前記検討例 1と同様に、上記「初期化:評価関数の決定」において決められた染色 体の評価手順に従ってすベての染色体を評価し、適応度を計算する。
[0088] [次世代集団の生成：選択]
前記検討例 1と同様に、ルーレット選択法を使用する。トーナメント選択法やランク 選択法などの交叉方式や、 MGG(Minimal Generation Gap)方式などの世代交代モ デルを使用してもよい（参考文献:佐藤ら、「遺伝的アルゴリズムにおける世代交代モ デルの提案と評価」、人工知能学会誌、 Vol.12， No.5, 1997)。
[0089] [次世代集団の生成：交叉]
前記検討例 1と同様に、一様交叉を使用する。その他に、ランダムに選択された遺 伝子座を交換するのではなく、荷重平均して得られる値を用いてもょレ、。
探索速度や精度を向上させるため、実数値表現された染色体向けに開発された交 叉方式である UNDX(Unimodal Normal Distribution Crossover)や、シンプレタス交 叉、 EDX(Extrapolation-directed Crossover)などを使用してもよい（参考文献：佐久 間ら、「実数値 GAによる非線形関数の最適化:探索空間の高次元化における問題 点とその解決法」、第 15回人工知能学会全国大会、第 2回 AI若手の集い、 MYCOM 2001， 2001)。
染色体を 2値ベクトルで表現する場合には、一様交叉以外に、多点交叉を使用す ることあでさる。
[0090] [次世代集団の生成：突然変異]
前記検討例 1と同様に、正規分布に従って生成される乱数を用いた突然変異を使 用する。探索速度や精度を向上させるため、集団全体の適応度の向上速度を監視し
、一定期間以上向上しなかった場合に突然変異率を一時的に増大させる Adaptive Mutation法を併用してもよ!/、。
[0091] [探索の終了条件]
前記検討例 1と同様に、設計値との誤差が 0若しくは一定値以下となった場合、ある いは染色体の評価回数が一定値以上になった場合に探索を終了させる。 以上が、本検討例 2で用いた遺伝的アルゴリズムの説明である力 例えば山登り法 、シンプレックス法、最急降下法、焼きなまし法、動的計画法など、他の探索手法を 併用することにより、探索速度や精度を向上させることができる。また、遺伝的ァルゴ リズム以外にも、進化戦略 (Evolution Strategy ; ES)や、遺伝的プログラミング (Geneti c Programming； GP)など、他の盲目的探索手法あるいは確率的探索手法を使!/、分 けることにより、一層の探索速度向上と精度向上を実現できる。
以上において、あらかじめ OPC処理を行ったセルライブラリを用いて半導体チップ を作成し、周囲のセルライブラリの影響を高速処理が可能な遺伝的アルゴリズムを利 用して最適化するので、すべてのパターンに対し OPC処理を行う従来の方法に比べ て、処理時間を 10分の 1以下に短縮できる。
[0092] (検討例 3)
前記検討例 1に記載のマスクパターン生成方法を用いて SRAM部分と論理回路部 分とを持つシステム LSIを製造した。このシステム LSIの最小ゲート幅は 40nmで、最 小ピッチは 160nmである。論理回路部は任意ピッチ配線を許し、セル間では最小間 隔以外の配置制限も設けていない。このため、従来からの IPが継承でき、プラットフォ ームとしての展開性が高ぐ多品種に応用できるレイアウトルールとなっている。
[0093] 上記した緩!/、レイアウトルールの下でこの寸法の補正パターンをルールベース OP Cで作成すると、アクティブ領域内でのゲートパターン寸法に部分ばらつきが生じる。 例えばパッドに近い根元の部分ではくびれや太りが生じ、これが原因でデバイス特性 を劣化させていた。また、露光量変動やフォーカス変動に対する露光マージンが少 なぐ半導体装置としての歩留まりが低いという問題があった。また、市販のモデルべ ース OPCでマスク作成パターンを生成すると、 7日という長い時間がかかっていた。
[0094] システム LSIは、特定ユーザ向けのものであり、製品サイクルが短ぐ短期間に製造 する必要がある。その期間が生命線で、デバイスとしての価値ば力、りでなぐそれを組 み込んだ製品の市場性をも左右する。枚葉処理で優先的に処理するとウェハプロセ ス期間は最短で 2週間であり、マスク供給は迅速となる。従来、マスク作成パターンの 生成期間を実用的な 1日程度にするためには、部分的にルールベース OPCを適用 するしかなぐ前述のように歩留まりの低下などの問題を引き起こしていた。 [0095] 前記検討例 1に記載のマスクパターン生成方法を適用することにより、マスクパター ン作成に要する時間は 1日で、し力、もモデルベース OPCを全面に適用した場合と同 等のデバイス特性および歩留まりを得ることができた。なお、ウェハプロセスに枚葉処 理を適用することにより、ウェハプロセス待ち時間を低減でき、マスク供給速度とのバ ランスが取れてシステム LSIの出荷タイミングが早まるという効果が得られた。
[0096] 以上について、図 30を引用しながら説明を加える。図 30は、システム LSIのマスク パターンデータ準備、マスク製作、およびウェハプロセス工程をフローチャートの形で 示したものである。左側にマスクパターンデータ準備工程を、中央にマスク製作を、そ して右側にウェハプロセス工程とタイミングを示している。
[0097] 論理設計を基にパターンレイアウト設計が終わると、 LSIの製造が始まる。ウェハプ ロセスフローとしては、素子分離 (アクティブ領域間の分離)を作るための成膜、リソグ ラフィ、エッチング、絶縁膜埋め込み、より平坦化をするための CMPダミーパターン 製作のためのリソグラフィ、エッチング、 CMPと続いて素子分離構造を形成する。そ の後、イオン注入打ち分け用のリソグラフィ、イオン注入を行ってゥエル層を形成し、 ゲート用成膜、リソグラフィ、エッチング、イオン注入打ち分け用のリソグラフィ、イオン 注入、 LDD用成膜、 LDD加工、イオン注入を行ってゲートを形成する。その後、絶 縁膜を成膜し、コンタクト孔用リソグラフィ、エッチングを行って導通孔を空け、導電膜 を形成後リソグラフィとエッチングを行い、配線層を形成する。その後、図示はしてい ないが層間絶縁膜の形成と開口の形成、導電膜の被着、 CMPにより層間配線を形 成していく。
[0098] 上記のウェハプロセスフローに対応するようにマスクを準備する必要がある。マスク は大別して寸法精度の必要なクリティカル層用とノンクリティカル層用とがあり、前者 はデータ量の膨大な OPCが必要である。後者は簡易化した OPCか単なる図形演算 、あるいはデータそのもので十分である。クリティカル層の代表はアイソレーション、ゲ ート、コンタクト、第 1、第 2配線である。
[0099] マスクパターン OPCデータは、まずクリティカル層か否かを判断した後、製作手順 に入る。まず、必要な素子分離用の準備を行う。次いで、すでに作られている OPE( Optical Proximity Effect)補正用セルライブラリから適合するものを抽出し、それらの ノ ターンを組み合わせて第 0次の OPC済みパターンを組み上げる。そして前記検討 例 1の遺伝的アルゴリズム手法を基にして、隣接パターンの影響を考慮した補正を行 つて最終的な OPCパターンを作り、そのデータを基にマスクを製作する。次に、同じ 手法でゲート層、コンタクト層、配線層のパターンデータおよびマスクを準備していく 。ここでは、各層を直列に準備していく手順を示した力 s、並行して準備してもよい。た だし、並行する場合はデータ作成のシステムが複数必要となり、大きな設備が必要と なる。各層を直列に処理でき、その処理速度がウェハプロセス処理のタイミングと合う ものであれば、システムを小型化できるというメリットがある。ノンクリティカル層は前述 のように別パスを使ってマスクパターンデータが準備される。
[0100] クリティカル層であるアイソレーション層は頭出しの層なので、そのマスク準備が遅 れると、ウェハ払い出しも遅れることに直結する。このためアイソレーション層のマスク ノ ターンデータの完成期間はとても重要である。本検討例 3ではマスク製作とあわせ ても 1日で準備でき、通常の 2日に比べ半減できた。
[0101] 次のゲート層用リソグラフィまではこの大分類での工程数で 9工程、洗浄などの詳細 工程まで含めると約 50工程（図示せず）ある力 枚葉処理で処理すれば 2日で処理 できる。この間にゲート層用マスクを準備しないと待機によるロスが生じる。ゲートは極 めて高い寸法精度が要求されるため、従来法によれば、マスク描画、検査のための 時間が約 1日かかり、マスクパターンデータの準備のために 7日力、かっていた。このよ うに、従来法の場合、データ作成設備を大型化し、素子分離パターン作成と並行して データ作成に取り掛かっても、ウェハ処理のスピードに追いつくようにマスクパターン データの準備をすることが極めて困難であった。これに対し、本検討例 3によれば、 小型のパターンデータ作成設備であっても 1日でマスクパターンデータの準備をする ことができた。
ゲートパターンには高レ、寸法精度が要求されるので、ルールベース OPCではデバ イス特性を十分に確保するのが難しぐかといつてモデルベース OPCでは複雑な処 理になるので、ゲートパターンの作成のために多大の時間力 Sかかるという問題があり 、この問題は、他の層における場合より重大である。このため、本実施の形態の製造 方法は、特にゲートパターン作成に有効である。 [0102] (検討例 4)
本願の調整すべき変数の他の検討例を示す。図 31の符号 1001は、対象としたセ ルライブラリのセルであり、この中に形成されたパターンは、あらかじめセル単体で O PC処理が施されている。この中で、周囲に配置されたセルの影響により OPCの修正 を受けるパターンの含まれる領域がハッチングで示す周辺 (Peripheral)領域（第 1領域 )であり、その幅 1002は、露光装置の露光波長 λ、使用したレンズの開口数 ΝΑ、使 用したレジストの酸拡散定数、および規格寸法精度などに依存する。
[0103] 周辺領域は、隣接セルを構成するパターンからの回折光が重なることで起こる干渉 の影響を補正するための領域である。そこで、周辺領域の範囲を決めるために、マス クパターン投影する露光光学系の点像強度分布を示す回折像強度について考える
〇
[0104] 回折像の強度 Iは、 I (2 π X ρ X ΝΑ/ λ ) = (2 XJ (2 π X ρ X ΝΑ/ λ ) / (2 π
X ρ Χ ΝΑ/ λ ) ) 2で表される。ここで、 J l次の Bessel関数、 λ：波長、 ρ：像半径 である。 2 π X ρ Χ ΝΑ/ λと強度 Iとの関係を図 44に示す。これにより、最初に 1 = 0 となる半径を Ρ 1とすれば、 ρ 1 = 0. 61 /NAとなる。また、 2番目に 1 = 0となる 2 次回折像までの半径を Ρ 2、 3番目の 3次回折像までの半径を ρ 3とすると、 2 = 1 . 12 λ /ΝΑ、 3 = 1. 62 λ /ΝΑとなる。 3次回折像の最大強度は、 0次回折像の 0. 2%以下であるため（図 44参照）、 3次回折像による干渉の影響は無視できるほど 小さいと見なしてよい。すなわち、 OPCパターンの変化が周囲に与える影響の範囲 は 3次回折像までであり、周辺領域をセルの端から 1. 62 /NAとしても十分な精 度が得られることが分力、つた。
[0105] この場合、波長えを 193nm、 NAを 0· 7、セルの平均サイズを 5 X 5 m2、チップ サイズを 81. 92 X 81. 92 m2と仮定すると、シミュレーション結果を得るために必要 な計算面積の大きさを、チップ全面計算と比較して約 1/3に削減できる。リソグラフィ シミュレーションでは、ウェハ上の 2次元投影像を計算するため、計算量は計算面積 の 2乗に比例する。そのため、計算面積が約 1/3に低減されることにより、計算量は 約 1/9に削減される。
[0106] さらに、セルの配置密度が疎であったり、隣接セルのサイズが小さい場合には、回 折光が少なくなり、干渉の影響も小さくなるため、周辺領域の幅を、 2次回折像までの 半径に相当する 1. 12 /NAにしても、十分な精度での補正が可能である。この場 合、セルの平均サイズとチップサイズを上記同様に仮定すると、計算面積はチップ全 面計算と比較して約 1/4となり、計算量を約 1/16に削減できる。
[0107] なお、十分な精度が得られる周辺領域の幅を 1. 62 /NAとした力 S、この値がマ スク設計のグリッドに乗らない場合は、 1. 62 λ /ΝΑ近傍のグリッドに乗った値にす れば'よい。
[0108] 上記周辺領域にあるパターンレイアウト例を図 32に示す。図中の符号 1003はセル 部境界領域、 1004はアクティブ領域 (拡散層領域）、 1005はゲートおよびゲート配 線、 1006は導通孔（通例コンタクトと称す）を示す。アクティブ領域 1004の外側はフ ィールドと呼ばれる半導体基板との絶縁領域で、アイソレーション（素子分離）と呼ば れる領域である。セルとセルとの配置の関係で、セル単位で OPC処理された後に補 正処理が必要となる部分をアクティブ層（アイソレーション層）、ゲート層、およびコン タクト層に分けて説明する。
[0109] [アイソレーション層]
図 32に示されたゲート幅 wl、コンタクト 拡散層間合わせ余裕 dl、 d2、隣接セル 間との解像不良（パターン繋がり不良）回避余裕 si、拡散層へのゲート配線乗り上げ 不良回避余裕 s2が再 OPC調整部位である。ゲート幅 wlが規格の精度に収まらない 場合は、狭チャネル効果によるトランジスタ特性の劣化が起こり、コンタクト 拡散層 間合わせ余裕 dl、 d2が取れなくなると、接触抵抗の増加による導通不良が起こる。
[0110] アクティブ領域の調整すべき変数の例を図 33〜図 36を用いて説明する。図 33は ゲート幅 wlの調整変数の例であり、幅 mwlを前述の遺伝的アルゴリズム手法を用い て調整する。図 34はコンタクト—拡散層間合わせ余裕 dl、 d2の調整変数の例であり 、拡散層の端を幅 hi、長さ h2のハンマーヘッド状に変形し、前述の遺伝的アルゴリ ズム手法を用いて調整する。図 35は隣接セル間との解像不良 (パターン繋がり不良） 回避の例であり、アクティブ領域 1004の先端の後退量を変数 ilとする。図 36は拡散 層へのゲート配線乗り上げ不良回避の例であり、ゲート配線 1005に対向する部分の 後退領域の長さ i3と幅 i2が変数である。これらの変数を前述の遺伝的アルゴリズム手 法を用いて調整する。
[0111] [ゲート層]
図 37に示されたゲート長 11、隣接セル間との解像不良（パターン繋がり不良）回避 余裕 s4、拡散層へのゲート配線乗り上げ不良回避余裕 s3、アクティブ領域からの突 き出し量 piが再 OPC調整部位である。ゲート長 11が規格の精度に収まらない場合 は、トランジスタの閾値電圧コントロールがままならなくなってトランジスタ特性が大ぃ にばらつくため、回路動作が不安定となる。
[0112] ゲートおよびゲート配線パターンの調整すべき変数の例を図 38〜図 41を用いて説 明する。図 38 (a)、（b)は、ゲート長 11の調整変数の実例である。ゲート長は最も敏感 にトランジスタ特性に影響を与える寸法なので、特に高い寸法精度が要求される。通 常、ゲート配線の一部に配線層と導通を取るためのパッドが形成されるため、その部 分からの回折光の影響を受けて転写パターンが変形する。少なくともアクティブ領域 上でその変形を防止するために、図 38 (a)の 1005aに示すような複雑な OPCをかけ ている。ここではまず、セル単独の場合で所望の寸法精度が得られるように OPCをか けておく。その後、外周に配置された別のセルパターンを参照して、図 38 (b)に示す ように、その OPCの外形を維持したまま、線幅 milを変数にして前述の遺伝的ァルゴ リズム手法を用いて調整した。
[0113] 図 39は、隣接セル間との解像不良（パターン繋がり不良）回避例である。セル単独 の場合の OPCが力、かったゲート配線パターン 1005aの先端後退量 mhlを変数とす る。図 40は、拡散層へのゲート配線乗り上げ不良回避の例で、この場合の変数は、 拡散層領域（アクティブ領域） 1004に対向するゲート配線の後退部の幅 i4と奥行き i 5が変数である。
[0114] 図 41 (a)〜（c)は、アクティブ領域からの突き出し補正の例である。設計レイアウト は図 41 (a)に示すような矩形なレイアウトである力 S、実際にパターン転写を行なうと、 露光光の回折およびレジストの酸拡散などの効果によって、パターン端が図 41 (b) のように丸まった形状となる。この丸まり部がアクティブ領域に力、かるとパンチスルー などの現象により、トランジスタ特性が劣化する。そこで、一定量以上の突き出しが確 保されなければならない。図 41 (c)に示すように、この場合の変数はゲート端に幅 h3 、長さ h4のハンマーヘッドとした。これらの変数を前述の遺伝的アルゴリズム手法を 用いて調整した。
[0115] [コンタクト層]
図 42にコンタクト層のレイアウト例を示す。外部セルの影響を受けて OPCを補正処 理するパターンは、外部セルのパターン 1008a〜1008eからの相互作用領域 1009 a〜1009eにかかるパターンであり、図中の符号 1006a〜1006eで示される。これら の相互作用領域 1009a〜； 1009eの半径は、レジストの酸拡散定数、規格寸法精度 などに依存する力 1. 62 /NAである。図 43に示すように、この再 OPCのかかる パターン 1006fの変数は、高さ h5、幅 h6であり、またその中心位置 1020も変数とし て位置ずれ補正も行なう。これらの変数を前述の遺伝的アルゴリズム手法を用いて調 整した。
[0116] なお、上述した本検討例 4の各種変数は、遺伝的アルゴリズム手法以外にも、進化 戦略、遺伝的プログラミング、虫型探索、 ED Aなどの盲目的探索手法ないし確率的 探索手法や、山登り法、反復黄金分割法、バウエル (Powell)法などを含む決定論的 探索方式によって調整することもできる。
[0117] (検討例 5)
前記検討例 4にお!/、て、セルを EDAツールで扱う場合に最適なデータ構造を示す 。図 52は、検討例 4に基づいて設計されたセルのデータ構造を示す模式図である。 セルのデータ構造は、同図（a)に示される設計パターン、同図（b)に示される OPC図 形パターン、アジヤスタブル (Adjustable)領域 (第 1領域)および評価点の 4要素からな
[0118] 設計パターンは、従来のスタンダードセルとまったく同じデータ構造にしてある。そ のため、既存の EDAツールとの互換性を容易に保つことができる。 OPC図形パター ンは、前記検討例 1に記載の方法を用いて生成される。
[0119] アジヤスタブル領域 (第 1領域）は、検討例 4に記載の周辺領域と同義である。以降 、セル中のアジヤスタブル領域以外の部分をフィクスド (Fixed)領域と呼ぶことにする。 アジヤスタブル領域は、そこに含まれる OPC図形が調整対象であることを示すために 用いられる。アジヤスタブル領域で判定することにより、セルに含まれるすべての OP c図形を、個別に調整対象であるか否力、と分類しなくても済むため、データ構造がシ ンプルになり、セルの設計を容易にできる。
[0120] 最後の要素である評価点は、光学シミュレーションで得られた露光パターンの寸法 と、設計パターンの寸法を比較し、誤差を計算すべき箇所に配置される。評価点で 測定された誤差情報は、前記検討例 1に記載の評価関数として、遺伝的アルゴリズム における染色体の評価で使用される。なお、遺伝的アルゴリズムに限らず、焼きなま し法や虫型探索、 EDAなどを含む確率的探索手法や、山登り法や反復黄金分割法 、バウエル (Powell)法などを含む決定論的探索方式でも、同様に使用できることは自 明である。
[0121] 前述した特開 2006— 058413号公報（特許文献 6)や、特開 2005— 156606号 公報（特許文献 7)に記載の方法は、実際のリソグラフイエ程において、短絡や開放 が発生する可能性が高い危険箇所をチップ全体の光学シミュレーションにより求め、 危険箇所周辺に測定ポイントを配置したり、危険箇所周辺だけをより詳細にシミュレ ーシヨンしたりして OPC図形の調整を行っている力 危険箇所の検出のために多大 な計算時間を要している。これに対し、本実施の形態では、セル単位のシミュレーシ ヨンで簡単かつ高速に危険箇所を検出し、そこに評価点を配置することができるため 、検知精度を低下させることなぐ効果的に危険箇所を事前に知ることができる。その 結果、チップ全体をシミュレーションして危険箇所を求める処理が一切不要になるた め、 OPC処理時間を大幅に短縮できる
[0122] (検討例 6)
前記検討例 5に基づく構造を有するセルを配置し、前記検討例 4による OPC調整し たマスクパターンにお!/、て、回路の一部を修正しても局所的な計算で OPEの補正が 可能であることを示す。
[0123] まず、図 45に示すように、 4種類のセル（cell；!〜 cell4)を配置して修正前パターン
(パターン A)を作成する。このとき、パターン Aを構成するセル（cell；!〜 cell4)は、そ れぞれ幅が 1 · 62 λ /ΝΑのアジヤスタブル領域（図 45の網掛け部分）を有し、バタ ーン Αとしてレイアウト後に前述の遺伝的アルゴリズムを用いてアジヤスタブル領域内 の OPC図形形状が調整されている。パターン Aには 107箇所に評価点があり、それ ぞれの評価点は、露光パターンの線幅あるいは露光パターン先端の寸法を評価する 箇所に設定した。
[0124] 図 46の A1〜A8、 F1〜F4のように評価領域を設定し、各評価領域における線幅 変動の最大値と最小値および平均値を比率（％)で示すと図 47のようになる。なお、 線幅変動は、露光パターンが設計パターン幅に対してどの程度変動したかを誤差で 表したものとする。図 47より、全評価点の誤差が 3%以内となっていることが分かる。
[0125] 次に、パターン Aの cell4を、図 48のように ceU5と入れ替え、この入れ替え後のパタ ーンをパターン Bとする。なお、パターン Bの評価点は 109箇所設定され、図 49に示 される評価領域に分布している。図 50に、セルを変更したことにより発生した線幅変 動の測定結果を評価領域ごとに示す。これより、回路修正で発生する光近接効果の 影響が大きいのは評価領域 A5のみであり、その他の領域ではほぼ無視できることが 分かる。
[0126] そこで、アジヤスタブル領域に含まれる OPC図形のうち、評価領域 A5にも含まれる ものだけを、前述の遺伝的アルゴリズムにより調整した。図 51に、調整後のパターン Bにおける線幅変動の測定結果を示す。この結果より、調整前に生じていた最大 12 . 33%の線幅変動が 3%以内に抑制されていることが分かる。さらに、評価領域 A5 の調整がその他の領域に影響を与えてレ、な!/、ことも確認できる。
このように、本発明の手法を用いることにより、レイアウト後に回路の一部に修正が あっても、局所的な補正で OPCが実行できることが分かる。
[0127] (実施の形態）
本発明者は、前記検討例において、新たな OPC手法として適応型 OPC技術を提 案している。
[0128] 適応型 OPC技術は、予め OPCを適用したアジヤスタブル領域とフィクスド領域とを 有するアジヤスタブル 'オーピーシード 'セル（Adjustable OPCed cell :以下、アジヤス タブル OPCedセルと!/、う）をレイアウトし、その周辺からの OPEに合わせアジヤスタブ ル領域を最適化調整する手法である。
[0129] すなわち、適応型 OPC技術は、次の 2つの基本概念を有している。
第 1は、アジヤスタブル OPCedセルである。これは、予め OPCが適用されたセルで あり、 OPC図形の調整が可能なアジヤスタブル領域と、 OPC図形が固定されたフイク スド領域とを有している。アジヤスタブル領域は、セルの周辺部に位置し、調整可能 な図形を含む領域である。これにより、隣接セルの影響による OPEを補正することが できる。一方、フィクスド領域は、隣接セルによる OPEの影響が少ないセルの中心部 に位置し、 OPC図形が固定された領域であるため、レイアウト後に OPC図形を再計 算する必要がない。
[0130] 第 2は、セルレイアウト後の OPC図形の最適化調整である。アジヤスタブル OPCed セルによりレイアウトを行った後、アジヤスタブル領域の OPC図形を最適化手法によ り調整する。
このような適応型 OPC技術によれば、 OPCの計算領域を削減できるため、 OPC処 理時間を大幅に短縮することができる。
[0131] 上記図 52 (b)は、アジヤスタブル OPCedセルを示している。アジヤスタブル OPCe dセルは、図 52 (a)の設計パターンに OPCを適用した後、セルの周辺部をアジヤスタ ブル領域 (第 1領域）、セルの中心部をフィクスド領域と定義することによって作製され る。アジヤスタブル領域の OPC図形をアジヤスタブル図形、フィクスド領域の OPC図 形をフィクスド図形と呼ぶ。図 52 (b)のハッチング部分がアジヤスタブル領域、白色部 分がフィクスド領域を表す。
[0132] なお、上記評価点は、設計パターン上で、コンタクト部や拡散層上の配線部等、高 精度な OPCが求められる箇所に設定する。評価点では、 OPC図形の効果を検証す るため、光学シミュレーションによる投影像と設計パターンとのずれの割合を誤差とし て測定する。適応型 OPC技術では、最適化手法によって、アジヤスタブル図形部分 を、この誤差が最小となるように調整する。
[0133] 上記のように適応型 OPC技術の特徴は、アジヤスタブル OPCedセルをレイアウト 後に調整する際、その調整で考慮する影響範囲を隣接するセルに限定しても、調整 精度を落とさずに調整することができる点である。 OPC図形の調整効果を検証する ための、光学シミュレーションの計算時間は、計算する面積の 2乗に比例し増加する ので、なるべく計算面積を小さくすることができれば、検証に要する計算時間を抑え ること力 Sできる。そのため、適応型 OPC技術を、 LSIチップなど大きなレイアウトバタ ーン（マスクパターン）に適用した場合、レイアウトされた各セルの調整を、それらのセ ルに隣接した小さな領域に限定した最適化調整により行うことができれば、より効果 的にその特徴を活かすことができ、調整精度を落とさずに、更なる OPC処理時間の 短縮が期待できる。
[0134] そこで、本実施の形態においては、光学シミュレーションで計算するレイアウトバタ ーンの領域を分割し、それぞれの領域を並列処理する高速化手法を提案する。この 手法では、適応型 OPC技術のアジヤスタブル OPCedセルを基本とした領域で分割 し、それぞれ別々の CPU (Central Processing Unit)で OPC最適化のための処理を 並列処理することにより、 1CPUあたりのシミュレーション面積、最適化調整する OPC 図形数を少なくし、最適化調整に必要な時間を削減することができる。このため、レイ アウトパターンの規模に関係なぐ適応型 OPC技術の特徴を効果的に活かすことが 可能となる。
[0135] 本実施の形態によれば、後述の実験結果（実施例）において説明するように、並列 処理の代表的なマスタースレーブモデルと比較して、約 2倍の高速化を実現でき、 3 %以内の OPC精度を得ることができた。すなわち、本発明者が提案した適応型 OPC 技術は、 OPCの計算領域を削減できるだけではなぐ領域分割による並列処理を行 うことで、より高精度に高速化できる。
[0136] 次に、レイアウトパターン (マスクパターン)を領域分割して生成される分割領域の構 成の具体例を図 53〜図 59により説明する。
[0137] 図 53は、分割前のレイアウトパターンの例で、 4種類のアジヤスタブル OPCedセル cellA(cellA；!〜 cellA4)が例示されている。ここには、 4種類のアジヤスタブル OPC edセル cellA(cellA；!〜 cellA4)が行列状（2行 3歹 IJ)になって規則的に並んで 6つ配 置されて!/、る場合が例示されて!/、る。
[0138] 各アジヤスタブル OPCedセル cellAは、例えば平面長方形状に形成されており、そ の内部には、複数の設計パターン LPが配置されている。この設計パターン LPは、集 積回路パターンを形成するパターンであり、従来のスタンダードセルとまったく同じデ ータ構造になっている。そのため、既存の EDAツールとの互換性を容易に保つこと ができる。符号 CLは、セル cellの外周を示すセル外周線 (セル境界）を示している。 なお、ここではアジヤスタブル領域は省略する。また、本実施の形態で言うアジヤスタ ブル OPCedセル cellAは、前記検討例にお!/、て適応型 OPC技術を採用したセル ce 11と同じものである。
[0139] 図 54は、図 53のレイアウトパターンに分割領域 SA(SA1 , SA2)を配置して示した レイアウト平面図、図 55および図 56は、それぞれ図 54のレイアウトパターンの左上、 上中央の分割領域 SA1 , SA2を抜き出して示した平面図、図 57は、分割領域の説 明図である。
[0140] 各分割領域 SA(SA1 , SA2)は、アジヤスタブル OPCedセル cellAよりも大きな平 面長方形状に形成されている。各分割領域 SA(SA1 , SA2)は、その中心のアジャ 照領域（Reference area :第 2領域） RAの情報とを有している。なお、図 55および図 5 6においては、図面を見易くするため、参照領域 RAに右上斜線のハッチングを付し た。
[0141] 上記のように分割領域 SAは、アジヤスタブル OPCedセル cellAを基本として生成さ れている。このため、本実施の形態においては、分割処理によってアジヤスタブル O PCedセル cellAを分割してしまうことがない。すなわち、アジヤスタブル OPCedセル cellA内の設計パターン LPも分割されてしまうことがない。したがって、本実施の形態 のマスクパターン設計方法による作製されたマスクを用いて縮小投影露光処理を行 つた場合、パターンの転写精度を向上させることができる。
[0142] 上記参照領域 RAは、その内側のアジヤスタブル OPCedセル cellAに隣接する他 のセル（他のアジヤスタブル OPCedセル） ceUからの OPEの影響を考慮するための 領域である。この参照領域 RAには、隣接する他のセルの設計パターン LPの一部が 配置されている。このような参照領域 RAを含むことにより、その内側のアジヤスタブル OPCedセル cellA内に、最適な OPC図形を形成することができる。
[0143] 図 54〜図 56の分割領域 SAの例では、参照領域 RAがアジヤスタブル OPCedセ ノレ cellAの左右と下側に配置され、上側には配置されていない場合が示されている。 これは、アジヤスタブル OPCedセル cellAの左右と下側には他のセル (他のアジヤス タブル OPCedセル） cellが配置されている力 上側には他のセル（他のアジヤスタブ ル OPCedセル） cellが配置されて!/、な!/、からである。
ただし、図 57の下段に示すように、アジヤスタブル OPCedセル cellAの周囲に他の ブル OPCedセル cellAの周囲全体を取り囲むように参照領域 RAが配置されるように なる。
[0144] この参照領域 RAの幅 W1は、アジヤスタブル OPCedセル cellAの外周にお!/、て全 て等しぐ例えばパターン露光に用いる露光光の波長をえ、露光機のレンズの開口 数を NAとすると、 1. 62 /NAまたは 1. 12 /NAであり、上記アジヤスタブル領 域の幅と等しい。すなわち、ある分割領域 SA(SAl)の参照領域 RAは、これに隣接 領域の一部でもある。このように参照領域 RAの幅を、アジヤスタブル領域の幅と等し くしたことにより、分割領域 S A生成時の参照領域 RAの生成を容易にすることができ
[0145] また、このような参照領域 RA内の OPC図形は、隣の分割領域 SAの中心部分の O PC図形とオーバーラップしており、調整される図形の変化に合わせて更新すること によって、隣接するセルからの OPEを正確に計算することが可能になる。
[0146] 図 58および図 59は、参照領域 RAの更新の様子を示している。なお、ここでは図面 を見易くするため更新の様子を図 58および図 59に分けて示している力 後述のよう に並列処理を行う場合には、同時に更新が行われている。
[0147] 例えば図 58の左側の分割領域 SA1の参照領域 RAには、図 58の右側の分割領 域 SA2内のアジヤスタブル OPCedセル cellAのアジヤスタブル図形が含まれており、 調整初期状態では、両方の図形は同じ形をしている。調整が開始されると、分割領 域 SA1の参照領域 RAの図形は、調整前の分割領域 SA2内のアジヤスタブル OPC edセル cellAの図形の形のままだ力 図 58の左側の分割領域 SA2内のアジヤスタブ ル OPCedセル cellA内のアジヤスタブル図形は、調整により形が最適化され変化す るので、図 58の左右の分割領域 SA1 , SA2のオーバーラップ図形に相違が生じてく
[0148] 本実施の形態においては、この相違を解消するため、分割領域 SA1 , SA2間で互 いに参照領域 RAの図形を更新することによって、隣接するセル (アジヤスタブル OP Cedセル） ceUからの OPEの影響につ!/、て充分な精度を確保できるようになって!/、る
〇
[0149] 次に、図 60に沿って、本実施の形態の OPC処理手順の一例を説明する。
まず、開発する LSIチップで用いるセルライブラリを設計する（Stl)。続いて、それ ぞれのセルライブラリに予め OPC処理を施し、周辺部のアジヤスタブル領域（干渉領 域）内の OPC図形を調整可能なアジヤスタブル図形とすることにより、アジヤスタブル OPCedセルを作製する（St2)。セル毎に OPCを完了することで、配置後のチップ全 面の OPC処理が不要となる。したがって、 OPC処理時間を大幅に短縮できる。
[0150] 次!/、で、マスクパターン設計装置にお!/、て、回路設計に従い、アジヤスタブル OPC edセルを配置しレイアウトパターンを作成 (入力）する（St3)。
続いて、マスクパターン設計装置において、上記レイアウトパターンを、図 54〜図 5 9に示したように、アジヤスタブル OPCedセルを基本とした領域に分割することにより 、分割領域 SAを生成する。その分割領域 SAには、その中心部に配置されたアジャ スタブル OPCedセル cellAの図形と、その周辺部に配置された参照領域 RAの図形 とが含まれている。ある分割領域 SAの参照領域 RAは、その分割領域 SAのアジヤス タブル OPCedセル cellAに隣接する他のアジヤスタブル OPCedセル cellAのアジャ スタブル領域とオーバーラップする領域である（St4)。
[0151] 次いで、マスクパターン設計装置において、それぞれの分割領域 SAを並列計算機 の各 CPU (プロセス）に分配し、各分割領域 SA毎にアジヤスタブル図形の最適化調 整を並列して行う（St5A)。このように光学シミュレーション面積を小さくすることにより 処理速度を向上させることができる。また、最適化する OPC図形を少なくすることによ り、処理速度を向上させることができる。さらに、複数の分割領域に対して並列して処 理することにより、処理速度をさらに向上させることができる。
[0152] この最適化調整の際、上記参照領域 RAを含むことにより、その内側のアジヤスタブ ル OPCedセル cellA内に、最適な OPC図形を形成することができる。また、最適化 調整の際に、参照領域 RAのパターンは最適化しないが、隣接する分割領域 SA間 で互いに参照領域 RAの図形を更新する（St5B)。すなわち、調整前の参照領域 R Aの図形を更新し、互いに隣接するセル (アジヤスタブル OPCedセル)の最適化結 果を反映していく。これにより、隣接するセルからの OPEを正確に計算することができ るので、 OPC補正精度を向上させることができる。
[0153] 続いて、各分割領域 SAでそれぞれの最適化調整が終了した後、マスクパターン設 計装置において、最適化された各分割領域 SAを統合し、レイアウトパターンを作製 する（St6)。
[0154] 次に、本実施の形態で用いた並列最適化調整アルゴリズムについて説明する。
本実施の形態にぉレ、ては、領域分割したパターンのアジヤスタブル図形の調整に 、確率的探索手法の 1つで、複数の解候補を並列的に探索することができる遺伝的 アルゴリズム（Genetic Algorithm；以下、 GAと略す）を用いた。 GAの世代交代モデ ノレには、局所解を回避するための多様性の維持と、解の収束性においてバランスの 良い MGG (Minimal Generation Gap)モデルを用いた。また、 GAの遺伝的操作には 正規乱数型突然変異を用いた。
[0155] 本実施の形態において、 GAを用いた並列最適化調整アルゴリズムのフローチヤ一 トを図 61に示す。全体の流れとしては、まず、並列処理を行う各プロセスに分割領域 を割り当てる (AStl)。
[0156] 続!/、て、それぞれのプロセス（分割領域）にお!/、て、まず、アジヤスタブル図形の形 状や寸法を、最適化手法の調整変数として扱うために染色体として、コード化し、染 色体の初期個体集団を N個生成する (ASt2)。
[0157] 次!/、で、生成された各初期個体の適応度評価を行う。適応度評価では、各個体の ノ ラメータから生成される OPC図形を含むパターンの投影像を、光学シミュレーショ ンにより計算し、設計パターンとの差分から適応度を評価する (ASt3)。
[0158] その後、集団から親個体 2個を選択して (ASt4)、突然変異（σ Ν (0, 1) )による遺 伝子操作により子個体 2個を生成する (ASt5)。この子個体を適応度評価した後 (A St6)、元の親個体 2個と比較して、適応度に応じて淘汰し、置換する (ASt7)。
[0159] 本実施の形態においては、探索途中の操作として、 L世代毎に隣接するプロセス間 で参照領域のパラメータの更新を行う（ASt8, ASt9)。その時点におけるそれぞれ のプロセスの最良個体のパラメータを元に、隣接するプロセスの参照領域の数値を 更新し、それ以降の適応度評価の光学シミュレーションの際に反映させる。
この最適化調整は、世代交代数が G回を超えた時点で終了し (AStlO)、各プロセ スにおける最良個体のパラメータによる OPC図形をレイアウトパターンに統合する (A Stl l)。
以上の手順によって、光学シミュレーションによる投影像が設計パターンに近づくよ うにアジヤスタブル図形を調整する。
[0160] 次に、アジヤスタブル図形の染色体へのコード化と適応度の計算方法について説 明する。
[0161] コード化では、アジヤスタブル図形の形状を決める変数を、調整箇所と同じ数で構 成される一次元配列で表現する。図 62に、コード化の例として、アジヤスタブル図形 の調整箇所と、この調整箇所に対応した、最適化における染色体の遺伝子配列を示 す。
染色体は調整箇所と等しい数の遺伝子からなり、それぞれの遺伝子は調整箇所で あるアジヤスタブル図形の多角形の辺（図 62の a, b, c, d)、あるいは多角形の線幅（ 図 62の e, f, g, h)を示し、実数値で表現される。
[0162] 最適化で用いる適応度の計算は、次の手順で行う。まず、光学シミュレータを用い て、染色体により定まったマスクパターンの投影像を計算する。この結果をもとに、評 価点において、投影像の寸法 Pと設計パターンの寸法 Oとのずれの割合を誤差 Fとし て次式で計算する。
Fi= I Oi-Pi I /Oi 式（1)
ここで、 iは評価箇所を表す。以上のように全ての評価箇所における誤差を計算し、 その中の最大誤差 max{Fi}を用いて、次式により適応度を計算する。
適応度 = l/max{Fi} 式（2)
適応度の値が最大となる (誤差が小さくなる)ことが、最適なアジヤスタブル図形が 生成されることを意味する。
[0163] 投影像の評価方法は、線幅と先端部とで異なるため、これを図 63を用いて説明す る。線幅を評価する場合は、 2つの評価点 Ela, Elbの間の距離を設計パターンの 寸法 01、評価点 Elaと評価点 Elbとを結ぶ線上における投影像の幅を投影像の寸 法 PIとして上記（2)式で Flを計算する。
[0164] 投影像の先端部を評価する場合は、設計パターンの外部で、評価点 E2を含む線 分の垂線上に参照点 Rを設け、この点から評価点 E2までの距離を設計パターンの寸 法 02、投影像の先端までの距離を投影像の寸法 P2として、上記 (2)式で F2を計算 する。
[0165] このような本実施の形態によれば、以下の効果を得ることができる。
(1)上記のように領域を分割することにより、シミュレーション (露光パターンの評価） を行うレイアウトパターンの面積を分割し、投影像の計算時間を短縮することができる
〇
(2)上記のように領域を分割することにより、 1つの分割領域あたりの調整変数を減ら すことができるので、最適解への収束性を高めることができる。さらに、並列処理によ り、分割領域を同時に最適化することができるので、全体の調整時間を短縮すること ができる。
(3)上記（1)、 （2)により、本実施の形態のマスクパターン設計方法により作製された マスクを用いて製造される半導体装置の製作 TATを短縮することができる。その結 果、半導体装置の製造コストを削減することができる。
(4)分割領域の周辺部に、隣接するセルの OPC図形を含む参照領域を持たせ、そ の参照領域の図形を、分割後も、元の OPC図形の最適化に合わせて変更すること により、隣接したセルからの OPEを正確に考慮することができるので、高精度な調整 をすること力 Sでさる。
[0166] (5)分割領域の生成に際しては、アジヤスタブル OPCedセルを基本とし、これを分割 してしまわないようにする。これにより、本実施の形態で作製されたマスクパターン設 計方法を用いて作製されたマスクを用いてレジスト膜に転写されるパターンの転写精 度を向上させることができる。
(6)上記（4)、 （5)により、パターン転写の忠実性を向上させることができるので、半 導体装置の歩留まりおよび信頼性を向上させることができる。
(7)上記（1)〜（6)により、半導体装置のパターンの微細化に伴うマスクパターン設 計時のデータ量や製作時間の増大を抑えることができるので、半導体装置のパター ンの微細化に対応することができる。
[0167] なお、設計パターンデータ（マスクパターンデータ）の作成方法、 OPC図形パター ンの生成方法、マスクを用いた縮小投影露光方法および半導体装置の製造方法等 については、前記検討例で説明したのと同じなので説明を省略する。
[0168] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることはレ、うまでもなレ、。
[0169] 例えば前記実施の形態においては、適応型 OPC技術を採用し、アジヤスタブル O PCedセルを用いた場合について説明した力 これに限定されるものではなぐ通常 のセルを用いる場合でも適用できる。すなわち、前記実施の形態においては、 OPC 最適化処理にぉレ、て、アジヤスタブル OPCedセルのアジヤスタブル領域の OPC図 形を調整した力 S、これに限定されるものではなぐセル内の全部の領域の OPC図形 を調整するようにしても良い。
[0170] 例えば本実施の形態では作成されたマスクを半導体装置における所望のパターン を縮小投影露光する工程に適用した場合について説明した力 これに限定されるも のではなぐ例えば液晶装置、マイクロマシンまたは磁気ヘッド等における所望のパ ターンを縮小投影露光する工程に適用することができる。
実施例
[0171] 次に、前記実施の形態の手法の有効性を検証するために行ったシミュレーション実 験について説明する。
[0172] 実験では、 6つのセルを配置したテストパターンを用いて、前記実施の形態の手法 を用いて領域分割した並列処理による最適化調整を行った。有効性を検証するため の比較手法として、 GA調整の代表的な並列処理であるマスタースレーブモデルを 用いて同じテストパターンでの最適化調整を行った。以下では、まず、シミュレーショ ン実験条件およびレイアウトパターン作製などの実験準備について述べた後、シミュ レーシヨン実験結果を示す。
[0173] 実験条件
光学シミュレーションには、部分コヒーレント理論をもとに作製した光学シミュレータ を用いた。シミュレーション実験に用いた並列計算機の性能は、 CPU : Xeonプロセッ サ 3· 4GHz、メモリ： 4GB、オペレーティングシステム（OS) : SUSE LINUX Ent erprise server 9、 Compiler : gcc3. d、 信フ ノ、、フリ： mpich—丄. 2. り build by gcc3. 3、並列プロセッサ数： 6である。光学シミュレーションでは、現在主流とな つている 90nmライブラリの回路の光学条件として、波長 = 193nm、 NA=0. 7 (kl =0. 32)を想定した。実験では、 130nmライブラリの回路パターンを用いたので、 k 1値を等しくするために、波長 = 193nm、 NA=0. 48としてシミュレーションを行った 。また、その他の光学条件は、輪帯照明（ σ (外径/内径） =0. 85/0. 55)、位相 シフトマスク（透過率 6%)と設定した。
[0174] ここでは、前記実施の形態の手法の有効性を検証するため、以下の 3つの手法を 用いて実験を行った。
(1) 1つの CPUによる従来の適応型 OPC技術
(2) 6つの CPU (マスターは除く）によるマスタースレーブモデル
(3) 6つの CPUによる前記実施の形態の手法
[0175] 図 64に、上記各実験手法の比較条件を示す。これらの条件を比較することで、前 記実施の形態の手法の利点について検証することが可能である。これらの手法に共 通した最適化手法 GAで用いたパラメータは、 GAの個体数 N = 50、世代数 G = 500 、正規乱数型突然変異パラメータ σ = lnmとした。なお、前記実施の形態の手法に おける上記参照領域の更新間隔は、 L= 100とした。
[0176] 実験準備
実験の準備として、（株）半導体理工学研究センター (STARC)が開発した 130nm ライブラリを用いて、セル cellAl〜セル cellA4の 4つのアジヤスタブル OPCedセル を作製した。これは、検証実験に用いるテストパターンを作製するためのセルである。 それぞれのセルでは、大きさを 2· 4 X 3.6 i m2,アジヤスタブル領域をセルの端から 446. 65nmの領域、残りをフィクスド領域と設定した。この領域の幅は、図 65に示す 回折像強度分布の 3次回折像（図 65の 3次（3rd oder) )までの範囲を OPEの影響 範囲と考え、算出した値である。各アジヤスタブル OPCedセルの調整図形は、予め セル単独の状態で調整されており、その補正精度は、国際半導体技術ロードマップ（ International Technology Roadmap for Semiconductor : ITRS)で定められている、最 先端プロセスの要求精度である 3%とした。 ダムに配置して作製した、実験で用いるテストパターンを示す。このテストパターンで は、配置したことにより、その最大誤差値は、 5. 51 %に悪化した。これは、セルそれ ぞれを 3%以内に調整しても、配置した隣接セルからの OPEにより誤差が大きくなつ たことを示している。本実験では、最大誤差値 5. 51 %のテストパターンの状態を初 期状態として、前記実施の形態の手法の有効性を検証する実験を行った。
[0178] 前記実施の形態の手法を用いた検証実験
図 67に、前記実施の形態の手法と比較 2手法の調整結果を示す。同じ 6つの CPU による並列処理のマスタースレーブと前記実施の形態の手法とでは、前記実施の形 態の手法の方が調整時間も早ぐ調整後の誤差も少ないことが分かる。従来手法の 調整時間を基準とした場合、マスタースレーブでは、ほぼ理論通りの 6倍の高速化、 前記実施の形態の手法では、約 11. 4倍の高速化を実現できた。この実験結果と図 64の実験条件を比べると、 1つの CPUあたりの評価回数を減らすことよりも、レイァゥ トパターンの計算面積を減らす方が効果的な高速化が図れることが分かる。
[0179] 図 68に、 1評価に掛かる光学シミュレーション時間を示す。光学シミュレーション時 間が領域分割により、短縮されていることが分かる。したがって、前記実施の形態の 手法では、領域分割により光学シミュレーション時間の短縮を可能とし、 OPC計算の 処理時間の高速化を実現したことが分力、つた。また、前記実施の形態の手法による 調整結果は、他の 2手法よりも誤差が少なぐ ITRSで定められている要求精度 3%を 満たす正確な OPCパターンで生成できていることが分かる。すなわち、前記実施の 形態の手法では、高速化に加え、さらに高精度の OPC補正を可能とした。
[0180] 図 69に、前記実施の形態の手法（実線）とマスタースレーブ (破線）とによる調整実 験の収束の様子を示す。グラフの横軸は世代数、縦軸は最大誤差を示している。前 記実施の形態の手法は、効率良く収束しているのに対し、マスタースレーブは、最適 化途中で収束してしまっている。マスタースレーブでは、 1つの CPUに対する調整図 形数が多いため、局所解に留まる確率が高ぐ最適解に短時間で到達することがで きなかったものと思われる。これに対して、前記実施の形態の手法は、 1つの CPUあ たりの調整図形数が少ないことにより、最適解への収束性を高めることで、最適化調 整の高速化を実現することができた。
[0181] このように前記実施の形態で説明した領域分割により、レイアウトパターンの規模に 関係なぐ適応型 OPC技術の特徴を効果的に活かすことが可能になった。従来の適 応型 OPC技術では、規模の大きなレイアウトパターンへの適用は難し力、つた。例え ば、ある 2mm角の LSIチップにおけるロジック部分では、使用セルは、 266, 953個 で、前記実施の形態の手法による領域分割および並列処理無しでは適用は不可能 と思われる。上記検証実験に使用したセルのように、仮に 1つのセルに 16箇所の調 整図形がある場合、上記 LSIチップでの調整図形数は、 427万箇所となり、同時調整 を行うことは不可能に近い。一方、前記実施の形態の手法では、領域分割を行うこと で、同時に調整する図形数は 16箇所になるので、最適化調整を行うことが可能であ
[0182] 上記ロジック部分へ前記実施の形態の手法を適用した場合の計算時間について 演算を行った。 OPC計算で用いられている並列処理は、 1000台以上の場合もある ので、試算では、 1000台の並列処理を仮定した。ここでの検証実験より、前記実施 の形態の手法で誤差が 3%に到達する時間を 3時間として試算すると、 266, 935セ ノレ X 3時間 + 1000台 =約 800時間 =約 33日と現実的な時間となった。ここで用い た光学シミュレーションに代えて、市販の高速な光学シミュレーションを用いることによ り、この試算時間はより早くなる。
[0183] このように、前記実施の形態の手法を導入することにより、適応型 OPC技術が、実 用的な OPC生成手法として機能し、実際の大規模 LSIチップにも適用できる。また、 前記実施の形態の手法は、特別なノウハウや試行錯誤を必要とせず、 ITRSで定め られた最先端プロセスの要求する精度を満たしており、 90nm世代以降の OPC技術 として充分に機能する。
産業上の利用可能性
[0184] 本願発明は、光近接効果補正（OPC)処理されたセルライブラリパターンを用いる マスクパターン設計方法に利用することができる。

Claims

請求の範囲
[1] (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する 近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設 計する工程と、
(c)前記 (b)工程により設計されたマスクパターンを分割し、複数の分割領域を生 成する工程と、
(d)前記 (c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調 整する工程と、
(e)前記 (d)工程後、前記複数の分割領域を統合する工程とを含み、
前記 (c)工程の前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他のセ ルの一部の領域の情報とを有しており、
前記（d)工程においては、
(dl)前記複数の分割領域の各々における前記セルの全体または一部の領域の最 適化調整を行う工程と、
(d2)前記複数の分割領域の各々における前記セルに隣接する他のセルの一部の 領域の情報を更新する工程とを有することを特徴とするマスクパターン設計方法。
[2] 請求項 1記載のマスクパターン設計方法にお!/、て、前記複数の分割領域の各々に おける前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他 のセルの一部の領域の幅は、パターン露光に用いる露光光の波長をえ、露光機のレ ンズの開口数を NAとすると、 1. 62 λ /ΝΑであることを特徴とするマスクパターン設 計方法。
[3] 請求項 1記載のマスクパターン設計方法にお!/、て、前記複数の分割領域の各々に おける前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他 のセルの一部の領域の幅は、パターン露光に用いる露光光の波長をえ、露光機のレ ンズの開口数を ΝΑとすると、 1. 12 λ /ΝΑであることを特徴とするマスクパターン設 計方法。
[4] (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する 近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設 計する工程と、
(c)前記 (b)工程により設計されたマスクパターンを分割し、複数の分割領域を生 成する工程と、
(d)前記 (c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調 整する工程と、
(e)前記 (d)工程後、前記複数の分割領域を統合する工程とを含み、 前記 (a)工程の前記複数のセルライブラリの各々は、
前記セルのセル境界から内側に向力、う領域であって、そのセルの周辺に配置され た他のセルから前記形状変化の影響を受ける可能性のある第 1領域の情報を有し、 前記 (c)工程の前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他のセ ルの一部の第 2領域の情報とを有しており、
前記（d)工程においては、
前記第 1領域の情報の最適化調整を行う工程と、
前記第 2領域の情報を更新する工程とを有することを特徴とするマスクパターン設 計方法。
[5] 請求項 4記載のマスクパターン設計方法にお!/、て、前記第 1領域の幅と、前記第 2 領域の幅とが等しいことを特徴とするマスクパターン設計方法。
[6] 請求項 4記載のマスクパターン設計方法において、前記第 1領域および前記第 2領 域の各々の幅は、パターン露光に用いる露光光の波長をえ、露光機のレンズの開口 数を NAとすると、 1. 62 λ /ΝΑであることを特徴とするマスクパターン設計方法。
[7] 請求項 4記載のマスクパターン設計方法において、前記第 1領域および前記第 2領 域の各々の幅は、パターン露光に用いる露光光の波長をえ、露光機のレンズの開口 数を NAとすると、 1. 12 λ /ΝΑであることを特徴とするマスクパターン設計方法。
[8] (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する 近接効果補正が施された複数のセルを配置してマスクパターンを設計する手段と、
(b)前記マスクパターンを分割して複数の分割領域を生成する手段と、
(c)前記複数の分割領域毎に、前記近接効果補正の補正量を調整する手段と、
(d)前記 (c)手段により調整された前記複数の領域を統合する手段とを含み、 前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他のセ ルの一部の領域の情報とを有しており、
前記 (c)手段は、
(cl)前記複数の分割領域の各々における前記セルの全体または一部の領域の最 適化調整を行う手段と、
(c2)前記複数の分割領域の各々における前記セルに隣接する他のセルの一部の 領域の情報を更新する手段とを有することを特徴とするマスクパターン設計装置。
[9] (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する 近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設 計する工程と、
(c)前記 (b)工程により設計されたマスクパターンを分割し、複数の分割領域を生 成する工程と、
(d)前記 (c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調 整する工程と、
(e)前記 (d)工程後、前記複数の分割領域を統合する工程と、
(f)前記（e)工程後、前記マスクパターンを露光して半導体ウェハにパターンを転 写する工程とを含み、
前記 (c)工程の前記複数の分割領域の各々は、
前記セルの情報と、 前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他のセ ルの一部の領域の情報とを有しており、
前記（d)工程においては、
(dl)前記複数の分割領域の各々における前記セルの全体または一部の領域の最 適化調整を行う工程と、
(d2)前記複数の分割領域の各々における前記セルに隣接する他のセルの一部の 領域の情報を更新する工程とを有することを特徴とする半導体製造装置の製造方法
[10] 請求項 9記載の半導体装置の製造方法にお!/、て、前記複数の分割領域の各々に おける前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他 のセルの一部の領域の幅は、パターン露光に用いる露光光の波長をえ、露光機のレ ンズの開口数を NAとすると、 1. 62 λ /ΝΑであることを特徴とする半導体装置の製 造方法。
[11] 請求項 9記載の半導体装置の製造方法において、前記パターンは、電界効果トラ ンジスタのゲート電極パターンであることを特徴とする半導体装置の製造方法。
[12] 請求項 9記載の半導体装置の製造方法において、前記パターンは、素子分離バタ ーンであることを特徴とする半導体装置の製造方法。
[13] 請求項 9記載の半導体装置の製造方法において、前記パターンは、導電層間を接 続するコンタクトホールパターンであることを特徴とする半導体装置の製造方法。
[14] (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する 近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設 計する工程と、
(c)前記 (b)工程により設計されたマスクパターンを分割し、複数の分割領域を生 成する工程と、
(d)前記 (c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調 整する工程と、
(e)前記 (d)工程後、前記複数の分割領域を統合する工程と、 (f)前記（e)工程後、前記マスクパターンを露光して半導体ウェハにパターンを転 写する工程とを含み、
前記（a)工程の前記複数のセルの各々は、
前記セルのセル境界から内側に向力、う領域であって、そのセルの周辺に配置され た他のセルから前記形状変化の影響を受ける可能性のある第 1領域の情報を有し、 前記 (c)工程の前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向力、う領域であって、前記セルに隣接する他のセ ルの一部の第 2領域の情報とを有しており、
前記（d)工程においては、
前記第 1領域の情報の最適化調整を行う工程と、
前記第 2領域の情報を更新する工程とを有することを特徴とする半導体装置の製 造方法。
[15] 請求項 14記載の半導体装置の製造方法にお!/、て、前記第 1領域の幅と、前記第 2 領域の幅とが等しいことを特徴とする半導体装置の製造方法。
[16] 請求項 14記載の半導体装置の製造方法において、前記第 1領域および前記第 2 領域の各々の幅は、パターン露光に用いる露光光の波長をえ、露光機のレンズの開 口数を NAとすると、 1. 62 λ /ΝΑであることを特徴とする半導体装置の製造方法。
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