CN114595657A - 芯片布局方法、装置及电子设备 - Google Patents

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Abstract

本发明提供一种芯片布局方法、装置及电子设备，所述方法包括：解析待布局芯片的初始DEF文件，确定待布局芯片的属性信息，并通过视图组件显示属性信息，以使用户基于显示的属性信息确定布局指令；在检测到布局指令的情况下，基于布局指令调整待布局芯片的位置，并基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件。本发明通过初始DEF文件即可显示待布局芯片的属性信息，提高了运行效率，且本发明基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件，以便下次可以直接读取更新的初始DEF文件或新DEF文件，从而可以快速在视图组件中显示调整位置后的待布局芯片信息，加快了FCFP的迭代速度。

Description

芯片布局方法、装置及电子设备
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种芯片布局方法、装置及电子设备。
背景技术
芯片设计进入深亚微米时代后，芯片布局(Floorplan)成为超大规模集成电路(Very Large Scale Integration,VLSI)的重要设计阶段。在布局(Floorplan)阶段，通过定义芯片或块的大小和形状，将IO引脚/焊盘、宏和块放置在核心或芯片区域，以便有效地找到它们之间的布线空间，而布线空间是直接影响拥塞(Congestion)、路由(Routingissue)、电压降(IR drop)、时序(Timing)等的因素。
目前，多通过ICC2等传统电子设计自动化(Electronics Design Automation，EDA)工具展示芯片布局，但EDA工具在每次展示芯片布局时均需获取大量数据和文件，运行效率较低。
发明内容
本发明提供一种芯片布局方法、装置及电子设备，用以解决现有技术中EDA工具展示芯片布局运行效率较低的缺陷。
本发明提供一种芯片布局方法，包括：
解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；
在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
根据本发明提供的一种芯片布局方法，所述解析待布局芯片的初始DEF文件，之前还包括：
基于所述待布局芯片的配置文件原始路径，确定所述待布局芯片的配置文件；
打开所述配置文件，获取所述初始DEF文件。
根据本发明提供的一种芯片布局方法，所述打开所述配置文件，之后还包括：
解析所述待布局芯片的馈通文件，确定所述待布局芯片的馈通信息，并通过所述视图组件显示所述馈通信息。
根据本发明提供的一种芯片布局方法，所述基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件，之后还包括：保存所述待布局芯片的缓存文件。
根据本发明提供的一种芯片布局方法，所述基于所述布局指令调整所述待布局芯片的位置，包括：
基于所述布局指令，确定调整动作，并调用所述调整动作对应的工具栏调整所述待布局芯片的位置。
根据本发明提供的一种芯片布局方法，所述基于所述布局指令调整所述待布局芯片的位置，之后还包括：
在检测到撤销操作指令的情况下，将所述待布局芯片的位置恢复至所述撤销操作指令中的目标位置。
根据本发明提供的一种芯片布局方法，所述解析待布局芯片的初始DEF文件，之前还包括：
基于自定义标签，展示所述自定义标签对应的数据结构。
根据本发明提供的一种芯片布局方法，所述解析待布局芯片的初始DEF文件，之后还包括：
获取并展示全芯片的时序路径信息。
本发明还提供一种芯片布局装置，包括：
解析单元，用于解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；
布局单元，用于在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述芯片布局方法。
本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述芯片布局方法。
本发明还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述芯片布局方法。
本发明提供的芯片布局方法、装置及电子设备，通过解析待布局芯片的初始DEF文件即可显示待布局芯片的属性信息，而不需要像传统方法中需要获取大量文件后才能显示芯片布局，也就是本发明通过初始DEF文件即可显示待布局芯片的属性信息，大幅度提高了运行效率。此外，本发明基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件，以便下次可以直接读取更新的初始DEF文件或新DEF文件，从而可以快速在视图组件中显示调整位置后的待布局芯片信息，而不需要重新加载大量文件获取调整位置后的待布局芯片信息，加快了FCFP的迭代速度。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的芯片布局方法的流程示意图；
图2是本发明提供的加载恢复机制的流程示意图；
图3是本发明提供的视图组件界面示意图；
图4是本发明提供的芯片布局方法装置的结构示意图；
图5是本发明提供的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，多通过ICC2等传统EDA工具展示芯片布局，但EDA工具在每次展示芯片布局时均需获取大量数据和文件，如请求整个数据库，获取网表(netlist文件)、芯片的DEF文件、lib库文件等，请求数据量较大导致运行效率较低。此外，EDA工具需要获取到上述所有文件后才能展示芯片布局，若缺少任一文件，则EDA工具无法展示芯片布局。
对此，本发明提供一种芯片布局方法。图1是本发明提供的芯片布局方法的流程示意图，如图1所示，该方法包括如下步骤：
步骤110、解析待布局芯片的初始DEF文件，确定待布局芯片的属性信息，并通过视图组件显示属性信息，以使用户基于显示的属性信息确定布局指令。
此处，待布局芯片即需要进行布局的芯片。在首次对待布局芯片进行布局时，可以读取待布局芯片的初始DEF文件，并解析确定待布局芯片的属性信息。其中，待布局芯片的属性信息可以包括待布局芯片的大小、位置、方向等。
在获取待布局芯片的属性信息后，通过视图组件显示待布局芯片的属性信息，从而用户可以直观获取属性信息，并根据属性信息确定是否对待布局芯片的位置进行调整，如用户可以在视图组件窗口选择工具栏中的移动工具，对待布局芯片进行移动，其中，用户通过移动工具对待布局芯片进行移动可以看作是用户的布局指令。可选地，视图组件可以是基于QGraphicsView创建得到的。
需要说明的是，本发明实施例中通过解析待布局芯片的初始DEF文件即可显示待布局芯片的属性信息，而不需要像传统方法中需要获取大量文件后才能显示芯片布局，也就是本发明实施例通过初始DEF文件即可显示待布局芯片的属性信息，大幅度提高了运行效率。此外，本发明实施例通过视图组件直观显示待布局芯片的属性信息，从而能够使用户直观获取待布局芯片的属性信息，进而便于沟通以及快速确定布局指令。再有，本发明实施例通过解析待布局芯片的DEF文件，可以单独显示待布局芯片的属性信息，并通过视图组件窗口单独对待布局芯片的位置进行调整，而不需要像传统方法中需要获取所有芯片的所有文件后才能展示芯片布局。可以理解的是，在需要同时显示多个待布局芯片的属性信息时，可以获取多个待布局芯片对应的初始DEF文件，进而可以在视图组件窗口同时显示多个待布局芯片的属性信息。
步骤120、在检测到布局指令的情况下，基于布局指令调整待布局芯片的位置，并基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件。
具体地，布局指令中携带有调整动作，如移动待布局芯片、放大待布局芯片、缩小待布局芯片等。在用户基于视图组件所显示的属性信息确定布局指令后，基于布局指令中携带的调整动作，调整待布局芯片的位置，即实现可视化调整待布局芯片，并基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件。
在更新初始DEF文件或生成新DEF文件后，下次可以直接读取更新的初始DEF文件或新DEF文件，从而可以快速在视图组件中显示调整位置后的待布局芯片信息，而不需要重新加载大量文件获取调整位置后的待布局芯片信息，加快了FCFP的迭代速度。
本发明实施例提供的芯片布局方法，通过解析待布局芯片的初始DEF文件即可显示待布局芯片的属性信息，而不需要像传统方法中需要获取大量文件后才能显示芯片布局，也就是本发明实施例通过初始DEF文件即可显示待布局芯片的属性信息，大幅度提高了运行效率。此外，本发明实施例基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件，以便下次可以直接读取更新的初始DEF文件或新DEF文件，从而可以快速在视图组件中显示调整位置后的待布局芯片信息，而不需要重新加载大量文件获取调整位置后的待布局芯片信息，加快了FCFP的迭代速度。
基于上述实施例，解析待布局芯片的初始DEF文件，之前还包括：
基于待布局芯片的配置文件原始路径，确定待布局芯片的配置文件；
打开配置文件，获取初始DEF文件。
具体地，在首次对待布局芯片进行布局时，根据待布局芯片的配置文件原始路径，获取待布局芯片的配置文件，并打开配置文件，获取初始DEF文件。
如图2所示，根据待布局芯片的配置文件原始路径，确定待布局芯片的配置文件(Config)，进而可以获取待布局芯片的def文件(chip.def)、静态存储列表(sramlist)、馈通文件(Feedthrough)等。
基于上述任一实施例，打开配置文件，之后还包括：
解析待布局芯片的馈通文件，确定待布局芯片的馈通信息，并通过视图组件显示馈通信息。
具体地，待布局芯片的配置文件中包含待布局芯片的馈通文件，因此在打开配置文件后，可以获取待布局芯片的馈通文件。通过解析馈通文件，可以确定待布局芯片的馈通信息，并通过视图组件显示馈通信息。其中，馈通信息可以包括总线数量，用于表征待布局芯片与其它芯片之间的拥塞情况，从而用户可以根据显示的馈通信息对待布局芯片的位置进行优化调整。
例如，可以通过解析馈通文件(Feedthrough)，将馈通信息以列表形式显示，并在视图组件的窗口中自定义选择需要显示的馈通信息。
基于上述任一实施例，基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件，之后还包括：保存待布局芯片的缓存文件。
具体地，在基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件之后，保存待布局芯片的缓存文件，从而在下次需要获取待布局芯片的最新布局信息时，可以通过直接打开缓存文件，进而能够加快获取待布局芯片的最新布局信息的速度。
如图2所示，在基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件后，可以保存待布局芯片的缓存文件(Chip.cache)，从而下次可以直接打开该缓存文件获取待布局芯片调整位置后的信息，而不需要再重新获取大量文件，加速了FCFP的迭代速度。
基于上述任一实施例，基于布局指令调整待布局芯片的位置，包括：
基于布局指令，确定调整动作，并调用调整动作对应的工具栏调整待布局芯片的位置。
具体地，布局指令中携带有调整动作，如移动待布局芯片、放大待布局芯片、缩小待布局芯片等。在确定布局指令中的调整动作后，调用调整动作对应的工具栏调整待布局芯片的位置，从而可以快速完成对待布局芯片的调整。其中，工具栏中可以包括选择、标尺、移动、放大、缩小、重做、撤销等模式，以满足对待布局芯片进行布局时的多样化需求。
如图3所示，视图组件显示界面由菜单栏(Menu Bar)、状态栏(Status Bar)、工具栏(Tool Bar)、浮动窗口(Dock Widget)和标签页(Tab Widget)组成。菜单栏主要包括打开(Open)、保存(Save)等功能，状态栏主要包括硬核(Hardmacro)、模块例化名(Instname)、坐标(Coordinate)等信息。工具栏主要包括一些常用的动作，比如选择(Select)、标尺(Ruler)、移动(Move)等。
基于上述任一实施例，基于布局指令调整待布局芯片的位置，之后还包括：
在检测到撤销操作指令的情况下，将待布局芯片的位置恢复至撤销操作指令中的目标位置。
具体地，在用户需要撤销对待布局芯片的调整时，可以在工具栏中选取撤销模式，以生成撤销操作指令，将待布局芯片的位置恢复至撤销操作指令中的目标位置。其中，在选取撤销模式后，可以从对应的撤销列表中选择任意位置作为目标位置，以将待布局芯片的位置快速恢复至撤销操作指令中的目标位置。
基于上述任一实施例，解析待布局芯片的初始DEF文件，之前包括：
基于自定义标签，展示自定义标签对应的数据结构。
具体地，在解析待布局芯片的初始DEF文件前，可以根据自定义标签，展示自定义标签对应的数据结构。其中，自定义标签可以为芯片顶层实现中中间结果的物理信息，例如穿线物理规划，寄存器数据流(pipeline)物理规划等。
相较于传统方法中需要等运行完毕才能查看结果，本发明实施例可以在运行之前就可以展示自定义标签对应的数据结构，以便用户能够及时进行修改，加快芯片布局进度。
基于上述任一实施例，解析待布局芯片的初始DEF文件，之后包括：
获取并展示全芯片的时序路径信息。
具体地，在解析待布局芯片的初始DEF之后，还可以获取并展示全芯片的时序路径信息。例如，通过读入DEF、timing report、lib等文件，可以把全芯片(full chip)的时序路径信息(timing path)在视图组件界面中展示出来。
下面对本发明提供的芯片布局装置进行描述，下文描述的芯片布局装置与上文描述的芯片布局方法可相互对应参照。
基于上述任一实施例，本发明提供一种芯片布局装置，如图4所示，包括：
解析单元410，用于解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；
布局单元420，用于在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
基于上述任一实施例，所述装置还包括：
配置文件获取单元，用于在解析待布局芯片的初始DEF文件之前，基于所述待布局芯片的配置文件原始路径，确定所述待布局芯片的配置文件；
DEF文件获取单元，用于打开所述配置文件，获取所述初始DEF文件。
基于上述任一实施例，所述装置还包括：
馈通显示单元，用于在打开所述配置文件之后，解析所述待布局芯片的馈通文件，确定所述待布局芯片的馈通信息，并通过所述视图组件显示所述馈通信息。
基于上述任一实施例，所述装置还包括：
缓存单元，用于在基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件之后，保存所述待布局芯片的缓存文件。
基于上述任一实施例，所述布局单元420，用于：
基于所述布局指令，确定调整动作，并调用所述调整动作对应的工具栏调整所述待布局芯片的位置。
基于上述任一实施例，所述基于所述布局指令调整所述待布局芯片的位置，之后还包括：
在检测到撤销操作指令的情况下，将所述待布局芯片的位置恢复至所述撤销操作指令中的目标位置。
基于上述任一实施例，所述装置还包括：
中间结果展示单元，用于在解析待布局芯片的初始DEF文件之前，基于自定义标签，展示所述自定义标签对应的数据结构。
基于上述任一实施例，所述装置还包括：
时序信息获取单元，用于在解析待布局芯片的初始DEF文件之后，获取并展示全芯片的时序路径信息。
图5是本发明提供的电子设备的结构示意图，如图5所示，该电子设备可以包括：处理器(processor)510、存储器(memory)520、通信接口(Communications Interface)530和通信总线540，其中，处理器510，存储器520，通信接口530通过通信总线540完成相互间的通信。处理器510可以调用存储器520中的逻辑指令，以执行芯片布局方法，该方法包括：解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
此外，上述的存储器520中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明还提供一种计算机程序产品，所述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，计算机能够执行上述各方法所提供的芯片布局方法，该方法包括：解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各提供的芯片布局方法，该方法包括：解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种芯片布局方法，其特征在于，包括：
解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；
在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
2.根据权利要求1所述的芯片布局方法，其特征在于，所述解析待布局芯片的初始DEF文件，之前还包括：
基于所述待布局芯片的配置文件原始路径，确定所述待布局芯片的配置文件；
打开所述配置文件，获取所述初始DEF文件。
3.根据权利要求2所述的芯片布局方法，其特征在于，所述打开所述配置文件，之后还包括：
解析所述待布局芯片的馈通文件，确定所述待布局芯片的馈通信息，并通过所述视图组件显示所述馈通信息。
4.根据权利要求1至3任一项所述的芯片布局方法，其特征在于，所述基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件，之后还包括：保存所述待布局芯片的缓存文件。
5.根据权利要求1至3任一项所述的芯片布局方法，其特征在于，所述基于所述布局指令调整所述待布局芯片的位置，包括：
基于所述布局指令，确定调整动作，并调用所述调整动作对应的工具栏调整所述待布局芯片的位置。
6.根据权利要求1至3任一项所述的芯片布局方法，其特征在于，所述基于所述布局指令调整所述待布局芯片的位置，之后还包括：
在检测到撤销操作指令的情况下，将所述待布局芯片的位置恢复至所述撤销操作指令中的目标位置。
7.根据权利要求1至3任一项所述的芯片布局方法，其特征在于，所述解析待布局芯片的初始DEF文件，之前还包括：
基于自定义标签，展示所述自定义标签对应的数据结构。
8.根据权利要求1至3任一项所述的芯片布局方法，其特征在于，所述解析待布局芯片的初始DEF文件，之后还包括：
获取并展示全芯片的时序路径信息。
9.一种芯片布局装置，其特征在于，包括：
解析单元，用于解析待布局芯片的初始DEF文件，确定所述待布局芯片的属性信息，并通过视图组件显示所述属性信息，以使用户基于显示的属性信息确定布局指令；
布局单元，用于在检测到所述布局指令的情况下，基于所述布局指令调整所述待布局芯片的位置，并基于所述待布局芯片调整后的位置信息更新所述初始DEF文件或生成新DEF文件。
10.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1至8任一项所述芯片布局方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116362190A (zh) * 2022-10-31 2023-06-30 芯行纪科技有限公司 芯片设计的交互布局规划方法及相关设备
CN116467975A (zh) * 2023-06-16 2023-07-21 英诺达(成都)电子科技有限公司 数据处理方法、装置、电子设备及存储介质
CN117787185A (zh) * 2023-12-28 2024-03-29 苏州异格技术有限公司 一种芯片结构图生成方法、装置、计算机设备及存储介质

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116362190A (zh) * 2022-10-31 2023-06-30 芯行纪科技有限公司 芯片设计的交互布局规划方法及相关设备
CN116467975A (zh) * 2023-06-16 2023-07-21 英诺达(成都)电子科技有限公司 数据处理方法、装置、电子设备及存储介质
CN116467975B (zh) * 2023-06-16 2023-09-26 英诺达(成都)电子科技有限公司 数据处理方法、装置、电子设备及存储介质
CN117787185A (zh) * 2023-12-28 2024-03-29 苏州异格技术有限公司 一种芯片结构图生成方法、装置、计算机设备及存储介质

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