FR2978613A1 - Procede de realisation d'un reseau de vias et circuit integre comprenant un tel reseau de vias - Google Patents

Procede de realisation d'un reseau de vias et circuit integre comprenant un tel reseau de vias Download PDF

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Abstract

Circuit intégré comprenant un réseau de vias (20) reliant des lignes métalliques (60 à 62) d'un niveau de métallisation inférieur avec des lignes métalliques (63 à 65) d'un niveau de métallisation supérieur du circuit intégré, chaque via étant situé à une intersection entre une portion d'une ligne métallique du niveau de métallisation inférieur et une portion d'une ligne métallique du niveau de métallisation supérieur et ayant une direction d'orientation générale inclinée selon un angle non nul par rapport à une direction d'orientation locale de la portion de la ligne métallique du niveau inférieur de l'intersection.

Description

B11-1769FR 1 Procédé de réalisation d'un réseau de vias et circuit intégré comprenant un tel réseau de vias
L'invention concerne les circuits intégrés et plus particulièrement la réalisation des interconnexions verticales du circuit intégré, ou « vias », reliant des niveaux de métallisation différents. Actuellement, on utilise une étape de gravure pour réaliser les vias d'un circuit intégré à l'aide d'un masque dur en résine. Ces masques durs comprennent des motifs définissant les emplacements des vias. De manière générale, on réalise les masques durs au cours d'une étape de photolithographie qui comporte une insolation d'une résine photosensible à travers un réticule. Les circuits intégrés étant de plus en plus complexes, la densité des vias augmente fortement. Ainsi, la densité des motifs du masque dur augmente jusqu'aux limites de réalisation du masque, c'est-à-dire jusqu'à la limite de résolution de la photolithographie. Lorsqu'on souhaite réaliser des motifs séparés par des distances sensiblement égales à la résolution de la photolithographie, des défauts de fabrication peuvent apparaître. Par exemple des recouvrements entre deux motifs peuvent entraîner des déformations importantes des motifs. Il est donc nécessaire d'augmenter les distances entre les vias afin de limiter les défauts de fabrication.
On peut, par exemple, augmenter la résolution du masque dur en résine en utilisant une technique de double-masques (« double patterning » en langue anglaise), qui consiste à effectuer deux étapes de photolithographie. Au cours d'une première étape de photolithographie, on réalise un premier ensemble de motifs du masque dur, avec une certaine résolution. Puis, au cours de la deuxième étape de photolithographie, on réalise les autres motifs du masque dur avec la même résolution de photolithographie que la première étape, mais dans laquelle les motifs de la deuxième étape sont décalés, par rapport à ceux de la première étape. Ainsi, après avoir effectué les deux étapes de photolithographie, les motifs sont espacés entre eux d'une distance inférieure à celle qui est obtenue avec la résolution d'une seule étape. Mais cette technique est complexe, car elle nécessite d'effectuer deux étapes de photolithographie et d'utiliser deux réticules différents pour réaliser le masque dur final comprenant tous les motifs. Selon un mode de mise en oeuvre et de réalisation, il est proposé un moyen pour améliorer la réalisation des vias d'un circuit intégré.
En particulier, il est proposé un moyen pour augmenter les distances entre les vias du circuit intégré, tout en conservant une densité de vias suffisamment élevée. Selon un aspect, il est proposé un procédé de réalisation d'un réseau de vias reliant des lignes métalliques d'un niveau de métallisation inférieur avec des lignes métalliques d'un niveau de métallisation supérieur d'un circuit intégré. Le procédé comprend une réalisation d'un masque dur comportant un réseau de motifs correspondant aux emplacements des vias, chaque motif étant situé à une intersection entre une portion d'une ligne métallique du niveau de métallisation inférieur et une portion d'une ligne métallique du niveau de métallisation supérieur et ayant une direction d'orientation générale inclinée selon un angle non nul par rapport à une direction d'orientation locale de ladite portion de ligne métallique du niveau inférieur, et une réalisation des vias à partir du masque dur. Ainsi, en inclinant les motifs du masque dur par rapport aux directions d'orientations locales respectives des portions des lignes métalliques inférieures, on augmente la distance entre deux motifs consécutifs.
Le réseau de motifs peut être un réseau matriciel comportant des lignes de motifs et des colonnes de motifs, et deux motifs adjacents situés sur une même ligne de motifs sont mutuellement séparés par au moins une colonne dénuée de motif à l'intersection de ladite au moins une colonne et ladite même ligne.
Deux motifs adjacents situés sur une même colonne de motifs peuvent également être mutuellement séparés par au moins une ligne dénuée de motif à l'intersection de ladite au moins une ligne et ladite même colonne.
Grâce à une telle disposition des motifs, on augmente toutes les distances entre tous les motifs du masque dur. Le réseau matriciel de motifs peut être un damier. La réalisation du masque dur peut en outre comprendre une insolation d'un bloc de résine photosensible à travers un diaphragme optique circulaire, le diaphragme optique circulaire comprenant des cadrans transparents au rayonnement et orientés selon un angle égal à l'angle d'inclinaison des motifs. L'angle d'inclinaison des motifs peut être compris entre 20° et 45°, en particulier compris entre 25° et 30°, et de préférence égal à 25°. Selon un autre aspect, il est proposé un circuit intégré comprenant un réseau de vias reliant des lignes métalliques d'un niveau de métallisation inférieur avec des lignes métalliques d'un niveau de métallisation supérieur du circuit intégré.
Dans ce circuit intégré, chaque via est situé à une intersection entre une portion d'une ligne métallique du niveau de métallisation inférieur et une portion d'une ligne métallique du niveau de métallisation supérieur et a une direction d'orientation générale inclinée selon un angle non nul par rapport à une direction d'orientation locale de ladite portion de ligne métallique du niveau inférieur. Le réseau de vias peut être un réseau matriciel comportant des lignes de vias et des colonnes de vias, et deux vias adjacents situés sur une même ligne de vias sont mutuellement séparés par au moins une colonne dénuée de via à l'intersection de ladite au moins une colonne et ladite même ligne. Deux vias adjacents situés sur une même colonne de vias peuvent être mutuellement séparés par au moins une ligne dénuée de via à l'intersection de ladite au moins une ligne et ladite même colonne. Le réseau matriciel de vias peut être un damier. L'angle d'inclinaison des vias peut être compris entre 20° et 45°, en particulier compris entre 25° et 30°, et de préférence égal à 25°. Dans le circuit intégré, la distance séparant un bord d'un via qui relie une première ligne métallique du niveau de métallisation inférieur et un bord d'une autre ligne métallique du niveau de métallisation inférieur peut être supérieure au tiers du pas qui sépare deux lignes métalliques adjacentes du niveau de métallisation inférieur. Ainsi on conserve une distance suffisante entre une extrémité d'un via situé sur une ligne métallique inférieur et la ligne métallique inférieure la plus proche du via, afin, notamment, d'empêcher les claquages de diélectrique en fonction du temps (TDDB, ou « Time Dependent Dielectric Breakdown » en langue anglaise) entre deux lignes métalliques consécutives du niveau de métallisation inférieur. On peut noter que lorsqu'on oriente les vias, ceux-ci se rapprochent des lignes métalliques voisines. Afin d'éviter les claquages de diélectrique, on peut orienter les vias, de façon à ne pas franchir une distance limite de sécurité égale au tiers du pas qui sépare deux lignes métalliques adjacentes du niveau de métallisation inférieur.
D'autres avantages et caractéristiques apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre de l'invention, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un mode de réalisation d'un masque dur selon l'invention ; - la figure 2 illustre schématiquement une superposition d'un masque dur selon l'invention avec les lignes métalliques d'un circuit intégré ; - la figure 3 illustre de façon schématique un mode de réalisation d'un circuit intégré selon l'invention ; - la figure 4 illustre de façon schématique les principales étapes d'un mode de mise en oeuvre d'un procédé de réalisation de vias selon l'invention ; et - la figure 5 illustre de façon schématique un mode de réalisation d'un diaphragme optique. Sur la figure 1, on a représenté de façon schématique une vue de dessus d'un masque dur 1 destiné à être utilisé, lors d'une étape de gravure, pour réaliser les vias d'un circuit intégré. Le masque dur 1 comporte plusieurs motifs 2. Chaque motif 2 définit l'emplacement d'un via. De façon général, un motif 2 a une forme sensiblement rectangulaire. En outre, chaque motif 2 a une direction d'orientation générale A' qui s'étend selon la longueur du motif 2. Les motifs 2 sont disposés au sein du masque 1 selon un réseau 3 comportant plusieurs lignes de motifs 4 et plusieurs colonnes de motifs 5. Sur la figure 2, on a représenté schématiquement une superposition du masque dur 1, décrit à la figure 1, avec des lignes métalliques 60 à 65 d'un circuit intégré 8. Des lignes métalliques 60 à 62 sont réalisées sur un niveau de métallisation inférieur, et sont représentées en pointillées, et des lignes métalliques 63 à 65 sont réalisées sur un niveau de métallisation supérieur, et sont représentées en traits pleins. De façon générale, les lignes métalliques peuvent avoir des orientations diverses. Par exemple, un même niveau de métallisation peut comprendre des lignes ayant des directions qui ne sont pas forcément parallèles entre elles. En outre une même ligne peut avoir plusieurs directions différentes. Sur la figure 2, à des fins de simplification, on a représenté un exemple de réalisation dans lequel les lignes métalliques 60 à 62 du niveau de métallisation inférieur sont parallèles entre elles et s'étendent selon une direction d'orientation générale A. Dans ce mode de réalisation, les lignes 63 à 65 du niveau supérieur sont également parallèles entre elles et s'étendent selon une deuxième direction d'orientation B sensiblement perpendiculaire à la première direction d'orientation A. Selon encore un autre mode de réalisation, les lignes du niveau supérieur peuvent être toutes parallèles aux lignes du niveau inférieur.
De façon générale, on réalise un via au niveau d'une intersection entre une ligne 60 du niveau inférieur et une ligne 63 du niveau supérieur. Au niveau d'une intersection, la ligne 60 du niveau inférieur comporte une portion de ligne 11 qui a une forme sensiblement rectangulaire et s'étend selon une direction d'orientation locale A, c'est-à-dire selon la longueur de la portion de ligne 11. Les portions respectives de lignes 11 de deux lignes 60,61 adjacentes sont séparées par une distance de référence D. Pour réaliser les vias, on réalise le masque dur 1 sur le niveau de métallisation inférieur de façon à placer les motifs 2 du masque au niveau des intersections. Afin d'augmenter les distances entre deux motifs 2 successifs, on oriente les motifs 2 selon un angle d'inclinaison 0 non nul par rapport à la direction d'orientation locale A des portions des lignes 11. On entend par deux motifs successifs, deux motifs situés mutuellement en regard. Lorsqu'on oriente les motifs 2, selon un angle 0 non nul, les motifs sont séparés entre eux par deux distances LE,SE distinctes. Les distances LE,SE peuvent être égales ou différentes selon la géométrie des motifs 2. Dans le mode de réalisation, illustré ici sur la figure 2, les motifs 2 sont sensiblement rectangulaires et chacun comporte quatre bords, deux bords longs 12 et deux bords larges 13. Une distance LE, notée longue distance, sépare deux bords longs 12 de deux motifs successifs, et une distance SE, notée courte distance, sépare deux bords larges 13 de deux autres motifs successifs.
Sur la figure 2, l'angle d'inclinaison des motifs 2 est égal à 45° et les distances longues et courtes LE,SE sont supérieures à la distance de référence D. On peut noter que si l'angle d'inclinaison 0 augmente de 0° à 45°, la longue distance LE est supérieure à la distance de référence D. Lorsque 0 a une valeur comprise entre 0° et 20° la courte distance SE est inférieure à la distance de référence D et lorsque 0 a une valeur comprise entre 25° et 45°, la courte distance SE est supérieure à la distance de référence D. De préférence, l'angle d'inclinaison 0 est choisi supérieur à 20° afin que toutes les distances LE,SE entre les motifs soient supérieures à la distance de référence D. Dans le mode de réalisation, illustré sur la figure 2, Les lignes 60 à 62 du niveau inférieur sont toutes parallèles entre elles, et orientées selon la direction d'orientation A. Ainsi, les portions des lignes 11 ont toutes une même direction d'orientation locale parallèle à la direction générale A. Par ailleurs, les lignes métalliques 60 à 62 du niveau inférieur sont réalisées selon un premier pas 9, et les lignes métalliques 63 à 65 du niveau supérieur sont réalisées selon un deuxième pas 10 qui peut être égal ou différent au premier pas 9. Le pas de réalisation des lignes métalliques d'un même niveau de métallisation correspond à la distance périodique séparant deux lignes successives. On définit également une distance électrique VL qui sépare les bords de deux motifs successifs avec les bords des lignes métalliques 60 à 62 du niveau de métallisation inférieur. La distance électrique VL correspond à la distance qui sépare les bords d'un motif 2 appartenant à une première ligne de motifs 4 avec le bord d'une ligne métallique 60 du niveau de métallisation inférieur correspondant à une deuxième ligne de motifs 4 immédiatement voisine de la première ligne de motif 4. La distance électrique VL est de préférence supérieure à une distance minimale de sécurité qui est liée à la quantité requise de diélectrique située entre deux lignes métalliques d'un même niveau de métallisation pour empêcher les claquages de diélectrique. En particulier, on empêche les claquages de diélectrique lorsque la distance électrique VL est supérieure à un tiers du premier pas 9 de réalisation des lignes métalliques 60 à 62 du niveau inférieur, c'est-à-dire lorsque l'angle d'inclinaison 0 est inférieur à 35°. Lorsqu'on augmente la valeur de l'angle d'inclinaison 0, la distance électrique VL diminue.
L'angle d'inclinaison des vias peut être choisis supérieur à 20°, en particulier compris entre 25° et 35°, et de préférence égal à 25°. Lorsque l'angle d'inclinaison 0 est égal à 25°, toutes les distances LE,SE entre les motifs 2 sont supérieures à la distance de référence D et la distance électrique VL reste supérieure à la distance minimale de sécurité. En outre, la disposition des motifs au sein du masque dur est adaptée en fonction de la disposition des lignes métalliques 60 à 65 et de la disposition des vias que l'on souhaite réaliser. Sur la figure 2, les lignes de motifs 4 coïncident avec respectivement les lignes métalliques 60 à 62 du niveau inférieur. En outre, les colonnes de motifs 5 coïncident respectivement aux lignes métalliques 63 à 65 du niveau supérieur. Afin de garantir une augmentation de toutes les distances entre les motifs 2, ces derniers sont situés au sein du masque dur 1 de sorte qu'au moins une ligne de motifs, ou une colonne de motifs, qui est dépourvue de motif au niveau d'une intersection entre une ligne de motif et une colonne de motifs, sépare deux motifs adjacents de ladite même ligne de motifs, ou ladite colonne de motifs. En d'autres termes, les motifs 2 appartenant à une même ligne de motifs 4 sont espacés d'au moins une intersection ligne-colonne dépourvue de motifs, et les motifs 2 appartenant à une même colonne de motifs 5 sont espacés d'au moins une intersection ligne-colonne dépourvue de motifs. Par exemple, les motifs sont disposés en damier. Sur la figure 2, on a représenté un mode de réalisation du masque 1 qui comporte trois motifs 2. Ce mode de réalisation n'est pas limitatif, par exemple le masque dur 1 peut inclure cinq motifs en damier, dont quatre motifs sont situés aux extrémités du damier et un motif au centre. Sur la figure 3, on a représenté un mode de réalisation du circuit intégré 8 définit ci-avant. Le circuit intégré 8 comprend trois vias 20 réalisés à partir du masque dur 1 définit ci-avant. Chaque via 20 est orienté selon un angle correspondant à l'angle d'inclinaison 0 des motifs 2 du masque 1. En d'autres termes, chaque via 20 a une direction d'orientation générale A' inclinée selon l'angle d'inclinaison 0 par rapport à la direction d'orientation locale de la portion de ligne 11 de la ligne métallique 60 à 62 du niveau inférieure à laquelle il est associé.
Les parties latérales des vias, par rapport aux lignes métalliques 63 à 65 du niveau supérieur, ont été retirées lors d'une étape de retrait mise en oeuvre par un polissage mécano chimique permettant de retirer l'excèdent de cuivre utilisé pour l'opération de gravure. Les vias 20 sont disposés selon des lignes de vias 40, correspondant aux lignes de motifs 4, et selon des colonnes de via 50 correspondant aux colonnes de motifs 5. Sur la figure 4, on a représenté une vue en coupe schématique des principales étapes d'un mode de mise en oeuvre d'un procédé de réalisation des vias 20.
On réalise tout d'abord, de manière classique connue de l'homme du métier, les lignes métalliques 60 à 62 du niveau de métallisation inférieur. Puis on superpose, sur les lignes 60 à 62 du niveau inférieur, un niveau de protection 21, un niveau d'isolation 22 et un bloc de résine photosensible 23. Lors d'une étape de photolithographie S1, on insole le bloc de résine photosensible 23 à travers un réticule 24 pour obtenir le masque dur en résine 1, définit ci-avant. Puis, lors d'une étape de gravure S2, on réalise des cavités 25 au niveau des emplacements des vias, et on réalise S3 les vias par remplissage des cavités 25 avec du cuivre.
En particulier, l'étape de photolithographie S1 comprend une insolation du bloc de résine photosensible 23 au cours de laquelle une source lumineuse 26 émet un rayonnement 27, en particulier un rayonnement d'ondes dans le domaine des ultra-violets, sur le bloc photosensible 23. Le rayonnement 27 traverse un diaphragme optique circulaire 28 de la source 26. On a représenté sur la figure 5, de façon schématique, une mode de réalisation du diaphragme optique circulaire 28. Le diaphragme optique circulaire 28 comporte des cadrans opaques à la lumière 29, orientés selon une direction générale D. Les cadrans opaques 29 sont en outre séparés par des cadrans transparents 30 à la lumière. Afin d'améliorer la précision de la réalisation des vias 20 du circuit intégré 8, les cadrans transparents sont orienté selon une direction C inclinée par rapport à la direction générale D selon un angle correspondant à l'angle d'inclinaison 0 des motifs 2 du masque 1. Grâce au procédé et au circuit intégré qui viennent d'être décrits, on offre des circuits intégrés comportant une densité de vias accrue par rapport à ceux qui contiennent des vias ayant un angle d'inclinaison nul par rapport aux directions d'orientations locales des portions des lignes métalliques d'un même niveau de métallisation. Par ailleurs, les contours des vias ainsi réalisés sont plus précis. En outre, on augmente la densité des vias tout en utilisant une seule étape de photolithographie, et on simplifie ainsi les étapes de fabrication du circuit.

Claims (12)

  1. REVENDICATIONS1. Procédé de réalisation d'un réseau de vias reliant des lignes métalliques d'un niveau de métallisation inférieur avec des lignes métalliques d'un niveau de métallisation supérieur d'un circuit intégré, comprenant une réalisation d'un masque dur (1) comportant un réseau de motifs (2) correspondant aux emplacements des vias, chaque motif étant situé à une intersection entre une portion d'une ligne métallique du niveau de métallisation inférieur et une portion d'une ligne métallique du niveau de métallisation supérieur et chaque motif ayant une direction d'orientation générale inclinée selon un angle non nul par rapport à une direction d'orientation locale de ladite portion de ligne métallique du niveau inférieur, et une réalisation des vias (S3) à partir du masque dur.
  2. 2. Procédé selon la revendication 1, dans lequel le réseau de motifs (2) est un réseau matriciel comportant des lignes de motifs (4) et des colonnes de motifs (5), et deux motifs (2) adjacents situés sur une même ligne de motifs (4) sont mutuellement séparés par au moins une colonne (5) dénuée de motif à l'intersection de ladite au moins une colonne (5) et ladite même ligne (4).
  3. 3. Procédé selon la revendication 2, dans lequel deux motifs (2) adjacents situés sur une même colonne de motifs (5) sont mutuellement séparés par au moins une ligne (4) dénuée de motif à l'intersection de ladite au moins une ligne (4) et ladite même colonne (5).
  4. 4. Procédé selon la revendication 2 ou 3, dans lequel le réseau matriciel de motifs (2) est un damier.
  5. 5. Procédé selon l'une des revendications 1 à 4, dans lequel la réalisation du masque dur comprend une insolation (Si) d'un bloc de résine photosensible (23) à travers un diaphragme optique circulaire (28), le diaphragme optique circulaire (28) comprenant des cadrans transparents (30) au rayonnement et orientés selon un angle égal à l'angle d'inclinaison des motifs (2).
  6. 6. Procédé selon l'une des revendications 1 à 5, dans lequel l'angle d'inclinaison des motifs (2) est compris entre 20° et 45°.
  7. 7. Circuit intégré comprenant un réseau de vias (20) reliant des lignes métalliques (60 à 62) d'un niveau de métallisation inférieur avec des lignes métalliques (63 à 65) d'un niveau de métallisation supérieur du circuit intégré, chaque via étant situé à une intersection entre une portion d'une ligne métallique du niveau de métallisation inférieur et une portion d'une ligne métallique du niveau de métallisation supérieur et chaque via ayant une direction d'orientation générale inclinée selon un angle non nul par rapport à une direction d'orientation locale de ladite portion de ligne métallique du niveau inférieur.
  8. 8. Circuit selon la revendication 7, dans lequel le réseau de vias (20) est un réseau matriciel comportant des lignes de vias (40) et des colonnes de vias (50), et deux vias (20) adjacents situés sur une même ligne de vias (40) sont mutuellement séparés par au moins une colonne (50) dénuée de via à l'intersection de ladite au moins une colonne (50) et ladite même ligne (40).
  9. 9. Circuit selon la revendication 8, dans lequel deux vias (20) adjacents situés sur une même colonne de vias (50) sont mutuellement séparés par au moins une ligne (40) dénuée de via à l'intersection de ladite au moins une ligne (40) et ladite même colonne (50).
  10. 10. Circuit selon la revendication 8 ou 9, dans lequel le réseau matriciel de vias (20) est un damier.
  11. 11. Circuit selon l'une des revendications 7 à 10, dans lequel l'angle d'inclinaison des vias (20) est compris entre 20° et 45°.
  12. 12. Circuit selon l'une des revendications 7 à 11, dans lequel la distance (VL) séparant un bord d'un via (20) qui relie une première ligne métallique (61) du niveau de métallisation inférieur et un bord d'une autre ligne métallique (60) du niveau de métallisation inférieur est supérieure au tiers du pas (9) qui sépare deux lignes métalliques (60,61) adjacentes du niveau de métallisation inférieur.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3108781A1 (fr) * 2020-03-30 2021-10-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de réalisation sur une plaque d’une pluralité de puces comprenant chacune une zone d’individualisation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040143806A1 (en) * 2003-01-10 2004-07-22 Fujitsu Limited Wiring diagram verifying method, program, and apparatus
US20060118967A1 (en) * 2003-06-25 2006-06-08 Fujitsu Limited Semiconductor integrated circuit device having diagonal direction wiring and layout method therefor
US20080063988A1 (en) * 2006-09-08 2008-03-13 Kazuya Fukuhara Exposure method and method for manufacturing semiconductor device
US20090186284A1 (en) * 2008-01-21 2009-07-23 Nec Electronics Corporation Reticle, and method of laying out wirings and vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040143806A1 (en) * 2003-01-10 2004-07-22 Fujitsu Limited Wiring diagram verifying method, program, and apparatus
US20060118967A1 (en) * 2003-06-25 2006-06-08 Fujitsu Limited Semiconductor integrated circuit device having diagonal direction wiring and layout method therefor
US20080063988A1 (en) * 2006-09-08 2008-03-13 Kazuya Fukuhara Exposure method and method for manufacturing semiconductor device
US20090186284A1 (en) * 2008-01-21 2009-07-23 Nec Electronics Corporation Reticle, and method of laying out wirings and vias

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3108781A1 (fr) * 2020-03-30 2021-10-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de réalisation sur une plaque d’une pluralité de puces comprenant chacune une zone d’individualisation
EP3890005A1 (fr) * 2020-03-30 2021-10-06 Commissariat à l'énergie atomique et aux énergies alternatives Procédé de réalisation sur une plaque d'une pluralité de puces comprenant chacune une zone d'individualisation
US11631646B2 (en) 2020-03-30 2023-04-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Process of realization on a plate of a plurality of chips, each with an individualization area

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