CN103577634A - 用于生成用于双重构图技术的布局的系统和方法 - Google Patents

用于生成用于双重构图技术的布局的系统和方法 Download PDF

Info

Publication number
CN103577634A
CN103577634A CN201310494740.0A CN201310494740A CN103577634A CN 103577634 A CN103577634 A CN 103577634A CN 201310494740 A CN201310494740 A CN 201310494740A CN 103577634 A CN103577634 A CN 103577634A
Authority
CN
China
Prior art keywords
determinacy
border
unit
interconnect feature
feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310494740.0A
Other languages
English (en)
Inventor
J·A·米里尼切克
D·J·德尔帕罗
S·N·伯蒂诺
Y·斯穆哈
G·R·哈尔曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Infineon Technologies North America Corp
Original Assignee
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies North America Corp filed Critical Infineon Technologies North America Corp
Publication of CN103577634A publication Critical patent/CN103577634A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

一方面提供一种用于生成用于双重构图技术的布局的系统。在一个实施例中，该系统包括：(1)确定性边界互连特征生成器，被配置为基于至少一个双重构图设计规则为单元生成确定性边界互连特征；和(2)与所述确定性边界互连特征生成器相关的单元布置和互连布线工具，被配置为布置所述确定性边界互连特征和所述单元的与此相关的其它特征。

Description

用于生成用于双重构图技术的布局的系统和方法
技术领域
本申请一般地涉及集成电路(ICs)，并且更具体地，涉及双重构图情况下的IC设计技术。
背景技术
电路设计者使用电子设计自动化(EDA)工具，一种计算机辅助设计(CAD)工具，用来设计和布局电子电路，包括系统地表达以电路的操作为基础的逻辑、仿真电路操作、确定单元(即，包括器件的逻辑元件，例如，晶体管)的安置位置以及将所述单元耦合在一起的互连的布线位置。EDA工具允许设计者构造电路以及使用计算机模拟其执行，无需昂贵、冗长的人工制造过程。对于设计现代ICs，特别是超大规模集成电路(VLSICs)，EDA工具是不可缺少的。因此，EDA工具被广泛使用。
在初始“设计”阶段，电路设计者采用一或多个EDA工具来建立所期望的电子电路的逻辑表达。在对电路的逻辑表达如预期般运转感到满意之后(典型地，通过仿真)，电路设计者于是采用称为“IC编译器”(ICC)的EDA工具将该逻辑表达(典型地，具体化为“网表”)自动转化为在“实现”阶段中的一个或多个光刻掩模上的电路中的每个单元的相应的物理表达。该实现阶段典型地包括两个子阶段：“布置”子阶段，其中从库中选择合适的栅并将它们相对于彼此安置在代表将要支撑单元的衬底的区域中；以及“布线”子阶段，其中越过该单元中的衬底规定局部互连的路线以产生内聚(cohesive)的电子电路。然后这些单元相对于彼此被安置，布局单元间互连以产生整个IC或“芯片”的物理表达。最后，利用这些光刻掩模建立衬底上的IC特征层并由此形成IC。
超大规模IC(VLSIC)技术中的特征尺寸，特别是互补互连-氧化物半导体(CMOS)类型的特征尺寸，继续缩小。遗憾的是，用于制备这些特征的光刻所采用的光的波长没有那么快地缩短。因此，在光刻技术中已经做出了各种改进以让其跟上特征尺寸的缩小。这些技术包括相移掩模以及最近的双重构图(dual patterning)。双重构图采用两个光刻掩模代替仅用一个，以限定VLSIC中的微细间距特征。
最近的CMOS技术(典型地，20nm以及更低)的平版的挑战需要不仅是栅的双重构图，而且需要局部互连甚至一些薄互连布线层的双重构图。遗憾的是，双重构图需要确定是否可以将特征布局在两个掩模上哪个位置的复杂的设计规则。同时必需地，这些设计规则提出了值得注意的IC布图挑战，特别是在邻接的输入／输出(I／O)缓冲器或例如静电放电保护箝位电路的支持单元之间的边界处。当根据不同的要求布图邻接的缓冲器或单元时，上述挑战变得特别明显。孤立地看似合理的单元布图，当其被邻近其它单元布图布局时，仍可能会造成破坏(violations)。由于邻近的互连或芯片层填充图案被规定专用于双重构图互连的互连设计规则，大的核心块也会存在问题。
发明内容
一方面提供一种用于生成用于双重构图技术的布局的系统。在一个实施例中，该系统包括：(1)确定性边界互连特征生成器，被配置为基于至少一个双重构图设计规则为单元生成确定性边界互连特征；和(2)与所述确定性边界互连特征生成器相关的单元布置和互连布线工具，并被配置为布置所述确定性边界互连特征和所述单元的与此相关的其它特征。
另一方面提供一种生成用于双重构图技术的布局的方法，在一个实施例中，该方法包括：(1)基于至少一个双重构图设计规则为单元生成确定性边界互连特征；以及(2)布置所述确定性边界互连特征和所述单元的与此相关的其它特征。
再一方面提供一种计算机可读存储介质，包含用于利用混合单元库来设计和实现电路的程序指令。在一个实施例中，由计算机系统的一个或多个处理器执行所述程序指令使得所述一个或多个处理器：(1)基于至少一个双重构图设计规则为单元生成确定性边界互连特征；以及(2)布置所述确定性边界互连特征和所述单元的与此相关的其它特征。
附图说明
参考结合附图的以下的描述，其中：
图1是IC的I／O环的示图；
图2A是根据传统设计规则布图的IC的I／O缓冲器单元的示图；
图2B是受益于确定性边界互连特征(DBIF)实施例布图的IC的I／O缓冲器单元的示图；
图3是根据传统设计规则布图的三个相邻I／O缓冲器单元的示图；
图4是图3的示图的更详细的部分；
图5是受益于U型DBIF实施例布图的三个相邻I／O缓冲器单元的示图；
图6是图5的示图的更详细的部分；
图7是受益于侧面单元DBIF实施例布图的三个相邻I／O缓冲器单元的示图；
图8是受益于具有一P-衬底结(tie)的U型DBIF实施例布图的三个相邻I／O缓冲器单元的示图；
图9是受益于侧面单元DBIF实施例布图的三个相邻I／O缓冲器单元的局部互连层的示图；
图10是图9的示图的更详细的部分；
图11是具有一完整环DBIF实施例的核心块的示图；以及
图12是用于生成用于双重构图CMOS技术的物理确定性边界互连特征的系统和方法的一个实施例的混合块／流程图。
具体实施方式
以往，双重构图仅对给定IC设计中的栅(门)(gate)起作用，然而，现在双重构图对局部互连层起作用，甚至干预一些薄的互连层。
用于处理I／O缓冲器边界条件的传统方法涉及采用简单的最小间距设计规则以保证内部互连和单元边界间的最小间距，或者限定一完全没有特征的“无特征允许区域”这种传统方法允许在相同的“族”(即，具有相同的顶层电源导轨)中的I／O缓冲器和支持单元混合和匹配。遗憾的是，必须进行一验证过程以证明这些设计规则是正确的。为了验证这些设计规则，需要用单元的所有可能的结合建立一个大的测试单元。发现该验证过程对于具有简单设计规则的年代更久的工艺技术是足够的，但是更新的、双重构图CMOS技术具有更为复杂的设计规则，包括电压决定的间距设计规则和禁止间隙设计规则(与其它互连相距特定距离范围的间距不被允许)。这些只是少许种类的可能存在于特定应用中的设计规则。例如，如果最小间距设计规则要求50nm间距，需要遵守保持互连于给定单元边界之内25nm。遗憾的是，即使遵循传统的最小间距设计规则时，最近最新水平的CMOS技术也可能产生破坏。例如，如果具有距单元边界25nm的互连的I/O缓冲器对接到具有距该单元边界45nm(远大于最小值)的互连的单元，存在禁止间隙设计规则禁止互连彼此间距在60nm至110nm的范围，该互连大概彼此相隔70nm，这违背了该禁止间隙设计规则(将在以下结合图7示出)。随着设计的复杂化，禁止的间隙作为互连宽度的函数而改变，因而基于可能的邻接单元中的互连预知于何处布置互连是困难的。
进一步加重挑战的是，如果为这种特殊的单元接界布局互连，不同的单元接界可能具有不同的一套边界布局设计规则，这可在这种“固定的”区域中导致新的破坏。结果是采用传统方法布图特征是繁重的、耗时的，而且趋向于非必要地建立大的I/O缓冲器和支持单元。
类似地，对于大的核心单元，传统方案是布置所有互连距边界不小于由最小间距设计规则确定的最小间距的二分之一。遗憾的是，对于多重条件下要求的所有的不同互连和通孔间距，选择合理尺寸的其中无互连可被布置的无特征允许区域变得困难。虽然扩大该无特征允许区域可能看似是合理的解决方案，但所导致的用于布图互连的变小的窗口可能会违背各种互连密度设计规则。为纠正这种情况，围绕每个核心块电路，需要进行繁重的人工劳动以恰好获得适合于双重构图互连的互连、通孔间距与互连密度的正确的平衡。这不是一种可接受的解决方案。
正如所属领域技术人员意识到的，典型地，双重构图设计规则包括禁止间距设计规则、电压决定的间距设计规则、通孔间距设计规则、密度设计规则以及特殊双重图案间距/特征设计规则。接近于块的边界布图特征，特别是布图常被邻接彼此布局的I/O缓冲器单元可能变得非常困难且经历反复试验和错误。图1，IC100的I／O环110的布图，示出了这一点。该I/O环110包含多个彼此邻近布图的I/O缓冲器单元(未标注)。如上所述，当特定层中的特征尺寸是如此微细的间距以致需要双重构图时，这种邻近导致需要复杂的设计规则。通常，不同的I/O缓冲器单元由不同的设计者布图，它们被布图以最优化单个I/O缓冲器单元的布图，这使得问题复杂。在实际环境中，设计者没有提早意识到边界条件在邻近缓冲器或单元中占优势。这些不确定性阻挠设计者和布图工作，因为布图破坏需要人工的、耗时的补救。
因此，这里认识到减少在I／O缓冲器边界的不确定性的需求。根据在此公开中介绍了DBIF的概念。DBIF被限定为物理特征(即，由一种或多种传导材料构成，典型地由金属材料构成)，该物理特征：(1)采用一种或多种双重构图设计规则限定和布图以及(2)阻止其它特征与其共存。DBIF为单元或块的一或多层建立确定性布线边界，其减少、并且或许完全避免用于限定和布图该DBIF的该一或多利双重构图设计规则的破坏。因此，DBIF主要存在以阻碍、或许阻止其它特征破坏一或多种双重构图设计规则。关于本公开的目的，“双重构图”包含使用至少两个光刻掩模以在特定IC的一特定层上形成一特定特征。
DBIF被沿着一或多个侧边、在I／O缓冲器和所有潜在的邻接单元(例如，ESD箝位电路、电容器单元、填充单元以及其它支持单元)的边界上或接近边界产生并且布局。DBIF允许设计者精确地知道边界特征是什么，从而能够确定地满足所有布线/互连相关的间距、禁止间隙和密度设计规则。在某些实施例中，由于这些问题可能产生的单元布置完全消失。
大的核心电路块，例如SRAM和模拟块，不与其它块时接，但是它们经受与I/O缓冲器相同类型的非确定性边界布线并且进而双重构图互连间距设计规则的相同的不确定性。因此，这里描述的系统和方法的一些实施例被设定为向大的核心电路块提供确定性边界特征。引入被供给块(模拟、I／O，等)内边界特征布置的布置和布线工具来布置靠近该块的路线，该块将通过构建被修正。
DBIF给设计者确定性的(即，已知的)边界，并且限制所有内部双重构图的互连和互连填充特征，防止用于各种I/O缓冲器和支持单元间的双重构图的互连特征的复杂布图设计规则被破坏。对于大的核心块，例如SRAMs或模拟块，DBIF限制双重构图的内部互连和互连填充层，且因此阻止它们和外部布线由于无法预料的情况造成破坏。DBIF建立一致的、确定性边界，在此可将简单的设计规则应用于围绕单元的布线，不需考虑禁止间隙、大通孔间距设计规则、电压决定的间距设计规则和关于内部布线的其它特殊双重图案特征设计规则。
这里描述的DBIF的各种实施例包括局部(即，单元内)和单元间部分两者，它们一起物理地用来分离内部双重构图的特征和外部双重构图的特征(以下将结合图2A，8，9和10示出)。虽然大多数DBIF实施例相对地长且沿着单元的一或多侧的总体延伸，通常，DBIF意在包括保证设计规则一致所需的这种区域；为了完整性或容易生成，DBIF中可包括其它的区域。例如，如果一个单元具有若干局部互连，而且所有的这些局部互连具有来自这些互连中的一个的最小间距要求，在生成DBIF过程中应考虑该局部互连。可包括其它局部互连，但这可能会使DBIF比必需的大。在DBIF附近布局的特征不需最大限度地密集；如果一局部互连需要比为了设计规则目的的互连更远离单元边界布局，它可以偏移。如果为了设计规则目的任一互连层需要更宽或更窄，它可被修改或偏移。如果互连间距特征本身限制局部互连布置并且阻止局部互连越过单元边界相互影响，DBIF可被设计为没有局部互连。
不同实施例的DBIF的尺寸和形状可以改变。DBIF可以是环绕整个单元的环，且这对I/O和大核心块是一个好的解决方案。DBIF可以是U型，为终端连接留有敞开的一侧。如果顶部和底部邻接单元是不变的，例如当底部是密封环，顶部不邻接任一单元，但代替地向一布线区域敞开，该布线区域具有许多终端特征以帮助限制顶部边缘互连条件，DBIF可以仅包围单元的右侧和左侧。如果该I/O环布局方法允许单元特征超过该布置和布线(P&R)边界，该方法和P&R工具允许的话，DBIF也可以延伸至P&R边界本身上而重叠。
DBIF的不同实施例可以用于I／O缓冲器和l/O支持单元，例如(但不限于)ESD箝位电路、电容器单元、填充单元以及其它I／O环单元。这些特征也可以用于核心块单元，例如(但不限于)存储器(例如，静态随机存取存储器或SRAM、只读存储器或ROM、或内容可寻址存储器或CAM)、模拟电路(锁相环或PLLs、温度传感器或读出通道)以及其它大的数字块。
在不同实旋例中，同一族中的所有DBIF使用相同数量的互连层，优选所有双重构图的互连和最小局部互连层以设计规则限制单元边界。不需包括非双重构图的互连层，但如果也要求限制它们，也可以包括。如果存在任何长度限制，这些互连可以重叠，并且相同互连之间的间隙交错。例如，如果一局部互连存在10μm的长度限制且包括两个局部互连，第一个局部互连可以延伸5μm，然后为间隙，再遍及设计的其余部分延续10μm的长度，而下一个局部互连可以延申10μm，然后为间隙，再延续10μm的长度，从而具有重叠间隙的形状。
在多个实施例中，DBIF连接至IC的电源导轨。在一更具体的实施例中，一I/O缓冲器族中的所有DBIF连接至同一电压层以在两个或多个I/O缓冲器之间保持设计规则一致。对于其中没有族要求的大核心块单元，应该考虑合适的电压层，例如地线。DBIF不用于向IC的任一内部电路提供电力，但可以在电容器中使用。可选择实施例的DBIF被设为浮置，或者如果设计规则允许，可以部分被设为浮置。例如，互连的互连可以接地同时局部互连可以被设为浮置。
根据这里的教导，I/O缓冲器和支持单元将双重构图的局部互连和互连的互连布置在单元边界内的环中，或布置在U型环的侧面和底部(在单元边界内)上，该U型环敞开的一侧面对核心并且使得面对终端的典型地许多大核心沿着单元的所述一侧限定互连边界，或布置在单元的至少两个相对侧上，除了顶部和底部处的一小间距(假设由于密封环的布置I/O的底部将是确定性的，如图4所示)。
图2A是根据传统设计规则布局的IC的I/O缓冲器单元210的示图。图2B是受益于一个实施例布图的DBIF230的IC的I/O缓冲器单元220的示图。如图2B所示，该DBIF230具有一U型并限制该I/O缓冲器单元220的左侧、底部和右侧。在图2B的实施例中，该DBIF230物理地限制这些互连的互连。应该注意到，图2A和B没有示出晶体管；为了清晰起见，仅示出了M2、M3和M5互连层。
图3是根据传统设计规则布局的三个相邻I／O缓冲器单元310、320、330的示图。应该注意到，图3没有示出晶体管；为了清晰起见，仅示出了M2、M3和M5互连层。区域340代表缓冲器，其中允许布置互连以避免违背甚至应用于非双重构图的层中的相对简单最小间距设计规则。然而，在这些区域340甚至更深入到缓冲器单元310、320、330中的互连仍然处于违背双重构图设计规则(例如，禁止间隙、宽互连间距设计规则和电压决定的设计规则)的危险之中。
图4是图3的示图的更详细的部分。图4很好地示出了局部互连可以如何近地接近I/O缓冲器单元310、320之间的由线410所表示的单元边界。矩形420示出了一组间距适当紧密的互连。遗憾的是，矩形430示出一禁止间隙违例(violation)；矩形440示出了一电压决定的间距违例(例如，1伏的信号过于接近3伏的信号)；以及矩形450示出了一宽互连至窄互连间距违例。
图5是受益于U型DBIF实施例540布局的三个相邻I/O缓冲器单元510、520、530的示图。应该注意到，类似于图3，图5没有示出晶体管；为了清晰起见，仅示出了M2、M3和M5互连层。
图6是图5的示图的更详细的部分。图6示出了DBIF实施例540如何物理地实施(enforce)到I/O缓冲器单元510、520内的金属间距。每个I/O缓冲器单元510、520包括多个局部互连。该DBIF中的该金属建立一已知的针对下一个缓冲器单元的DBIF中的互连的边界。来自这两个缓冲器的内部金属将只和它们的局部DBIF相互影响，将每个缓冲器的局部互连与相互影响物理地隔离。只有物理上一致的DBIF越过单元边界相互影响，从而去除越过单元边界与另一单元相互影响的内部双重构图布线的复杂性和不确定性。
如果I／O环方法允许，DBIF可以布置在单元边界本身上且重叠，如图7所示。图7是受益于侧面单元DBIF实施例740布图的三个相邻I/O缓冲器单元710、720、730的的示图。注意DBIF实旋例740中每个的底部仍在I／O缓冲器单元710、720、730的边界之内。这为了在具有P&R方法的I／O环单元中使用，P&R方法允许特征跨过单元PR边界且允许与其它单元重叠。
由于可能使用支持单元，例如在密封环和I/O缓冲器／支持单元的底部之间的电容器或ESD单元，U型或整个环可能是最有益的。对于大核心块例如SRAMs或模拟块例如PLLs、串行器/解串器(串化解串器)电路或温度传感器，整个单元可能是环形的且具有双重构图的互连，可能除了用于终端的开口。在一个实施例中，DBIF包括一衬底结，该衬底结也可限制基层以及局部互连和互连1，如图8所示。图8是受益于具有一P-衬底结的U型DBIF实施例840布图的三个相邻I／O缓冲器单元810、820、830的示图。可替代的DBIF实施例是环绕I/O缓冲器单元810、820、830的完整的环。在图8的实施例中，该P-衬底结合并局部互连以及m1、有源层和注入层以进一步限制所有基层(尚未双重构图)以及双重构图的层。
在示出的实施例中，堆叠的互连层布置于同一族的所有I／O缓冲器和支持单元的单元边界之内，从而当任意两个族单元被并排布置时，它们通过复杂的双重图案特征设计规则，但保持足够近以至于不明显有害地影响互连密度和内部单元布线。
如上所述，因为用于双重构图的特征的所有新的和复杂的设计规则和新的电压决定的互连间距设计规则，经过检验而可靠的、于I/O缓冲器、I／O支持单元或大核心单元周围使用无特征允许区域的方法对于使用双重构图的局部互连和互连的新技术不起作用。作为一种物理特征的本发明的确定性边界互连特征(DBIF)将会缩短设计时间，简化潜在邻接I/O缓冲器单元的布局。它也将会使得大核心单元例如存储器和模拟块的设计容易，因为DBIF将建立一物理边界以分离内部和外部特征并保持它们均相对于一已知双重构图的互连特征DRC无瑕疵。
图9是受益于侧面单元DBIF实施例940布图的三个相邻I/O缓冲器单元910、920、930的局部互连层的示图。主要以示出在相邻I/O缓冲器单元910、920、930环境中的侧面单元DBIF实施例940为目的介绍图9，其中DBIF实施例940采用局部互连作为其整个结构的一部分。
图10是图9的示图的更详细的部分，特别示出了DBIF处的一局部互连的特写。水平延伸的局部互连1010、1020被一DBIF940限制。在图10中，该DBIF940包括两个垂直局部互连940a、940b。然而，只有垂直局部互连940a、940b中的一个可被采用作为该DBIF940的一部分。但是，包括两个以调节密度。如果不关注密度，且单独限制局部互连可保证它们越过邻接单元边界而不会违背任何双重构图设计规则，该局部互连不需成为该DBIF940的一部分。
图11是具有一完整环DBIF实施例的核心块的示图。图11示出了一由DBIF1120完全环绕的核心块1110，除了在上部左侧角落1130的金属2，终端引脚位于该角落1130。
图12是用于生成用于双重构图CMOS技术的物理DBIFs的系统和方法的一个实施例的混合块/流程图。图12示出电路建立过程中的两个阶段(或许处于其它阶段间)：单元设计／实现阶段1210和芯片实现阶段1220。
在该单元设计/实现阶段1210，一或多个设计者采用一或多个单元设计EDA工具1211以建立一逻辑单元表达1212。在示出的实施例中，一网表表示该逻辑单元表达1212。然后，典型地，该一或多个设计者采用一或多个单元模拟EDA工具1213，使该逻辑单元表达1212经受一或多次模拟。该一或多次模拟的结果会促使该一或多个设计者修改该逻辑单元表达1212直到其如预期地般工作。
然后，采用一或多个栅布置EDA工具1214和一或多个局部互连布线EDA工具1215以通过布置栅和局部互连将该逻辑单元表达1212转换为一物理单元表达1216。然而，在布置栅或局部互连之前，确定实现该逻辑单元表达1212的IC的某些层是否需要双重构图。如果一或多层需要双重构图，此处公开的教导需要生成用于该单元的DBIF。结果，首先生成并布图DBIF，从而阻止随后布图的棚和局部互连违背双重构图设计规则。
因此，在图12的实施例中，假设一或多层需要双重构图，该一或多个棚布置EDA工具1214调用一DBIF生成器1217。该DBIF生成器1217被配置为生成用于需要基于至少一个双重构图设计规则的双重构图的单元的至少一些层的DBIF。在图12的实施例中，该至少一歌双重构图设计规则包含在双重构图设计规则数据库1218中，该数据库1218可以是单独的数据库或另一数据库的一部分。
生成了用于该单元的DBIF，然后，该一或多个栅布置EDA工具1214首先布置该DBIF。在首先布置该DBIF之后，该一或多个栅布置EDA工具1214于是在该单元中布置栅。一旦栅布置完，与该一或多个栅布置EDA工具1214相关的一或多个局部互连布线EDA工具1215被配置为在该单元中布线局部互连。
在该一或多个单元设计EDA工具1211、该逻辑单元表达1212、该一或多个单元模拟工具1213、该一或多个栅布置EDA工具1214、该一或多个局部互连布线EDA工具1215、该物理单元实现1216、该DBIF生成器1217和该数据库1218之间延伸的箭头线意在图解表示信息流以及在单元设计/实现阶段1210中发生的至少一些过程的迭代性质。
在芯片实现阶段1220，采用一或多个单元布置EDA工具1221被配置为，通过相对于彼此布置各单元，将该物理单元表达1216以及其它单元(未示出)的物理单元表达一起转换为物理芯片表达1223。
进一步在该芯片实现阶段1220，与该一或多个单元布置EDA工具1221相关的一或多个单元间互连布线EDA工具1222被配置为在单元之间布线单元间互连。在该一或多个单元布置EDA工具1221、该一或多个单元间互连布线工具1222和该物理芯片表达1223之间延伸的箭头线意在图解表示在该芯片实现阶段1220中发生的过程的普通流(general flow)。
当该物理芯片表达1223完成时，可进行进一步的模拟以证实它的正确工作。最后，采用该物理芯片表达1223以生成在光刻电路制造设备中使用的掩模，因此，到达称为“下线”(“tapeout”)的里程碑，如图12所示。
应该注意到，各种商业可获得的EDA工具可被配置为执行上述系统和方法。在一个实施例中，该DBIF生成器1217具有程序的形式，或许为一脚本(script)，其在商业可获得的棚布置EDA工具的环境中执行。例如，GalaxyCustom Designer是从加利福尼亚山景城的Sy可商业获得的栅布置Custom Designer nopsys EDA工具。因此，这里描述的各种实施例的系统和方法可具有计算机可读存储介质的形式，该计算机可读存储介质包含用于利用混合单元库来设计和实现电路的程序指令。在一个实施例中，通过计算机系统的一或多个处理器执行程序指令使得该一或多个处理器：(1)基于至少一个双重构图设计规则为单元生成确定性边界互连特征以及(2)布置该确定性边界互连特征及与此相关的单元的其它特征。
本申请所涉及的领域中的专业技术人员明了，可对描述的实施例进行其它以及进一步增加、删除、替代和修改。

Claims (10)

1.一种用于生成用于双重构图技术的布局的系统，包括：
确定性边界互连特征生成器，被配置为基于至少一个双重构图设计规则为单元生成确定性边界互连特征；和
与所述确定性边界互连特征生成器相关的单元布置和互连布线工具，被配置为布置所述确定性边界互连特征和所述单元的与此相关的其它特征。
2.如权利要求1所述的系统，其中所述确定性边界互连特征生成器进一步被配置为使用相同数量的互连层生成一族确定性边界互连特征。
3.如权利要求2所述的系统，其中所述互连层限于双重构图层。
4.如权利要求1所述的系统，其中所述确定性边界互连特征被配置为连接到集成电路的电源导轨。
5.如权利要求1所述的系统，其中所述确定性边界互连特征被配置为用在电容器中。
6.如权利要求1所述的系统，其中所述确定性边界互连特征是侧面单元确定性边界互连特征和U型确定性边界互连特征中的一个，并且对应于I／O缓冲器单元和I/O支持单元中的一个。
7.如权利要求1所述的系统，其中所述确定性边界互连特征是完整环确定性边界互连特征，并且对应于核心块单元。
8.如权得要求1所述的系统，其中所述确定性边界互连是物理特征，所述物理特征由采用所述至少一个双重构图设计规则被限定和布局的一种或多种传导材料形成。
9.一种生成用于双重构图技术的布局的方法，包括：
基于至少一个双重构图设计规则为单元生成确定性边界互连特征；以及
布置所述确定性边界互连特征和所述单元的与此相关的其它特征。
10.一种计算机可读存储介质，包含用于利用混合单元库来设计和实现电路的程序指令，由计算机系统的一个或多个处理器执行所述程序指令使得所述一个或多个处理器：
基于至少一个双重构图设计规则为单元生成确定性边界互连特征；以及
布置所述确定性边界互连特征和所述单元的与此相关的其它特征。
CN201310494740.0A 2012-08-01 2013-08-01 用于生成用于双重构图技术的布局的系统和方法 Pending CN103577634A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/564,159 US20140040847A1 (en) 2012-08-01 2012-08-01 System and method for generating physical deterministic boundary interconnect features for dual patterning technologies
US13/564,159 2012-08-01

Publications (1)

Publication Number Publication Date
CN103577634A true CN103577634A (zh) 2014-02-12

Family

ID=49110974

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310494740.0A Pending CN103577634A (zh) 2012-08-01 2013-08-01 用于生成用于双重构图技术的布局的系统和方法

Country Status (6)

Country Link
US (1) US20140040847A1 (zh)
EP (1) EP2693351A1 (zh)
JP (1) JP5694463B2 (zh)
KR (1) KR101460448B1 (zh)
CN (1) CN103577634A (zh)
TW (1) TW201407397A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108604106A (zh) * 2016-02-08 2018-09-28 科欧罗基克斯有限公司 侧信道感知的自动布局和布线
CN110546635A (zh) * 2017-04-28 2019-12-06 美商新思科技有限公司 使用与单元级布局相关的应力效应的单元放置和布线
US11449660B1 (en) * 2020-03-10 2022-09-20 Synopsys, Inc. Method to perform secondary-PG aware buffering in IC design flow

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140167815A1 (en) * 2012-12-18 2014-06-19 Broadcom Corporation Area reconfigurable cells of a standard cell library
US10296695B1 (en) 2014-03-31 2019-05-21 Cadence Design Systems, Inc. Method, system, and computer program product for implementing track patterns for electronic circuit designs
JP6373150B2 (ja) 2014-06-16 2018-08-15 東京エレクトロン株式会社 基板処理システム及び基板処理方法
EP3200072B1 (en) * 2015-03-24 2019-08-14 Huawei Technologies Co., Ltd. Method for updating terminal system, terminal and system
US9904756B1 (en) * 2015-03-31 2018-02-27 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing DRC clean multi-patterning process nodes with lateral fills in electronic designs
US9652579B1 (en) 2015-03-31 2017-05-16 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing DRC clean multi-patterning process nodes with parallel fills in electronic designs
US9659138B1 (en) 2015-03-31 2017-05-23 Cadence Design Systems, Inc. Methods, systems, and computer program product for a bottom-up electronic design implementation flow and track pattern definition for multiple-patterning lithographic techniques
US9996655B2 (en) 2016-03-04 2018-06-12 Sandisk Technologies Llc Skeleton I/O generation for early ESD analysis
KR102514044B1 (ko) 2016-03-22 2023-03-24 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
US10559558B2 (en) * 2017-09-29 2020-02-11 Taiwan Semiconductor Manufacturing Co., Ltd. Pin modification for standard cells
DE102018122541A1 (de) 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Stiftmodifizierung für standardzellen
US10878165B2 (en) 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050063139A1 (en) * 2003-09-24 2005-03-24 Rost Timothy A. Dual mask capacitor for integrated circuits
US20090032967A1 (en) * 2007-08-02 2009-02-05 Tela Innovations, Inc. Semiconductor Device with Dynamic Array Section
US20110111330A1 (en) * 2009-11-12 2011-05-12 Advanced Micro Devices, Inc. Method of creating photolithographic masks for semiconductor device features with reduced design rule violations

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8255837B2 (en) * 2009-02-03 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for cell boundary isolation in double patterning design
JP2010278189A (ja) 2009-05-28 2010-12-09 Renesas Electronics Corp 半導体集積回路の設計方法及び設計システム
JP2011164922A (ja) * 2010-02-09 2011-08-25 Renesas Electronics Corp 半導体集積回路のレイアウト装置、及び半導体集積回路のレイアウト方法
US8507957B2 (en) * 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
US8607172B2 (en) * 2011-10-06 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods of designing the same
US10283437B2 (en) * 2012-11-27 2019-05-07 Advanced Micro Devices, Inc. Metal density distribution for double pattern lithography

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050063139A1 (en) * 2003-09-24 2005-03-24 Rost Timothy A. Dual mask capacitor for integrated circuits
US20090032967A1 (en) * 2007-08-02 2009-02-05 Tela Innovations, Inc. Semiconductor Device with Dynamic Array Section
US20110111330A1 (en) * 2009-11-12 2011-05-12 Advanced Micro Devices, Inc. Method of creating photolithographic masks for semiconductor device features with reduced design rule violations

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108604106A (zh) * 2016-02-08 2018-09-28 科欧罗基克斯有限公司 侧信道感知的自动布局和布线
US10860771B2 (en) 2016-02-08 2020-12-08 Chaologix, Inc. Side channel aware automatic place and route
US11526646B2 (en) 2016-02-08 2022-12-13 Chaologix, Inc. Side channel aware automatic place and route
CN110546635A (zh) * 2017-04-28 2019-12-06 美商新思科技有限公司 使用与单元级布局相关的应力效应的单元放置和布线
CN110546635B (zh) * 2017-04-28 2023-09-12 美商新思科技有限公司 使用与单元级布局相关的应力效应的单元放置和布线
US11449660B1 (en) * 2020-03-10 2022-09-20 Synopsys, Inc. Method to perform secondary-PG aware buffering in IC design flow

Also Published As

Publication number Publication date
EP2693351A1 (en) 2014-02-05
JP2014032673A (ja) 2014-02-20
KR20140017438A (ko) 2014-02-11
US20140040847A1 (en) 2014-02-06
KR101460448B1 (ko) 2014-11-10
JP5694463B2 (ja) 2015-04-01
TW201407397A (zh) 2014-02-16

Similar Documents

Publication Publication Date Title
CN103577634A (zh) 用于生成用于双重构图技术的布局的系统和方法
TWI794255B (zh) 積體電路設計及(或)製造
CN105631087B (zh) 用于集成电路布局生成的方法、器件和计算机程序产品
US7500214B2 (en) System and method for reducing design cycle time for designing input/output cells
US9443053B2 (en) System for and method of placing clock stations using variable drive-strength clock drivers built out of a smaller subset of base cells for hybrid tree-mesh clock distribution networks
JP2011124423A (ja) セルライブラリ、レイアウト方法およびレイアウト装置
JP2006251933A (ja) クロストークエラー制御装置、クロストークエラー制御方法およびクロストークエラー制御プログラム
US9305129B2 (en) System for and method of tuning clock networks constructed using variable drive-strength clock inverters with variable drive-strength clock drivers built out of a smaller subset of base cells
CN107086218A (zh) 用以在fdsoi中实施后偏置的布局及布线方法
CN110728109A (zh) 集成装置以及形成集成装置的方法
KR101823281B1 (ko) 금속/비아 프로그램 가능한 게이트 어레이 집적 회로를 위한 프로그램 가능한 매크로
JP2002110797A (ja) クロック配線の設計方法
US10868538B1 (en) Logic cell structure and integrated circuit with the logic cell structure
US8032851B2 (en) Structure for an integrated circuit design for reducing coupling between wires of an electronic circuit
JP2017120514A (ja) 半導体設計支援装置、半導体設計支援方法、及び半導体設計支援プログラム
JP4855283B2 (ja) 半導体集積回路の設計装置
JP2006261458A (ja) クロックツリー安定化装置、および半導体装置
WO2014195806A2 (en) Methods and systems for insertion of spare wiring structures for improved engineering change orders
JP2010073728A (ja) 半導体集積回路レイアウト設計方法及び半導体集積回路レイアウト設計装置
JP2002198430A (ja) 駆動力可変ブロックおよびこれを用いたｌｓｉ設計方法
US20200201954A1 (en) Method of designing a layout for a semiconductor integrated circuit
US7519926B2 (en) Semiconductor device and method for designing the same
JP2008242918A (ja) 半導体集積回路の設計装置
JP5326360B2 (ja) 配線レイアウト方法及び配線レイアウト装置
Reis et al. Physical Design Automation

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140212