JP7136496B1 - レイアウト装置、レイアウト方法およびプログラム - Google Patents
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Abstract
Description
特許文献1には、関連する技術として、自動配置設計に関する技術が開示されている。
そのため、集積回路のレイアウトにおいて、素子数を増加させずに複数の伝送路における信号の伝播遅延のばらつきを低減することのできる技術が求められている。
<実施形態>
図1は、本発明の一実施形態によるレイアウト装置1の構成の一例を示す図である。レイアウト装置1は、関連する技術を用いて自動配置配線を行い、レイアウトに伝送路の遅延時間を調整する回路や素子(例えば、FIFOや遅延素子など)が追加された後に、それら追加された回路や素子をレイアウトから除外することのできる装置である。レイアウト装置1は、図1に示すように、処理部10(変更手段の一例)、解析部20(特定手段の一例)、および受付部30(受付手段の一例)を備える。
図5は、少なくとも1つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ5は、図5に示すように、CPU6、メインメモリ7、ストレージ8、インターフェース9を備える。
例えば、上述のレイアウト装置1、その他の制御装置のそれぞれは、コンピュータ5に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ8に記憶されている。CPU6は、プログラムをストレージ8から読み出してメインメモリ7に展開し、当該プログラムに従って上記処理を実行する。また、CPU6は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ7に確保する。
5・・・コンピュータ
6・・・CPU
7・・・メインメモリ
8・・・ストレージ
9・・・インターフェース
10・・・処理部
20・・・解析部
30・・・受付部
100・・・特定手段
200・・・受付手段
300・・・変更手段
Claims (6)
- 集積回路のレイアウトにおける第1回路のフリップフロップと第2回路のフリップフロップとの間の複数の伝送路それぞれの遅延時間を特定する特定手段と、
前記特定手段が特定した前記遅延時間に基づいて、前記第1回路のフリップフロップおよび前記第2回路のフリップフロップの少なくとも一方の配置が変更されたレイアウト情報を受け付ける受付手段と、
前記受付手段が受け付けた前記レイアウト情報に基づいて、前記複数の伝送路の少なくとも1つのレイアウトを変更する変更手段と、
を備えるレイアウト装置。 - 前記受付手段は、
前記特定手段が特定した前記遅延時間のうち最大の遅延時間を有する伝送路の配線長となるように、前記第1回路のフリップフロップおよび前記第2回路のフリップフロップの少なくとも一方の配置が変更されたレイアウト情報を受け付ける、
請求項1に記載のレイアウト装置。 - 前記受付手段は、
前記特定手段が特定した前記遅延時間のうち最小の遅延時間を有する伝送路の配線長となるように、前記第1回路のフリップフロップおよび前記第2回路のフリップフロップの少なくとも一方の配置が変更されたレイアウト情報を受け付ける、
請求項1に記載のレイアウト装置。 - 前記複数の伝送路は、3つ以上の伝送路であり、
前記受付手段は、
前記特定手段が特定した前記遅延時間のうちの1つを有する任意の伝送路の配線長となるように、前記第1回路のフリップフロップおよび前記第2回路のフリップフロップの少なくとも一方の配置が変更されたレイアウト情報を受け付ける、
請求項1に記載のレイアウト装置。 - 集積回路のレイアウトにおける第1回路のフリップフロップと第2回路のフリップフロップとの間の複数の伝送路それぞれの遅延時間を特定することと、
特定した前記遅延時間に基づいて、前記第1回路のフリップフロップおよび前記第2回路のフリップフロップの少なくとも一方の配置が変更されたレイアウト情報を受け付けることと、
受け付けた前記レイアウト情報に基づいて、前記複数の伝送路の少なくとも1つのレイアウトを変更することと、
を含むレイアウト方法。 - コンピュータに、
集積回路のレイアウトにおける第1回路のフリップフロップと第2回路のフリップフロップとの間の複数の伝送路それぞれの遅延時間を特定することと、
特定した前記遅延時間に基づいて、前記第1回路のフリップフロップおよび前記第2回路のフリップフロップの少なくとも一方の配置が変更されたレイアウト情報を受け付けることと、
受け付けた前記レイアウト情報に基づいて、前記複数の伝送路の少なくとも1つのレイアウトを変更することと、
を実行させるプログラム。
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JP2013003945A (ja) | 2011-06-20 | 2013-01-07 | Renesas Electronics Corp | レイアウト装置及びレイアウト方法 |
JP2013182600A (ja) | 2012-03-05 | 2013-09-12 | Sharp Corp | 半導体集積回路の設計方法、半導体集積回路の設計装置、回路設計プログラム、及びコンピュータ読み取り可能な記録媒体 |
Non-Patent Citations (1)
Title |
---|
秋山 寿博 Toshihiro Akiyama,高性能ASICのレイアウト技術 Layout Design System for High-Performance ASICs,東芝レビュー ,日本,株式会社東芝,1997年10月21日,第50巻,pp.460-464 |
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