JPH10116911A - 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 - Google Patents

半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体

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JPH10116911A
JPH10116911A JP8268753A JP26875396A JPH10116911A JP H10116911 A JPH10116911 A JP H10116911A JP 8268753 A JP8268753 A JP 8268753A JP 26875396 A JP26875396 A JP 26875396A JP H10116911 A JPH10116911 A JP H10116911A
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Abstract

(57)【要約】 【課題】 領域内の配線ショートを極力削減して、再レ
イアウトに要する処理時間を低減することである。 【解決手段】 配線ショート箇所の近傍の領域を設定し
（ステップＳ１０１）、境界領域上の仮想端子位置を設
定し（ステップＳ１０２）、上記仮想端子位置から領域
内の配線混雑度を詳細に見積もりながらセル配置位置最
適化を行い（ステップＳ１０４）、領域内再配線を行う
（ステップＳ１０５）。これによりチップレイアウトを
完成させる。配線ショート箇所の近傍の領域内の引き剥
がし再配線を領域内のセル配置も同時に変更して行うこ
とで、レイアウト設計時のＴＡＴ短縮化を実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の再
レイアウト方法及び半導体集積回路の再レイアウトプロ
グラムを記録した媒体に関し、特に、配線ショートの回
路の不具合部分を取り除くことができる半導体集積回路
の再レイアウト方法半導体集積回路の再レイアウトプロ
グラムを記録した媒体に関する。
【０００２】
【従来の技術】半導体集積回路装置は、所望の回路動作
が得られる様に論理機能や記憶機能を有するセル或いは
ブロックをチップ内に配置し、その入出力端子間をそれ
ぞれ配線して構成されている。
【０００３】一般的なゲートアレイ方式による半導体集
積回路チップの概略構成としては、チップ上は、セルが
配置される領域、セル間の配線が施される領域、および
周辺に設けられた入出力回路の配置される領域により構
成されている。配線には複数の配線層が利用でき、水平
・垂直方向の配線にそれぞれ別の層が割り当てられるの
が一般的である。
【０００４】この様な半導体集積回路のレイアウト設計
では、計算機を用いて自動的にセルの配置や端子間の配
線を最適化するのが普通である。図７は半導体集積回路
のレイアウト方法の従来例を示すフローチャートであ
る。まず、レイアウトを行う半導体集積回路に備えるセ
ルや入出力回路等のレイアウトを行い、半導体集積回路
全面の配置を行う（ステップＳ２０１）。レイアウト工
程に於ける配置処理では、後の配線処理が容易とになる
様にセル配置を決定するのが一般的である。例えば、仮
想配線長の最小化や配線混雑度の均一化といった事を目
的として適当な評価関数を設定し、セルの配置位置を最
適化する事になる。
【０００５】続いて、チップ全面配置ステップＳ２０１
により決定されたセル配置位置に基づき、端子間の配線
経路をショートが発生しないようにチップ全面の配線を
決定する（ステップＳ２０２）。
【０００６】続いて、配置、配線を施した半導体集積回
路に配線ショートの回路等の不具合箇所がある場合に
は、当該部分の再配線を行い（ステップＳ２０３）、部
分再拝線によっても配線ショートがまだある場合には、
更に、配線ショートの箇所が減少したか否かを判定し
（ステップＳ２０４、Ｓ２０５）、減少した場合には、
再び部分再配線を行う（ステップＳ２０３）。一方、部
分再配線を行っても配線ショートが減少しない場合に
は、部分再配線のみでは解決できないため、チップ全面
再配置を行う（ステップＳ２０１）。このようにして、
従来から半導体集積回路のレイアウトを行っていた。
【０００７】
【発明が解決しようとする課題】上述のように、配置最
適化処理に於いては詳細な配線経路まで考慮しながら配
置処理を行うことが困難であるため、詳細な配線経路を
決定した後で配線経路にショートが発生することがしば
しばある。このような場合には、配線経路を引き剥がし
再度配線してレイアウトを完成させる部分再配線ステッ
プＳ２０３が行われていた。
【０００８】しかしながら、従来の再レイアウト方法で
は、セル配置位置が確定しているため、領域内の配線混
雑度を改善することができず、簡単なショートはとれる
が、領域内の配置状態に起因するような複雑なショート
が最終的にとれなかった。これにより、チップ全面の配
置配線を再度実行する必要が発生し、莫大な繰り返し処
理時間を必要とするいう欠点があった。
【０００９】本発明は、この様な問題点を解決するため
になされたものであり、その目的とするところは、領域
内の配線ショートを極力削減して、再レイアウトに要す
る処理時間を低減することができる半導体集積回路の再
レイアウト方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の発明者は、ま
ず、半導体集積回路のレイアウトに莫大な繰り返し処理
時間を必要であったのは配線ショートが最終的に取るこ
とが出来ない点に問題があると考えた。ここで、配線シ
ョートの発生原因を考察すると、チップ全面の配線する
場合は、扱うデータ量が多いため配線混雑度を詳細に見
つもると配置処理時間が莫大となる。従って、従来か
ら、概略の配線情報のみでセル等の配置処理を行ってい
た。このため、配線ショートが発生する場合が多かっ
た。
【００１１】そこで、半導体集積回路のレイアウト設計
に於いて、再レイアウトをする際に、配線ショート箇所
の近傍の領域内の引き剥がし再配線を領域内のセル配置
も同時に変更するようにすればレイアウトの自由度が向
上するため、チップ全面再配置を回避することが出来る
ことに気がついた。これにより、レイアウト設計時のＴ
ＡＴ短縮化を実現することができるので、上記問題点は
一気に解決することができると考えた。本発明者は慎重
な研究を重ねた結果、以下のような発明をすることが出
来た。
【００１２】請求項１記載の発明は、半導体集積回路の
レイアウト設計において、自動配置配線ツールによりセ
ルの配置位置及び配線経路を決定する際に、不具合箇所
の近傍の領域内に限定して、当該領域内のセル再配置及
び再配線を施し、レイアウトを完成させることを特徴と
する。
【００１３】請求項２の発明は、セルの配置位置及び配
線経路の処理を行った半導体集積回路の再レイアウトを
行う半導体集積回路の再レイアウト方法において、前記
処理を行った半導体集積回路内の不具合箇所の近傍の領
域を選択し、前記領域の境界と配線との交点を仮想端子
として設定し、前記仮想端子からセル配置の最適化を行
い、前記最適化されたセル配置から前記領域内に必要な
配線を施すことを特徴とする。
【００１４】請求項３の発明は、セルの配置位置及び配
線経路の処理を行った半導体集積回路の再レイアウトを
行う半導体集積回路の再レイアウト方法において、前記
処理を行った半導体集積回路内の不具合箇所の近傍の領
域を選択し、前記領域の境界と配線との交点を仮想端子
として設定し、前記領域内の再配線処理を行い、この処
理の後に不具合箇所がある場合には、前記仮想端子から
セル配置の最適化を行い、前記最適化されたセル配置か
ら前記領域内に必要な配線を施すことを特徴とする。
【００１５】請求項４の発明は、前記セル配置の最適化
の際に、当該領域境界上の仮想端子位置から領域内の配
線混雑度を見積もりながらセル配置位置最適化を行って
領域内再配置再配線を施すことを特徴とする。
【００１６】請求項５の発明は、セルの配置位置及び配
線経路の処理を行った半導体集積回路の再レイアウトを
行う半導体集積回路の再レイアウト方法において、前記
処理を行った半導体集積回路内の不具合箇所の近傍の領
域を選択する領域選択ステップと、前記領域の境界と配
線との交点を仮想端子として設定する仮想端子設定ステ
ップと、前記仮想端子からセル配置の最適化を行うセル
配置最適化ステップと、前記最適化されたセル配置から
前記領域内に必要な配線を施す領域内再配線ステップ
と、を含み、前記配線を施した半導体集積回路について
再び前記領域選択ステップに戻って、繰り返しレイアウ
ト処理を行うことを特徴とする。
【００１７】また、上記目的を達成するため、請求項６
の発明は、セルの配置位置及び配線経路の処理を行った
半導体集積回路の再レイアウトを行う半導体集積回路の
再レイアウトプログラムを記録した媒体において、前記
処理を行った半導体集積回路内の不具合箇所の近傍の領
域を選択し、前記領域の境界と配線との交点を仮想端子
として設定し、前記仮想端子からセル配置の最適化を行
い、前記最適化されたセル配置から前記領域内に必要な
配線を施すことを特徴とする。
【００１８】請求項７の発明は、セルの配置位置及び配
線経路の処理を行った半導体集積回路の再レイアウトを
行う半導体集積回路の再レイアウトプログラムを記録し
た媒体において、前記処理を行った半導体集積回路内の
不具合箇所の近傍の領域を選択し、前記領域の境界と配
線との交点を仮想端子として設定し、前記領域内の再配
線処理を行い、この処理の後に不具合箇所がある場合に
は、前記仮想端子からセル配置の最適化を行い、前記最
適化されたセル配置から前記領域内に必要な配線を施す
ことを特徴とする。
【００１９】請求項８の発明は、前記セル配置の最適化
の際に、当該領域境界上の仮想端子位置から領域内の配
線混雑度を見積もりながらセル配置位置最適化を行って
領域内再配置再配線を施すことを特徴とする。
【００２０】請求項９の発明は、セルの配置位置及び配
線経路の処理を行った半導体集積回路の再レイアウトを
行う半導体集積回路の再レイアウトプログラムを記録し
た媒体において、前記処理を行った半導体集積回路内の
不具合箇所の近傍の領域を選択する領域選択ステップ
と、前記領域の境界と配線との交点を仮想端子として設
定する仮想端子設定ステップと、前記仮想端子からセル
配置の最適化を行うセル配置最適化ステップと、前記最
適化されたセル配置から前記領域内に必要な配線を施す
領域内再配線ステップと、を含み、前記配線を施した半
導体集積回路について再び前記領域選択ステップの処理
に戻って、繰り返しレイアウト処理を行うことを特徴と
する。
【００２１】上記発明の構成によれば、ショート発生の
近傍箇所だけの再配置であれば残りの部分の配置はその
まま使え、扱うデータ量が少ないので詳細な配線混雑度
を見積もりながら配置を行う事ができ、再配線もそのエ
リア内だけやればよい。従って処理時間を減少させるこ
とができるのである。
【００２２】また、ショート発生等の不具合部分の近傍
箇所だけの再配置をするようにすれば、扱うデータ量が
減少するため配線混雑度を詳細に見つもることができ
る。これにより配線ショートの発生を回避することがで
きるので、チップ全面再配置を回避することができ、レ
イアウト設計時のＴＡＴ短縮化を実現することができる
のである。
【００２３】従って、本発明によれば、領域境界上の仮
想端子位置が確定した状況で、小領域内の配置配線が処
理されるため、より詳細な配線混雑度の見積もりを行い
ながらセル配置を最適化することが可能となり、領域内
の配線ショートを極力削減することができる。
【００２４】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の再レイアウト方法の実施形態について、図面を参照
しながら説明する。
【００２５】本実施形態を実施するために用いた半導体
集積回路の再レイアウト装置は、各種処理を行うための
ＣＰＵと、キーボード、マウス、ライトペン、又はフレ
キシブルディスク装置等の入力装置と、メモリ装置やデ
ィスク装置等の外部記憶装置と、ディスプレイ装置、プ
リンタ装置等の出力装置等とを備えた通常のコンピュー
タシステムを用いる。なお、前記ＣＰＵは、以下に説明
する各ステップの命令の処理等を行う演算部と、前記処
理の命令を記憶する主記憶部とを具備する。
【００２６】図１は、本実施形態の処理手順を示すフロ
ーチャートである。以下、このフローチャートを用いて
説明する。前提として、再レイアウトを行う半導体集積
回路は、チップ全面配置及びチップ全面配線の各処理が
施されているのもとする。
【００２７】まず、半導体集積回路の配線ショート等の
不具合部分の近傍の領域を設定する（ステップＳ１０
１）。続いて、設定した領域の境界と配線との交点を仮
想端子として、この仮想端子位置を確定する（ステップ
Ｓ１０２）。続いて、設定した仮想端子と領域内部のセ
ルとの接続情報は保持し、領域内部のセル配置情報及び
配線情報をクリアして、再レイアウトを行う準備を行う
（ステップＳ１０３）。続いて、仮想端子位置から領域
内の配線混雑度を詳細に見積もりながらセル配置最適化
を行う（ステップＳ１０４）。続いて、この配置情報を
もとに境界上仮想端子と内部セル端子間の配線処理を行
う（ステップＳ１０５）。以上の処理をショート箇所の
各近傍領域に対して繰り返し実行する事により、チップ
レイアウトを完成させる。
【００２８】次に、本実施形態について、具体例を示し
ながら詳細に説明する。図２は、チップ全面配置及びチ
ップ全面配線の各処理が施された半導体集積回路１００
を示したものである。図面の簡易化のため、内部の回路
は省略して示してある。この半導体集積回路１００内部
に示された’×’は、回路内で発生した配線ショート部
分を示す。
【００２９】まず、ステップＳ１０１の処理により図２
に示した半導体集積回路の配線ショート箇所の近傍の領
域を設定する。この例では、図３のような領域１１０、
１２０、１３０が設定されたものとする。本実施形態に
おいては、配線ショート部分を中心として正方形領域を
設定しているが、これに限られず、長方形等でもよい。
また、領域の大きさは、あまり小さいと再レイアウトの
際に再び配線ショートが発生するおそれがあり、一方、
あまりに大きいと再レイアウトの際の処理時間が増加す
るため、適正な大きさの領域を設定する必要がある。こ
の適正な大きさとは、集積回路の種類や集積回路の配線
混雑度によって大きく異なり一概にはいえないが、半導
体集積回路の１００分の１程度が大まかな目安である。
【００３０】図４は、領域１１０の回路構成を示したも
のである。この領域１１０は、セル１１１乃至１１５を
備え、これら各セルは図示の如く配線がされているもの
とする。また、これら配線と領域の境界の交点を仮想端
子とする（図中の１１乃至１６）。また、領域１１０内
のセルには接続がされていないが、領域１１０内に配線
を行う必要がある配線の交点も仮想端子とする（図中の
Ａ，Ｂ，Ｃ）。本実施形態では、この配線がセル１１１
等と重なっており、配線ショートが生じているものとす
る。
【００３１】この領域１１０をステップＳ１０２の処理
により、設定した領域の境界と配線との交点を仮想端子
として、この仮想端子位置を設定する。すなわち、図中
において、上述した仮想端子１１乃至１６及びＡ，Ｂ，
Ｃの位置を設定する。この設定により各仮想端子位置の
情報は記憶装置等に保持される。
【００３２】続いて、ステップＳ１０３の処理により、
設定した仮想端子と領域内部のセルとの接続情報は保持
し、領域内部のセル配置情報及び配線情報をクリアし
て、再レイアウトを行う準備を行う。続いて、ステップ
Ｓ１０４の処理より、仮想端子位置から領域内の配線混
雑度を詳細に見積もりながらセル配置最適化を行う。こ
の領域１１０を半導体集積回路として考えれば、一般的
に知られている方法を用いてセル配置の最適化を図るこ
とが出来る。また、一般的に半導体集積回路よりもセル
や配線の数が少ないため、より詳細な配線混雑度を見積
もることが出来る。この処理により最適化されたセル配
置処理を行った領域１１０を図５に示す。
【００３３】続いて、ステップＳ１０５の処理により、
配置情報をもとに境界上仮想端子と内部セル端子間の配
線処理を行う。これにより再配線された領域を図６に示
す。
【００３４】ここで、再配線の後に再び配線ショートが
生じた場合には、その配線ショートが生じた部分に対し
て再びステップＳ１０１の処理を行うようにしてもよ
い。一般的には、配線ショートが生じた部分は、前回の
配線ショートの部分とは異なる。従って、異なる領域で
再配置等を行うことになるので、配線ショートが解消す
る可能性がある。また、再配線の後に再び配線ショート
が生じた場合には、領域の大きさを変更してステップＳ
１０２以降の処理を行うようにしてもよい。
【００３５】以上の処理をショート箇所の各近傍領域に
対して実行する事により、チップレイアウトを完成させ
る。
【００３６】このように、本実施形態の半導体集積回路
の再レイアウト方法を用いることにより、レイアウト処
理に於いて配線後のショートが残った場合に、上記ステ
ップを施す事により、チップ全面の配置配線をやり直す
ことなく、極力領域内の処理のみによりショートを削減
することができる。領域内の再配線を行う再に、領域内
のセル位置も同時に変更する事により、内部の配線混雑
の緩和に自由度が増し、最終的なレイアウト設計時のＴ
ＡＴ短縮化が可能となる。
【００３７】本発明は上記した一実施例に限られるもの
ではなく、その趣旨を逸脱しない範囲で種々変形して実
施することができる。
【００３８】なお、上述した半導体集積回路の再レイア
ウト方法を実現するためのプログラムは記録媒体に保存
することができる。この記録媒体をコンピュータシステ
ムによって読み込ませ、前記プログラムを実行してコン
ピュータを制御しながら上述した半導体集積回路の再レ
イアウト方法を実現することができる。ここで、前記記
録媒体とは、メモリ装置、磁気ディスク装置、光ディス
ク装置等、プログラムを記録することができるような装
置が含まれる。
【００３９】
【発明の効果】以上説明してきたように本発明に係る半
導体集積回路の再レイアウト方法によれば、領域内の配
線ショートを極力削減して、再レイアウトに要する処理
時間を低減することができる。
【図面の簡単な説明】
【図１】本発明の再レイアウト処理手順を説明するため
の処理を示すフローチャートである。
【図２】集積回路内のショート発生部分を示す図であ
る。
【図３】ショート領域の選択ステップＳ１０１を施した
後の集積回路を示す図である。
【図４】境界上の仮想端子を設定するステップＳ１０２
を施した後の集積回路を示す図である。
【図５】セル配置最適化ステップＳ１０４を施した後の
集積回路を示す図である。
【図６】領域内再配線ステップＳ１０５を配した後の集
積回路を示す図である。
【図７】従来技術の再レイアウト処理手順を説明するた
めの処理を示すフローチャートである。
【符号の説明】
１１，１２，１３，１４，１５，１６，Ａ，Ｂ，Ｃ 仮
想端子 １００ 半導体集積回路 １１０，１２０，１３０ ショート領域 １１１，１１２，１１３，１１４，１１５ セル

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路のレイアウト設計におい
    て、 自動配置配線ツールによりセルの配置位置及び配線経路
    を決定する際に、不具合箇所の近傍の領域内に限定し
    て、当該領域内のセル再配置及び再配線を施し、 レイアウトを完成させることを特徴とする半導体集積回
    路の再レイアウト方法。
  2. 【請求項２】 セルの配置位置及び配線経路の処理を行
    った半導体集積回路の再レイアウトを行う半導体集積回
    路の再レイアウト方法において、 前記処理を行った半導体集積回路内の不具合箇所の近傍
    の領域を選択し、 前記領域の境界と配線との交点を仮想端子として設定
    し、 前記仮想端子からセル配置の最適化を行い、 前記最適化されたセル配置から前記領域内に必要な配線
    を施すことを特徴とする半導体集積回路の再レイアウト
    方法。
  3. 【請求項３】 セルの配置位置及び配線経路の処理を行
    った半導体集積回路の再レイアウトを行う半導体集積回
    路の再レイアウト方法において、 前記処理を行った半導体集積回路内の不具合箇所の近傍
    の領域を選択し、 前記領域の境界と配線との交点を仮想端子として設定
    し、 前記領域内の再配線処理を行い、 この処理の後に不具合箇所がある場合には、前記仮想端
    子からセル配置の最適化を行い、 前記最適化されたセル配置から前記領域内に必要な配線
    を施すことを特徴とする半導体集積回路の再レイアウト
    方法。
  4. 【請求項４】 前記セル配置の最適化の際に、 当該領域境界上の仮想端子位置から領域内の配線混雑度
    を見積もりながらセル配置位置最適化を行って領域内再
    配置再配線を施すことを特徴とすることを特徴とする請
    求項２又は３記載の半導体集積回路の再レイアウト方
    法。
  5. 【請求項５】 セルの配置位置及び配線経路の処理を行
    った半導体集積回路の再レイアウトを行う半導体集積回
    路の再レイアウト方法において、 前記処理を行った半導体集積回路内の不具合箇所の近傍
    の領域を選択する領域選択ステップと、 前記領域の境界と配線との交点を仮想端子として設定す
    る仮想端子設定ステップと、 前記仮想端子からセル配置の最適化を行うセル配置最適
    化ステップと、 前記最適化されたセル配置から前記領域内に必要な配線
    を施す領域内再配線ステップと、 を含み、前記配線を施した半導体集積回路について再び
    前記領域選択ステップに戻って、繰り返しレイアウト処
    理を行うことを特徴とする半導体集積回路の再レイアウ
    ト方法。
  6. 【請求項６】 セルの配置位置及び配線経路の処理を行
    った半導体集積回路の再レイアウトを行う半導体集積回
    路の再レイアウトプログラムを記録した媒体において、 前記処理を行った半導体集積回路内の不具合箇所の近傍
    の領域を選択し、 前記領域の境界と配線との交点を仮想端子として設定
    し、 前記仮想端子からセル配置の最適化を行い、 前記最適化されたセル配置から前記領域内に必要な配線
    を施すことを特徴とする半導体集積回路の再レイアウト
    プログラムを記録した媒体。
  7. 【請求項７】 セルの配置位置及び配線経路の処理を行
    った半導体集積回路の再レイアウトを行う半導体集積回
    路の再レイアウトプログラムを記録した媒体において、 前記処理を行った半導体集積回路内の不具合箇所の近傍
    の領域を選択し、 前記領域の境界と配線との交点を仮想端子として設定
    し、 前記領域内の再配線処理を行い、 この処理の後に不具合箇所がある場合には、前記仮想端
    子からセル配置の最適化を行い、 前記最適化されたセル配置から前記領域内に必要な配線
    を施すことを特徴とする半導体集積回路の再レイアウト
    プログラムを記録した媒体。
  8. 【請求項８】 前記セル配置の最適化の際に、 当該領域境界上の仮想端子位置から領域内の配線混雑度
    を見積もりながらセル配置位置最適化を行って領域内再
    配置再配線を施すことを特徴とすることを特徴とする請
    求項７記載の半導体集積回路の再レイアウトプログラム
    を記録した媒体。
  9. 【請求項９】 セルの配置位置及び配線経路の処理を行
    った半導体集積回路の再レイアウトを行う半導体集積回
    路の再レイアウトプログラムを記録した媒体において、 前記処理を行った半導体集積回路内の不具合箇所の近傍
    の領域を選択する領域選択ステップと、 前記領域の境界と配線との交点を仮想端子として設定す
    る仮想端子設定ステップと、 前記仮想端子からセル配置の最適化を行うセル配置最適
    化ステップと、 前記最適化されたセル配置から前記領域内に必要な配線
    を施す領域内再配線ステップと、 を含み、前記配線を施した半導体集積回路について再び
    前記領域選択ステップに戻って、繰り返しレイアウト処
    理を行うことを特徴とする半導体集積回路の再レイアウ
    トプログラムを記録した媒体。
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Cited By (20)

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