JPS63181349A - Ｌｓｉのレイアウト設計装置 - Google Patents
Ｌｓｉのレイアウト設計装置Info
- Publication number
- JPS63181349A JPS63181349A JP62012707A JP1270787A JPS63181349A JP S63181349 A JPS63181349 A JP S63181349A JP 62012707 A JP62012707 A JP 62012707A JP 1270787 A JP1270787 A JP 1270787A JP S63181349 A JPS63181349 A JP S63181349A
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- JP
- Japan
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- compression
- cells
- cell
- cell arrangement
- lsi
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- Pending
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- 238000007906 compression Methods 0.000 claims abstract description 46
- 230000006835 compression Effects 0.000 claims abstract description 43
- 238000012545 processing Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 abstract description 19
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- 238000013459 approach Methods 0.000 abstract description 3
- 238000012986 modification Methods 0.000 abstract description 3
- 230000004048 modification Effects 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005056 compaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はＬＳＩのレイアウト設計装置に係り、特にセ
ルの配置結果を圧縮する技術に関する。
ルの配置結果を圧縮する技術に関する。
（従来の技術）
一般に、ＬＳＩの自動レイアウト設計においては、端子
間の接続要求のあるセル同士をできるだけ近接して配置
することを目的としているため、実際に配線間隔を見込
んでセル（機能ブロック。
間の接続要求のあるセル同士をできるだけ近接して配置
することを目的としているため、実際に配線間隔を見込
んでセル（機能ブロック。
ポリセル、一般の素子等を含む）の配置を行なった場合
、第５図に示すようにセル間に無駄なスペースが発生す
ることが多い。そこで、従来では配線スペースを確保し
ながら、またセル配置関係のレイアウト制約（セル同士
の近接・離反要求）を満足するように、対話型エディタ
を用いてセルの自動配置結果を修正して、無駄な配線間
スペースを除去していた。
、第５図に示すようにセル間に無駄なスペースが発生す
ることが多い。そこで、従来では配線スペースを確保し
ながら、またセル配置関係のレイアウト制約（セル同士
の近接・離反要求）を満足するように、対話型エディタ
を用いてセルの自動配置結果を修正して、無駄な配線間
スペースを除去していた。
しかし、このような対話型エディタによる自動配置結果
の修正作業は多大な労力と時間を特徴とする特に数が多
く、種々の形状を持つセルの自動配置結果を複雑なレイ
アウト制約を考慮しながら修正するのは至難の技である
。
の修正作業は多大な労力と時間を特徴とする特に数が多
く、種々の形状を持つセルの自動配置結果を複雑なレイ
アウト制約を考慮しながら修正するのは至難の技である
。
一方、文献＝ 「レイアウト・コンパクシジンの一手法
」加藤文夫ほか、情報処理学会設計自動化研究会資料８
５−２８ （１９８５，５，２１）に記載されているよ
うに、セル間のスペースを自動圧縮する技術が知られて
いる。しかしながら、この技術ではセルの配置・配線終
了後に圧縮を行なうため圧縮の自由度が小さく、効果的
な圧縮が難しい。
」加藤文夫ほか、情報処理学会設計自動化研究会資料８
５−２８ （１９８５，５，２１）に記載されているよ
うに、セル間のスペースを自動圧縮する技術が知られて
いる。しかしながら、この技術ではセルの配置・配線終
了後に圧縮を行なうため圧縮の自由度が小さく、効果的
な圧縮が難しい。
また、従来の自動圧縮技術ではセルをチップの隅に向か
って移動させて圧縮を行なっているため、圧縮後のレイ
アウトに最初の自動配置結果が反映されにくい。アナロ
グＩＣのように動作時の電気的影響や熱的影響を考慮し
て自動配置を行なう場合、自動配置結果が損われてしま
うことは大きな問題である。
って移動させて圧縮を行なっているため、圧縮後のレイ
アウトに最初の自動配置結果が反映されにくい。アナロ
グＩＣのように動作時の電気的影響や熱的影響を考慮し
て自動配置を行なう場合、自動配置結果が損われてしま
うことは大きな問題である。
（発明が解決しようとする問題点）
このように従来の対話型エディタによるセル配置結果の
修正では、多大な労力と時間が必要であり、また従来の
自動圧縮技術では効率的な圧縮が難しく、圧縮後のレイ
アウトに最初のセル配置結果が反映されにくいという問
題があった。
修正では、多大な労力と時間が必要であり、また従来の
自動圧縮技術では効率的な圧縮が難しく、圧縮後のレイ
アウトに最初のセル配置結果が反映されにくいという問
題があった。
本発明はセル配置結果に対して全体の配置関係を大きく
損なうことなく、自動的に効果的な圧縮を行なうことが
できるＬＳＩのレイアウト設計装置を提供することを目
的とする。
損なうことなく、自動的に効果的な圧縮を行なうことが
できるＬＳＩのレイアウト設計装置を提供することを目
的とする。
［発明の構成］
（問題点を解決するための手段）
本発明に係るＬＳＩのレイアウト設計装置は、ＬＳＩチ
ップ上のセルの配置を決定する手段と、この手段により
得られたセル配置結果を、指定された圧縮方向とセル間
配線スペース幅およびセル配置関係レイアウト制約に従
ってチップの中心方向にセルが集まるように圧縮する手
段と、この手段により圧縮されたセル配置結果に対して
配線処理を行なう手段とを備えたことを特徴とする。
ップ上のセルの配置を決定する手段と、この手段により
得られたセル配置結果を、指定された圧縮方向とセル間
配線スペース幅およびセル配置関係レイアウト制約に従
ってチップの中心方向にセルが集まるように圧縮する手
段と、この手段により圧縮されたセル配置結果に対して
配線処理を行なう手段とを備えたことを特徴とする。
（作用）
本発明では、セルの自動配置結果が配線前に圧縮される
ため、配線後の圧縮に比べて自由度が高く、効果的な圧
縮が行なわれる。また、チップの中心方向に向かって圧
縮がなされるため、自動配置結果の全体的な配置関係が
大きく崩れることはなく、シかもセル関係のレイアウト
制約（近接・離反要求）を容品に満足することができる
。
ため、配線後の圧縮に比べて自由度が高く、効果的な圧
縮が行なわれる。また、チップの中心方向に向かって圧
縮がなされるため、自動配置結果の全体的な配置関係が
大きく崩れることはなく、シかもセル関係のレイアウト
制約（近接・離反要求）を容品に満足することができる
。
（実施例）
第１図は本発明の一実施例に係るＬＳＩのレイアウト設
計装置の全体的な構成を概略的に示したものである。同
図において、データベース１はＬＳＩのレイアウトに必
要なセルライブラリ情報。
計装置の全体的な構成を概略的に示したものである。同
図において、データベース１はＬＳＩのレイアウトに必
要なセルライブラリ情報。
セル間配線スペース、レイアウト制約情報（セルの近接
・離反要求）、セル配置結果等の情報を格納した記憶手
段であり、データ処理手段２はレイアウト設計に関する
種々の処理を行ない、ＬＳＩ製造用マスクのマスクパタ
ーンデータ６を生成するものである。コンソール３およ
び対話型エディタ４はレイアウト設計者によって操作さ
れる。グラフィックディスプレイ５はレイアウト結果を
表示する表示部である。
・離反要求）、セル配置結果等の情報を格納した記憶手
段であり、データ処理手段２はレイアウト設計に関する
種々の処理を行ない、ＬＳＩ製造用マスクのマスクパタ
ーンデータ６を生成するものである。コンソール３およ
び対話型エディタ４はレイアウト設計者によって操作さ
れる。グラフィックディスプレイ５はレイアウト結果を
表示する表示部である。
ｍ２図は第１図におけるデータベース１およびデータ処
理装置２の具体的な構成を示したものである。セルライ
ブラリ情報記憶部１１．レイアウト制約情報記憶部１２
．配置結果情報記憶部１３゜圧縮パラメータ情報記憶部
１４．圧縮領域情報記憶部１５．近接・離反前処理結果
情報記憶部１６および配置結果修正情報記憶部１７はデ
ータベース１内に設けられる。これらのうち圧縮パラメ
ータ情報記憶部１４．圧縮領域情報記憶部１５内の情報
は、設計者により入力される。圧縮対象領域・圧縮パラ
メータ設定手段２１．近接離反要求処理手段２２．レイ
アウト圧縮手段２３および後処理手段２４は、データ処
理装置２によって構成される。
理装置２の具体的な構成を示したものである。セルライ
ブラリ情報記憶部１１．レイアウト制約情報記憶部１２
．配置結果情報記憶部１３゜圧縮パラメータ情報記憶部
１４．圧縮領域情報記憶部１５．近接・離反前処理結果
情報記憶部１６および配置結果修正情報記憶部１７はデ
ータベース１内に設けられる。これらのうち圧縮パラメ
ータ情報記憶部１４．圧縮領域情報記憶部１５内の情報
は、設計者により入力される。圧縮対象領域・圧縮パラ
メータ設定手段２１．近接離反要求処理手段２２．レイ
アウト圧縮手段２３および後処理手段２４は、データ処
理装置２によって構成される。
次に、第３図のフローチャートと第４図を参照して、本
実施例におけるレイアウト設計のうちの圧縮処理の詳細
な手順について説明する。ＬＳＩチップ−にのセルの配
置が自動的に決定された後、圧縮処理が開始する（ステ
ップ３１）。圧縮処理においては、まず第１図における
グラフィックディスプレイ５上にセル配置結果が表示さ
れ、この表示上でレイアウト設計者によりコンソール３
を通して圧縮対象領域となる任意多角形の範囲が設定さ
れる（ステップ３２）。例えばＬＳＩチップ上を第４図
（ａ）（ｂ）に示すように４つのブロックＢ１〜Ｂ４に
分割し、これらのブロックＢ１〜Ｂ４をそれぞれ圧縮対
象領域とする。
実施例におけるレイアウト設計のうちの圧縮処理の詳細
な手順について説明する。ＬＳＩチップ−にのセルの配
置が自動的に決定された後、圧縮処理が開始する（ステ
ップ３１）。圧縮処理においては、まず第１図における
グラフィックディスプレイ５上にセル配置結果が表示さ
れ、この表示上でレイアウト設計者によりコンソール３
を通して圧縮対象領域となる任意多角形の範囲が設定さ
れる（ステップ３２）。例えばＬＳＩチップ上を第４図
（ａ）（ｂ）に示すように４つのブロックＢ１〜Ｂ４に
分割し、これらのブロックＢ１〜Ｂ４をそれぞれ圧縮対
象領域とする。
次に、これら複数個の圧縮対象領域（ブロックＢ１〜Ｂ
４）から未処理の１個のブロックが選択され（ステップ
３３）、ステップ３４において第４図（ｃ）に示すよう
に圧縮方向、順序２回数および配線スペース幅が指定さ
れる。第４図（ｃ）の例においてはブロックＢｌでは実
線矢印で示す＋Ｘ方向に１回目の圧縮が行なわれ、破線
矢印で示す＋ｙ力方向２回目の圧縮方向が行なわれるこ
とを示している。この場合、圧縮回数は２ということに
なる。
４）から未処理の１個のブロックが選択され（ステップ
３３）、ステップ３４において第４図（ｃ）に示すよう
に圧縮方向、順序２回数および配線スペース幅が指定さ
れる。第４図（ｃ）の例においてはブロックＢｌでは実
線矢印で示す＋Ｘ方向に１回目の圧縮が行なわれ、破線
矢印で示す＋ｙ力方向２回目の圧縮方向が行なわれるこ
とを示している。この場合、圧縮回数は２ということに
なる。
次に、近接要求のあるセルが存在するかどうかがステッ
プ３５で判定され、存在しない場合はステップ３８にジ
ャンプするが、存在する場合はステップ３６でその近接
要求のあるセルを全て含む多角形領域が設定され、その
範囲で近接要求のあったセル同士をできる限り接近させ
る。例えば第４図（ａ）に示すようにブロックＢ３内の
セルに近接要求がなされ、これらのセルを含む第４図（
ｄ）の破線に示す矩形領域が設定されると、第４図（ｅ
）に示すようにこの矩形領域内のセルが接近することに
なる。この操作が終了すると、接近状態となった近接要
求のあったセル同士の相対位置関係が固定化される（ス
テップ３７）。
プ３５で判定され、存在しない場合はステップ３８にジ
ャンプするが、存在する場合はステップ３６でその近接
要求のあるセルを全て含む多角形領域が設定され、その
範囲で近接要求のあったセル同士をできる限り接近させ
る。例えば第４図（ａ）に示すようにブロックＢ３内の
セルに近接要求がなされ、これらのセルを含む第４図（
ｄ）の破線に示す矩形領域が設定されると、第４図（ｅ
）に示すようにこの矩形領域内のセルが接近することに
なる。この操作が終了すると、接近状態となった近接要
求のあったセル同士の相対位置関係が固定化される（ス
テップ３７）。
次に、ステップ３８において離反要求のあるセルが存在
するかどうかが判定され、存在しない場合はステップ４
０にジャンプするが、存在する場合はステップ３９でそ
の離反要求のあるセル同士は与えられた距離以上近付か
ないように制約を設ける。次にステップ４０で、圧縮対
象領域が指定された方向、順序１回数に従って圧縮され
る。この圧縮結果の一例を第４図（ｆ）に示す。
するかどうかが判定され、存在しない場合はステップ４
０にジャンプするが、存在する場合はステップ３９でそ
の離反要求のあるセル同士は与えられた距離以上近付か
ないように制約を設ける。次にステップ４０で、圧縮対
象領域が指定された方向、順序１回数に従って圧縮され
る。この圧縮結果の一例を第４図（ｆ）に示す。
そして、ステップ４１で指定された範囲が全て圧縮処理
されたかどうかが判定され、未処理領域があればステッ
プ３３に戻り、全て処理されればステップ４２に移行す
る。ステップ４２では第４図（ｇ）に示すように、ＬＳ
Ｉチップの端子および外形が圧縮結果に合せて新しく設
定される。この場合、圧縮の前後で端子、外形は相似関
係を保つようにする。以上の一連の処理により圧縮処理
が終了する（ステップ４３）。これにより、圧縮された
レイアウト配置結果は最初に自動設定したセル配置結果
が反映されたものとなる。従って、アナログＩＣのよう
に熱的および電気的影響を考慮したセル配置を行なった
場合、そのセル配置結果が相対的に保存されることによ
り、ｔＣ回路設計者の設計意図に沿った良好な動作状態
が得られる。
されたかどうかが判定され、未処理領域があればステッ
プ３３に戻り、全て処理されればステップ４２に移行す
る。ステップ４２では第４図（ｇ）に示すように、ＬＳ
Ｉチップの端子および外形が圧縮結果に合せて新しく設
定される。この場合、圧縮の前後で端子、外形は相似関
係を保つようにする。以上の一連の処理により圧縮処理
が終了する（ステップ４３）。これにより、圧縮された
レイアウト配置結果は最初に自動設定したセル配置結果
が反映されたものとなる。従って、アナログＩＣのよう
に熱的および電気的影響を考慮したセル配置を行なった
場合、そのセル配置結果が相対的に保存されることによ
り、ｔＣ回路設計者の設計意図に沿った良好な動作状態
が得られる。
この圧縮処理の後、配線処理がなされ、さらに配線処理
の後必要に応じて従来と同様に対話型エディタ４による
修正がなされることにより、マスクパターンデータ６が
得られる。なお、この配線処理後の対話型エディタ４に
よる修正量は僅かであり、労力・所要時間とも設計者の
負担は少ない。
の後必要に応じて従来と同様に対話型エディタ４による
修正がなされることにより、マスクパターンデータ６が
得られる。なお、この配線処理後の対話型エディタ４に
よる修正量は僅かであり、労力・所要時間とも設計者の
負担は少ない。
〔発明の効果］
本発明によれば、ＬＳＩチップ上のセル配置を決定した
後、このセル配置結果を、指定された圧縮方向とセル間
配線スペース幅およびセル配置関係レイアウト制約に従
ってチップの中心方向にセルが集まるように圧縮し、そ
の圧縮されたセル配置結果に対して配線処理を行なう構
成としたことにより、対話型エディタのみによりレイア
ウトの修正を行なう方法に比べて著しく簡単に、ぼつ効
果的に、しかも近接・離反要求といったレイアウト制約
を守ってレイアウト圧縮を行なうことができる。また、
配線前に圧縮処理を行なうことで圧縮の自由度が高く、
圧縮効果を高めることができる。さらにセルをチップの
中心に集めるように圧縮を行なうため、最初のセル配置
結果を圧縮後の配置結果に強く反映させることが可能で
あり、セル配置を熱的および電気的影響を特に考慮して
決定する必要のあるアナログＩＣのレイアウト設計に好
適である。
後、このセル配置結果を、指定された圧縮方向とセル間
配線スペース幅およびセル配置関係レイアウト制約に従
ってチップの中心方向にセルが集まるように圧縮し、そ
の圧縮されたセル配置結果に対して配線処理を行なう構
成としたことにより、対話型エディタのみによりレイア
ウトの修正を行なう方法に比べて著しく簡単に、ぼつ効
果的に、しかも近接・離反要求といったレイアウト制約
を守ってレイアウト圧縮を行なうことができる。また、
配線前に圧縮処理を行なうことで圧縮の自由度が高く、
圧縮効果を高めることができる。さらにセルをチップの
中心に集めるように圧縮を行なうため、最初のセル配置
結果を圧縮後の配置結果に強く反映させることが可能で
あり、セル配置を熱的および電気的影響を特に考慮して
決定する必要のあるアナログＩＣのレイアウト設計に好
適である。
第１図は本発明の一実施例に係るＬＳＩのレイアウト設
計装置の概略的構成を示す図、第２図は同実施例の要部
の構成を詳細に示す図、第３図は同実施例における圧縮
処理の手順を説明するためのフローチャート、第４図は
圧縮処理の具体的な態様を説明するためのＬＳＩチップ
上のセル配置パターンを示す図、第５図は従来技術の問
題点を説明するための図である。 １ （１１〜１７）・・・データベース２（２１〜２４
）・・・データ処理装置、３・・・コンソール、４・・
・対話型エディタ、５・・・グラフィックディスプレイ
、６・・・マスクパターンデータ。 出願人代理人 弁理士 鈴江武彦 第１図
計装置の概略的構成を示す図、第２図は同実施例の要部
の構成を詳細に示す図、第３図は同実施例における圧縮
処理の手順を説明するためのフローチャート、第４図は
圧縮処理の具体的な態様を説明するためのＬＳＩチップ
上のセル配置パターンを示す図、第５図は従来技術の問
題点を説明するための図である。 １ （１１〜１７）・・・データベース２（２１〜２４
）・・・データ処理装置、３・・・コンソール、４・・
・対話型エディタ、５・・・グラフィックディスプレイ
、６・・・マスクパターンデータ。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (1)
- ＬＳＩチップ上のセルの配置を決定する手段と、この
手段により得られたセル配置結果を、指定された圧縮方
向とセル間配線スペース幅およびセル配置関係レイアウ
ト制約に従ってチップの中心方向にセルが集まるように
圧縮する手段と、この手段により圧縮されたセル配置結
果に対して配線処理を行なう手段とを備えたことを特徴
とするＬＳＩのレイアウト設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012707A JPS63181349A (ja) | 1987-01-22 | 1987-01-22 | Ｌｓｉのレイアウト設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012707A JPS63181349A (ja) | 1987-01-22 | 1987-01-22 | Ｌｓｉのレイアウト設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181349A true JPS63181349A (ja) | 1988-07-26 |
Family
ID=11812882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012707A Pending JPS63181349A (ja) | 1987-01-22 | 1987-01-22 | Ｌｓｉのレイアウト設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294543A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 集積回路レイアウトの設計変更方法 |
| US6301686B1 (en) | 1998-03-24 | 2001-10-09 | Nec Corporation | Graphic layout compaction system capable of compacting a layout at once |
| US6385758B1 (en) | 1998-03-24 | 2002-05-07 | Nec Corporation | System and method for compacting a graphic layout |
-
1987
- 1987-01-22 JP JP62012707A patent/JPS63181349A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294543A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 集積回路レイアウトの設計変更方法 |
| US6301686B1 (en) | 1998-03-24 | 2001-10-09 | Nec Corporation | Graphic layout compaction system capable of compacting a layout at once |
| US6385758B1 (en) | 1998-03-24 | 2002-05-07 | Nec Corporation | System and method for compacting a graphic layout |
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