JPH11233668A - Ｌｓｉパッケージ - Google Patents

Ｌｓｉパッケージ

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JPH11233668A
JPH11233668A JP10031497A JP3149798A JPH11233668A JP H11233668 A JPH11233668 A JP H11233668A JP 10031497 A JP10031497 A JP 10031497A JP 3149798 A JP3149798 A JP 3149798A JP H11233668 A JPH11233668 A JP H11233668A
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JP
Japan
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chip
integrated circuit
mounting position
circuit chip
guiding
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JP10031497A
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English (en)
Inventor
Tadashi Mimura
忠士 三村
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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Abstract

(57)【要約】 【課題】 集積回路チップ１１を正確かつ簡便にチップ
搭載位置Ａに搭載すること。 【解決手段】 基体底部に向かって凹形状を有し、集積
回路チップ１１に設けられている複数の第１のハンダボ
ール１１１，…，１１１の各々と一対一の対応関係で電
気的コンタクトを行うための電極パッド１１３，…，１
１３が配列され、集積回路チップ１１を所定のチップ搭
載位置Ａに載置する際に集積回路チップ１１をチップ搭
載位置Ａに誘導するための少なくとも１つ以上の搭載位
置誘導用誘導突起部１０１，…，１０１が凹形状の側壁
部分に形成されている収納部１３と、基体底面に所定の
ピッチで配列されている複数の第２のハンダボール１
２，…，１２と、第１のハンダボール１１１，…，１１
１の各々と第２のハンダボール１２，…，１２の各々と
を所定の対応関係で電気的に接続する配線手段１１２，
…，１１２とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路チップを
実装するためのパッケージ技術に関し、特に、ＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ），ＣＳＰ（Ｃｈｉ
ｐ Ｓｃａｌｅ（またはＳｉｚｅ） Ｐａｃｋａｇ
ｅ），ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）
等のパッケージを実装するためのＬＳＩパッケージに関
する。
【０００２】
【従来の技術】図６（ａ）及び（ｂ）は、従来のＬＳＩ
パッケージの構造を説明するための図である。
【０００３】従来この種のＬＳＩパッケージとしては、
例えば、図６（ａ）に示すようなもの（以下、第１従来
技術と呼ぶ）がある。
【０００４】第１従来技術においては、平板上のキャッ
プ３が用いられていた。このキャップ３上にＣＳＰ用の
集積回路チップ１をフェイスダウン状態で搭載し、この
状態で、ＣＳＰ用の集積回路チップ１の回路面（上面）
に設けられている複数のハンダボール２，…，２の各々
とキャップ３の下面に設けられている複数のハンダボー
ル４，…，４の各々とを所定の対応関係で配線材料（図
示せず）を介して接続していた。
【０００５】一方、従来この種のＬＳＩパッケージとし
ては、例えば、図６（ｂ）に示すようなもの（以下、第
２従来技術と呼ぶ）がある。
【０００６】第２従来技術においては、平板上のキャッ
プ３が用いられていた。このキャップ３上にワイヤーボ
ンド接続用の集積回路チップ２をフェイスアップ状態で
搭載し、この状態で、ワイヤーボンド接続用の集積回路
チップ２の回路面（上面）に設けられている複数のボン
ディングパッド（図示せず）の各々とキャップ３の上面
に設けられている電極パッド（図示せず）の各々とを所
定の対応関係でボンディングワイヤー（導電性リード）
５，…，５を介して接続していた。更に、キャップ３の
下面に設けられている複数のハンダボール４，…，４の
各々とを所定の対応関係で配線材料（図示せず）を介し
て接続していた。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな第１従来技術や第２従来技術のＬＳＩパッケージで
は、平板上のキャップ３上に集積回路チップ２をチップ
搭載位置に誘導するための手段が講じられていないた
め、集積回路チップを正確にチップ搭載位置に搭載する
ことが難しいという技術的課題があった。
【０００８】本発明は、このような従来の問題点を解決
することを課題としており、特に、請求項１に記載の発
明においては、集積回路チップを正確かつ簡便にチップ
搭載位置に搭載することを課題としている。
【０００９】請求項２に記載の発明においては、集積回
路チップが搭載される収納部がチップサイズに対して大
きい場合であっても、収納部の周辺部分に電極パッドが
形成されていないため、周辺部分を電極パッドとして使
用することはできなくなるものの、収納部の底面の中央
部分に電極パッドを配列することで、チップサイズの小
さい集積回路チップであってもチップ搭載位置に対する
位置合わせを正確かつ簡便に行うことのできる接続多様
性に富むＬＳＩパッケージを提供することを課題として
いる。
【００１０】請求項３に記載の発明においては、搭載位
置誘導用嵌合枠材をチップ搭載位置へのガイド手段とし
て集積回路チップを正確かつ簡便にチップ搭載位置に搭
載することを課題としている。更に、集積回路チップが
搭載される収納部がチップサイズに対して大きい場合で
あっても、収納部の周辺部分に電極パッドが形成されて
いないため、周辺部分を電極パッドとして使用すること
はできなくなるものの、収納部の底面の中央部分に電極
パッドを配列することで、チップサイズの小さい集積回
路チップであってもチップ搭載位置に対する位置合わせ
を正確かつ簡便に行うことのできる接続多様性に富むＬ
ＳＩパッケージを提供することも課題としている。
【００１１】請求項４に記載の発明においては、４つの
搭載位置誘導用コーナー部をチップ搭載位置へのガイド
手段として集積回路チップを正確かつ簡便にチップ搭載
位置に搭載することを課題としている。更に、集積回路
チップが搭載される収納部がチップサイズに対して大き
い場合であっても、収納部の周辺部分に電極パッドが形
成されていないため、周辺部分を電極パッドとして使用
することはできなくなるものの、収納部の底面の中央部
分に電極パッドを配列することで、チップサイズの小さ
い集積回路チップであってもチップ搭載位置に対する位
置合わせを正確かつ簡便に行うことのできる接続多様性
に富むＬＳＩパッケージを提供することも課題としてい
る。
【００１２】請求項５に記載の発明においては、４つの
搭載位置誘導用コーナー材をチップ搭載位置へのガイド
手段として集積回路チップを正確かつ簡便にチップ搭載
位置に搭載することを課題としている。更に、集積回路
チップが搭載される収納部がチップサイズに対して大き
い場合であっても、収納部の周辺部分に電極パッドが形
成されていないため、周辺部分を電極パッドとして使用
することはできなくなるものの、収納部の底面の中央部
分に電極パッドを配列することで、チップサイズの小さ
い集積回路チップであってもチップ搭載位置に対する位
置合わせを正確かつ簡便に行うことのできる接続多様性
に富むＬＳＩパッケージを提供することも課題としてい
る。
【００１３】
【課題を解決するための手段】上記課題を解決するため
本発明により成された請求項１に記載の発明は、集積回
路チップ１１を実装するためのＬＳＩパッケージであっ
て、基体底部に向かって凹形状を有し、集積回路チップ
１１に設けられている複数の第１のハンダボール１１
１，…，１１１の各々と一対一の対応関係で電気的コン
タクトを行うための電極パッド１１３，…，１１３が配
列され、集積回路チップ１１を所定のチップ搭載位置Ａ
に載置する際に当該集積回路チップ１１を当該チップ搭
載位置Ａに誘導するための少なくとも１つ以上の搭載位
置誘導用誘導突起部１０１，…，１０１が当該凹形状の
側壁部分に形成されている収納部１３と、基体底面に所
定のピッチで配列されている複数の第２のハンダボール
１２，…，１２と、当該第１のハンダボール１１１，
…，１１１の各々と当該第２のハンダボール１２，…，
１２の各々とを所定の対応関係で電気的に接続する配線
手段１１２，…，１１２とを有する構造のＬＳＩパッケ
ージ１０である。
【００１４】請求項１に記載の発明によれば、基体底部
に向かって凹形状を有する収納部１３において、集積回
路チップ１１を所定のチップ搭載位置Ａに載置する際に
搭載位置誘導用誘導突起部１０１，…，１０１が凹形状
の側壁部分をガイド手段として集積回路チップ１１をチ
ップ搭載位置Ａに誘導する。集積回路チップ１１に設け
られている複数の第１のハンダボール１１１，…，１１
１の各々と電極パッド１１３，…，１１３の各々とを一
対一の対応関係で電気的コンタクトを行う。続いて、配
線手段１１２，…，１１２が、基体底面に所定のピッチ
で配列されている複数の第２のハンダボール１２，…，
１２の各々と第１のハンダボール１１１，…，１１１の
各々とを所定の対応関係で電気的に接続する。その結
果、集積回路チップ１１を正確かつ簡便にチップ搭載位
置Ａに搭載することができるようになる。
【００１５】上記課題を解決するため本発明により成さ
れた請求項２に記載の発明は、請求項１に記載のＬＳＩ
パッケージ１０において、前記電極パッド１１３，…，
１１３の各々が、前記収納部１３の底面の中央部分に前
記チップ搭載位置Ａに対応して配列されている構造のＬ
ＳＩパッケージ１０である。
【００１６】請求項２に記載の発明によれば、請求項１
に記載の効果に加えて、基体底部に向かって凹形状を有
する収納部１３において、集積回路チップ１１を所定の
チップ搭載位置Ａに載置する際に搭載位置誘導用誘導突
起部１０１，…，１０１が凹形状の側壁部分をガイド手
段として集積回路チップ１１をチップ搭載位置Ａに誘導
する。続いて、収納部１３の底面の中央部分にチップ搭
載位置Ａに対応して配列されている電極パッド１１３，
…，１１３の各々と前述の複数の第１のハンダボール１
１１，…，１１１の各々とを一対一の対応関係で電気的
コンタクトを行う。続いて、配線手段１１２，…，１１
２が、基体底面に所定のピッチで配列されている複数の
第２のハンダボール１２，…，１２の各々と第１のハン
ダボール１１１，…，１１１の各々とを所定の対応関係
で電気的に接続する。
【００１７】その結果、集積回路チップ１１が搭載され
る収納部１３がチップサイズＳA（ＳB）に対して大きい
場合であっても、収納部１３の周辺部分に電極パッド１
１３，…，１１３が形成されていないため、周辺部分を
電極パッド１１３，…，１１３として使用することはで
きなくなるものの、収納部１３の底面の中央部分に電極
パッド１１３，…，１１３を配列することで、チップサ
イズＳA（ＳB）の小さい集積回路チップ１１であっても
チップ搭載位置Ａに対する位置合わせを正確かつ簡便に
行うことのできる接続多様性に富むＬＳＩパッケージ１
０を提供することができるようになる。
【００１８】上記課題を解決するため本発明により成さ
れた請求項３に記載の発明は、請求項１に記載のＬＳＩ
パッケージ１０において、搭載される集積回路チップ１
１のチップサイズＳA（ＳB）に応じた厚みを有した枠形
状を有し、前記収納部１３に嵌入された状態で、集積回
路チップ１１を当該枠形状の内壁面を用いて前記チップ
搭載位置Ａに誘導すると共に、当該誘導されてきた集積
回路チップ１１を当該チップ搭載位置Ａに保持するため
の搭載位置誘導用嵌合枠材１４を有する構造のＬＳＩパ
ッケージ１０である。
【００１９】請求項３に記載の発明によれば、請求項１
に記載の効果に加えて、集積回路チップ１１を所定のチ
ップ搭載位置Ａに載置する際に、搭載される集積回路チ
ップ１１のチップサイズＳA（ＳB）に応じた厚みの枠形
状を有した搭載位置誘導用嵌合枠材１４が、収納部１３
に嵌入された状態で、集積回路チップ１１を枠形状の内
壁面をガイド手段として用いてチップ搭載位置Ａに誘導
すると共に、誘導されてきた集積回路チップ１１をチッ
プ搭載位置Ａに保持する。続いて、収納部１３の底面の
中央部分にチップ搭載位置Ａに対応して配列されている
電極パッド１１３，…，１１３の各々と前述の複数の第
１のハンダボール１１１，…，１１１の各々とを一対一
の対応関係で電気的コンタクトを行う。続いて、配線手
段１１２，…，１１２が、基体底面に所定のピッチで配
列されている複数の第２のハンダボール１２，…，１２
の各々と第１のハンダボール１１１，…，１１１の各々
とを所定の対応関係で電気的に接続する。
【００２０】その結果、搭載位置誘導用嵌合枠材１４を
チップ搭載位置Ａへのガイド手段として集積回路チップ
１１を正確かつ簡便にチップ搭載位置Ａに搭載すること
ができるようになる。更に、集積回路チップ１１が搭載
される収納部１３がチップサイズＳA（ＳB）に対して大
きい場合であっても、収納部１３の周辺部分に電極パッ
ド１１３，…，１１３が形成されていないため、周辺部
分を電極パッド１１３，…，１１３として使用すること
はできなくなるものの、収納部１３の底面の中央部分に
電極パッド１１３，…，１１３を配列することで、チッ
プサイズＳA（ＳB）の小さい集積回路チップ１１であっ
てもチップ搭載位置Ａに対する位置合わせを正確かつ簡
便に行うことのできる接続多様性に富むＬＳＩパッケー
ジ１０を提供することができるようになる。
【００２１】上記課題を解決するため本発明により成さ
れた請求項４に記載の発明は、請求項１に記載のＬＳＩ
パッケージ１０において、搭載される集積回路チップ１
１のチップサイズＳA（ＳB）に応じた厚みを有したＬ字
形状であって前記収納部１３の四隅に形成され、集積回
路チップ１１を当該Ｌ字形状の内壁面を用いて前記チッ
プ搭載位置Ａに誘導すると共に、当該誘導されてきた集
積回路チップ１１を当該チップ搭載位置Ａに保持するた
めの４つの搭載位置誘導用コーナー部｛１６，１６，１
６，１６｝を有する構造のＬＳＩパッケージ１０であ
る。
【００２２】請求項４に記載の発明によれば、請求項１
に記載の効果に加えて、集積回路チップ１１を所定のチ
ップ搭載位置Ａに載置する際に、搭載される集積回路チ
ップ１１のチップサイズＳA（ＳB）に応じた厚みを有し
たＬ字形状であって収納部１３の四隅に形成された４つ
の搭載位置誘導用コーナー部｛１６，１６，１６，１
６｝が、集積回路チップ１１をＬ字形状の内壁面をガイ
ド手段として用いてチップ搭載位置Ａに誘導すると共
に、誘導されてきた集積回路チップ１１をチップ搭載位
置Ａに保持する。続いて、収納部１３の底面の中央部分
にチップ搭載位置Ａに対応して配列されている電極パッ
ド１１３，…，１１３の各々と前述の複数の第１のハン
ダボール１１１，…，１１１の各々とを一対一の対応関
係で電気的コンタクトを行う。続いて、配線手段１１
２，…，１１２が、基体底面に所定のピッチで配列され
ている複数の第２のハンダボール１２，…，１２の各々
と第１のハンダボール１１１，…，１１１の各々とを所
定の対応関係で電気的に接続する。
【００２３】その結果、４つの搭載位置誘導用コーナー
部｛１６，１６，１６，１６｝をチップ搭載位置Ａへの
ガイド手段として集積回路チップ１１を正確かつ簡便に
チップ搭載位置Ａに搭載することができるようになる。
更に、集積回路チップ１１が搭載される収納部１３がチ
ップサイズＳA（ＳB）に対して大きい場合であっても、
収納部１３の周辺部分に電極パッド１１３，…，１１３
が形成されていないため、周辺部分を電極パッド１１
３，…，１１３として使用することはできなくなるもの
の、収納部１３の底面の中央部分に電極パッド１１３，
…，１１３を配列することで、チップサイズＳA（ＳB）
の小さい集積回路チップ１１であってもチップ搭載位置
Ａに対する位置合わせを正確かつ簡便に行うことのでき
る接続多様性に富むＬＳＩパッケージ１０を提供するこ
とができるようになる。
【００２４】上記課題を解決するため本発明により成さ
れた請求項５に記載の発明は、請求項１に記載のＬＳＩ
パッケージ１０において、搭載される集積回路チップ１
１のチップサイズＳA（ＳB）に応じた厚みを有したＬ字
形状であって、前記収納部１３の四隅に配置された際に
集積回路チップ１１を当該Ｌ字形状の内壁面を用いて前
記チップ搭載位置Ａに誘導すると共に、当該誘導されて
きた集積回路チップ１１を当該チップ搭載位置Ａに保持
するための４つの搭載位置誘導用コーナー材｛１５，１
５，１５，１５｝を有する構造のＬＳＩパッケージ１０
である。
【００２５】請求項５に記載の発明によれば、請求項１
に記載の効果に加えて、集積回路チップ１１を所定のチ
ップ搭載位置Ａに載置する際に、搭載される集積回路チ
ップ１１のチップサイズＳA（ＳB）に応じた厚みを有し
たＬ字形状の４つの搭載位置誘導用コーナー材｛１５，
１５，１５，１５｝が、収納部１３の四隅に配置された
際に集積回路チップ１１をＬ字形状の内壁面を用いてチ
ップ搭載位置Ａに誘導すると共に、誘導されてきた集積
回路チップ１１をチップ搭載位置Ａに保持する。続い
て、収納部１３の底面の中央部分にチップ搭載位置Ａに
対応して配列されている電極パッド１１３，…，１１３
の各々と前述の複数の第１のハンダボール１１１，…，
１１１の各々とを一対一の対応関係で電気的コンタクト
を行う。続いて、配線手段１１２，…，１１２が、基体
底面に所定のピッチで配列されている複数の第２のハン
ダボール１２，…，１２の各々と第１のハンダボール１
１１，…，１１１の各々とを所定の対応関係で電気的に
接続する。
【００２６】その結果、４つの搭載位置誘導用コーナー
部｛１６，１６，１６，１６｝をチップ搭載位置Ａへの
ガイド手段として集積回路チップ１１を正確かつ簡便に
チップ搭載位置Ａに搭載することができるようになる。
更に、集積回路チップ１１が搭載される収納部１３がチ
ップサイズＳA（ＳB）に対して大きい場合であっても、
収納部１３の周辺部分に電極パッド１１３，…，１１３
が形成されていないため、周辺部分を電極パッド１１
３，…，１１３として使用することはできなくなるもの
の、収納部１３の底面の中央部分に電極パッド１１３，
…，１１３を配列することで、チップサイズＳA（ＳB）
の小さい集積回路チップ１１であってもチップ搭載位置
Ａに対する位置合わせを正確かつ簡便に行うことのでき
る接続多様性に富むＬＳＩパッケージ１０を提供するこ
とができるようになる。４つの搭載位置誘導用コーナー
材｛１５，１５，１５，１５｝をチップ搭載位置Ａへの
ガイド手段として集積回路チップ１１を正確かつ簡便に
チップ搭載位置Ａに搭載することができるようになる。
更に、集積回路チップ１１が搭載される収納部１３がチ
ップサイズＳA（ＳB）に対して大きい場合であっても、
収納部１３の周辺部分に電極パッド１１３，…，１１３
が形成されていないため、周辺部分を電極パッド１１
３，…，１１３として使用することはできなくなるもの
の、収納部１３の底面の中央部分に電極パッド１１３，
…，１１３を配列することで、チップサイズＳA（ＳB）
の小さい集積回路チップ１１であってもチップ搭載位置
Ａに対する位置合わせを正確かつ簡便に行うことのでき
る接続多様性に富むＬＳＩパッケージ１０を提供するこ
とができるようになる。
【００２７】
【発明の実施の形態】以下、図面に基づき本発明の各種
実施形態を説明する。
【００２８】（第１実施形態）図１は、請求項１にかか
るＬＳＩパッケージ１０の一実施形態を説明する図であ
って、本発明のＬＳＩパッケージ１０の構造を説明する
ための斜視図である。また図２は、請求項２にかかるＬ
ＳＩパッケージ１０の一実施形態を説明する図であっ
て、同図（ａ）は、図１のＬＳＩパッケージ１０におけ
るチップポット１３の構造及び配線構造を説明するため
の図１のＸ−Ｘ線断面図であり、同図（ｂ）は、図１の
ＬＳＩパッケージ１０におけるチップ搭載位置Ａ（電極
配列位置）及び電極配列の様子を説明するための上面図
である。
【００２９】図１に示すＬＳＩパッケージ１０は、集積
回路チップ１１を実装するためのＬＳＩパッケージであ
って、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ），Ｃ
ＳＰ（Ｃｈｉｐ Ｓｃａｌｅ（またはＳｉｚｅ） Ｐａ
ｃｋａｇｅ），ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等のパッケージを実装するためのパッケージ構
造として有効である。
【００３０】集積回路チップ１１の回路面（半導体素子
や抵抗などによって回路が形成されている面）には、配
線パターンや等の半導体接続用基板１０の外部と半導体
素子との電気的コンタクトを行うための複数の電極ある
いはバンプが数１００μｍ〜数ｍｍのピッチで形成され
ていることが通常である。
【００３１】このような電極あるいはバンプの各々は、
電極あるいはバンプの各々と一対一の対応関係を保存し
た状態で導電性接続手段（例えば、導電性樹脂）を介し
て接続されることにより、第２のハンダボール１２，
…，１２と集積回路チップ１１との間における信号また
は電力（例えば、動作電源用の電力）の入出力を媒介す
ることができる。
【００３２】このような電極あるいはバンプは、先ず、
膜厚が数μｍの銅（Ｃｕ）、銀（Ａｇ）、タングステン
（Ｗ）等の下地パターンを形成し、続いて、この下地パ
ターン上に１〜２μｍ程度のニッケル鍍金膜を形成し、
続いて、このニッケル鍍金膜の上に０．２〜１μｍ程度
の金（Ａｕ）鍍金膜を形成することによって作成するこ
とができる。
【００３３】ＬＳＩパッケージ１０は、キャップと呼ば
れ、キャップサイズＳC（図２（ｂ）参照）を有し、図
２（ａ）に示すように、収納部１３と複数の第２のハン
ダボール１２，…，１２と配線手段１１２，…，１１２
とをを中心とする構成となっている。
【００３４】ＬＳＩパッケージ１０としては、特に限定
されることなく、セラミック、ＦＲ−４やＦＲ−５等に
代表されるガラスエポキシ基板、ＢＴレジン基板、プラ
スチック等の集積回路チップ１１と熱膨張率の近い材料
を用いることができる。
【００３５】図２（ａ）に示す収納部１３は、ポットサ
イズＳD（図２（ｂ）参照）を有し、ＬＳＩパッケージ
１０の底面部に向かって凹形状（下方に凹んだ形状）を
有し、複数の第１のハンダボール１１１，…，１１１の
各々と一対一の対応関係で電気的コンタクトを行うため
の電極パッド１１３，…，１１３が配列され、少なくと
も１つ以上の搭載位置誘導用誘導突起部１０１，…，１
０１が凹形状の側壁部分に形成されている。以下の説明
では、このような収納部１３をポット１３と呼ぶことに
する。
【００３６】ここで、複数の第１のハンダボール１１
１，…，１１１の各々は、集積回路チップ１１に設けら
れている。
【００３７】また複数の電極パッド１１３，…，１１３
の各々は、図２（ａ）に示すように、複数の第１のハン
ダボール１１１，…，１１１の各々と一対一の対応関係
で電気的コンタクトを行うためにチップ搭載位置Ａに配
列されている。
【００３８】少なくとも１つ以上の搭載位置誘導用誘導
突起部１０１，…，１０１は、図１に示すように、集積
回路チップ１１を所定のチップ搭載位置Ａに載置する際
に集積回路チップ１１をチップ搭載位置Ａに誘導するた
めの手段であって、ポット１３の凹形状の側壁部分に形
成されている。
【００３９】複数の第２のハンダボール１２，…，１２
の各々は、基体底面に所定のピッチで配列されている。
【００４０】配線手段１１２，…，１１２の各々は、図
２（ａ）に示すように、第１のハンダボール１１１，
…，１１１の各々と第２のハンダボール１２，…，１２
の各々とを所定の対応関係で電気的に接続するために導
体である。
【００４１】更にＬＳＩパッケージ１０は、図２（ｂ）
に示すように、電極パッド１１３，…，１１３の各々
が、ポット１３の底面の中央部分にチップ搭載位置Ａに
対応して配列されている点に特徴を有している。
【００４２】すなわち、集積回路チップ１１を所定のチ
ップ搭載位置Ａに載置する際に搭載位置誘導用誘導突起
部１０１，…，１０１が凹形状の側壁部分をガイド手段
として集積回路チップ１１をチップ搭載位置Ａに誘導す
る。続いて、ポット１３の底面の中央部分にチップ搭載
位置Ａに対応して配列されている電極パッド１１３，
…，１１３の各々と前述の複数の第１のハンダボール１
１１，…，１１１の各々とを一対一の対応関係で電気的
コンタクトを行う。続いて、配線手段１１２，…，１１
２が、基体底面に所定のピッチで配列されている複数の
第２のハンダボール１２，…，１２の各々と第１のハン
ダボール１１１，…，１１１の各々とを所定の対応関係
で電気的に接続する。
【００４３】その結果、集積回路チップ１１が搭載され
るポット１３がチップサイズＳA（ＳB）に対して大きい
場合であっても、ポット１３の周辺部分に電極パッド１
１３，…，１１３が形成されていないため、周辺部分を
電極パッド１１３，…，１１３として使用することはで
きなくなるものの、ポット１３の底面の中央部分に電極
パッド１１３，…，１１３を配列することで、チップサ
イズＳA（ＳB）の小さい集積回路チップ１１であっても
チップ搭載位置Ａに対する位置合わせを正確かつ簡便に
行うことのできる接続多様性に富むＬＳＩパッケージ１
０を提供することができるようになる。
【００４４】（第２実施形態）図３は、請求項３にかか
るＬＳＩパッケージ１０の一実施形態を説明する図であ
って、ポット１３内に設けられる搭載位置誘導用嵌合枠
材１４の配置を説明するための上面図である。なお、前
述の実施形態において既に記述したものと同一の部分に
ついては、同一符号を付し、重複した説明は省略する。
【００４５】第２実施形態のＬＳＩパッケージ１０は、
図３に示すように、第１実施形態のＬＳＩパッケージ１
０において、搭載位置誘導用誘導突起部１０１，…，１
０１に代えて搭載位置誘導用嵌合枠材１４を用いている
点に特徴を有している。
【００４６】搭載位置誘導用嵌合枠材１４としては、特
に限定されることなく、セラミック、ＦＲ−４やＦＲ−
５等に代表されるガラスエポキシ基板、ＢＴレジン基
板、プラスチック等の集積回路チップ１１と熱膨張率の
近い材料を用いることができる。
【００４７】搭載位置誘導用嵌合枠材１４は、搭載され
る集積回路チップ１１のチップサイズＳA（ＳB）に応じ
た厚みを有した枠形状を有しており、ポット１３に嵌入
された状態で、集積回路チップ１１を枠形状の内壁面を
用いてチップ搭載位置Ａに誘導すると同時に、誘導され
てきた集積回路チップ１１をチップ搭載位置Ａに保持す
るための構造体である。
【００４８】すなわち、集積回路チップ１１を所定のチ
ップ搭載位置Ａに載置する際に、搭載される集積回路チ
ップ１１のチップサイズＳA（ＳB）に応じた厚みの枠形
状を有した搭載位置誘導用嵌合枠材１４が、ポット１３
に嵌入された状態で、集積回路チップ１１を枠形状の内
壁面をガイド手段として用いてチップ搭載位置Ａに誘導
すると同時に、誘導されてきた集積回路チップ１１をチ
ップ搭載位置Ａに保持する。続いて、ポット１３の底面
の中央部分にチップ搭載位置Ａに対応して配列されてい
る電極パッド１１３，…，１１３の各々と前述の複数の
第１のハンダボール１１１，…，１１１の各々とを一対
一の対応関係で電気的コンタクトを行う。続いて、配線
手段１１２，…，１１２が、基体底面に所定のピッチで
配列されている複数の第２のハンダボール１２，…，１
２の各々と第１のハンダボール１１１，…，１１１の各
々とを所定の対応関係で電気的に接続する。
【００４９】その結果、搭載位置誘導用嵌合枠材１４を
チップ搭載位置Ａへのガイド手段として集積回路チップ
１１を正確かつ簡便にチップ搭載位置Ａに搭載すること
ができるようになる。更に、集積回路チップ１１が搭載
されるポット１３がチップサイズＳA（ＳB）に対して大
きい場合であっても、ポット１３の周辺部分に電極パッ
ド１１３，…，１１３が形成されていないため、周辺部
分を電極パッド１１３，…，１１３として使用すること
はできなくなるものの、ポット１３の底面の中央部分に
電極パッド１１３，…，１１３を配列することで、チッ
プサイズＳA（ＳB）の小さい集積回路チップ１１であっ
てもチップ搭載位置Ａに対する位置合わせを正確かつ簡
便に行うことのできる接続多様性に富むＬＳＩパッケー
ジ１０を提供することができるようになる。
【００５０】（第３実施形態）図４は、請求項５にかか
るＬＳＩパッケージ１０の一実施形態を説明する図であ
って、ポット１３内に設けられる搭載位置誘導用コーナ
ー材｛１５，１５，１５，１５｝の配置を説明するため
の上面図である。なお、前述の実施形態において既に記
述したものと同一の部分については、同一符号を付し、
重複した説明は省略する。
【００５１】第３実施形態のＬＳＩパッケージ１０は、
図４に示すように、第１実施形態のＬＳＩパッケージ１
０において、搭載位置誘導用誘導突起部１０１，…，１
０１に代えて搭載位置誘導用コーナー材｛１５，１５，
１５，１５｝を用いている点に特徴を有している。
【００５２】搭載位置誘導用コーナー材｛１５，１５，
１５，１５｝としては、特に限定されることなく、セラ
ミック、ＦＲ−４やＦＲ−５等に代表されるガラスエポ
キシ基板、ＢＴレジン基板、プラスチック等の集積回路
チップ１１と熱膨張率の近い材料を用いることができ
る。
【００５３】４つの搭載位置誘導用コーナー材｛１５，
１５，１５，１５｝の各々は、搭載される集積回路チッ
プ１１のチップサイズＳA（ＳB）に応じた厚みを有した
Ｌ字形状であって、ポット１３の四隅に配置された際に
集積回路チップ１１をＬ字形状の内壁面を用いてチップ
搭載位置Ａに誘導すると同時に、誘導されてきた集積回
路チップ１１をチップ搭載位置Ａに保持する構造体であ
る。
【００５４】すなわち、集積回路チップ１１を所定のチ
ップ搭載位置Ａに載置する際に、搭載される集積回路チ
ップ１１のチップサイズＳA（ＳB）に応じた厚みを有し
たＬ字形状の４つの搭載位置誘導用コーナー材｛１５，
１５，１５，１５｝が、ポット１３の四隅に配置された
際に集積回路チップ１１をＬ字形状の内壁面を用いてチ
ップ搭載位置Ａに誘導すると同時に、誘導されてきた集
積回路チップ１１をチップ搭載位置Ａに保持する。続い
て、ポット１３の底面の中央部分にチップ搭載位置Ａに
対応して配列されている電極パッド１１３，…，１１３
の各々と前述の複数の第１のハンダボール１１１，…，
１１１の各々とを一対一の対応関係で電気的コンタクト
を行う。続いて、配線手段１１２，…，１１２が、基体
底面に所定のピッチで配列されている複数の第２のハン
ダボール１２，…，１２の各々と第１のハンダボール１
１１，…，１１１の各々とを所定の対応関係で電気的に
接続する。
【００５５】その結果、４つの搭載位置誘導用コーナー
材｛１５，１５，１５，１５｝をチップ搭載位置Ａへの
ガイド手段として集積回路チップ１１を正確かつ簡便に
チップ搭載位置Ａに搭載することができるようになる。
更に、集積回路チップ１１が搭載されるポット１３がチ
ップサイズＳA（ＳB）に対して大きい場合であっても、
ポット１３の周辺部分に電極パッド１１３，…，１１３
が形成されていないため、周辺部分を電極パッド１１
３，…，１１３として使用することはできなくなるもの
の、ポット１３の底面の中央部分に電極パッド１１３，
…，１１３を配列することで、チップサイズＳA（ＳB）
の小さい集積回路チップ１１であってもチップ搭載位置
Ａに対する位置合わせを正確かつ簡便に行うことのでき
る接続多様性に富むＬＳＩパッケージ１０を提供するこ
とができるようになる。
【００５６】（第４実施形態）図５は、請求項４にかか
るＬＳＩパッケージ１０の一実施形態を説明する図であ
って、搭載位置誘導用コーナー部｛１６，１６，１６，
１６｝の構造及びポット１３の構造を説明するための斜
視図である。なお、前述の実施形態において既に記述し
たものと同一の部分については、同一符号を付し、重複
した説明は省略する。
【００５７】第４実施形態のＬＳＩパッケージ１０は、
図５に示すように、第１実施形態のＬＳＩパッケージ１
０において、搭載位置誘導用誘導突起部１０１，…，１
０１に代えて４つの搭載位置誘導用コーナー部｛１６，
１６，１６，１６｝を用いている点に特徴を有してい
る。
【００５８】４つの搭載位置誘導用コーナー部｛１６，
１６，１６，１６｝の各々は、搭載される集積回路チッ
プ１１のチップサイズＳA（ＳB）に応じた厚みを有した
Ｌ字形状であってポット１３の四隅に形成され、集積回
路チップ１１をＬ字形状の内壁面を用いてチップ搭載位
置Ａに誘導すると同時に、誘導されてきた集積回路チッ
プ１１をチップ搭載位置Ａに保持するための構造体であ
って、ＬＳＩパッケージ１０と同一の材料を用いてＬＳ
Ｉパッケージ１０と一体成形されている。
【００５９】すなわち、集積回路チップ１１を所定のチ
ップ搭載位置Ａに載置する際に、搭載される集積回路チ
ップ１１のチップサイズＳA（ＳB）に応じた厚みを有し
たＬ字形状であってポット１３の四隅に形成された４つ
の搭載位置誘導用コーナー部｛１６，１６，１６，１
６｝が、集積回路チップ１１をＬ字形状の内壁面をガイ
ド手段として用いてチップ搭載位置Ａに誘導すると同時
に、誘導されてきた集積回路チップ１１をチップ搭載位
置Ａに保持する。続いて、ポット１３の底面の中央部分
にチップ搭載位置Ａに対応して配列されている電極パッ
ド１１３，…，１１３の各々と前述の複数の第１のハン
ダボール１１１，…，１１１の各々とを一対一の対応関
係で電気的コンタクトを行う。続いて、配線手段１１
２，…，１１２が、基体底面に所定のピッチで配列され
ている複数の第２のハンダボール１２，…，１２の各々
と第１のハンダボール１１１，…，１１１の各々とを所
定の対応関係で電気的に接続する。
【００６０】その結果、４つの搭載位置誘導用コーナー
部｛１６，１６，１６，１６｝をチップ搭載位置Ａへの
ガイド手段として集積回路チップ１１を正確かつ簡便に
チップ搭載位置Ａに搭載することができるようになる。
更に、集積回路チップ１１が搭載されるポット１３がチ
ップサイズＳA（ＳB）に対して大きい場合であっても、
ポット１３の周辺部分に電極パッド１１３，…，１１３
が形成されていないため、周辺部分を電極パッド１１
３，…，１１３として使用することはできなくなるもの
の、ポット１３の底面の中央部分に電極パッド１１３，
…，１１３を配列することで、チップサイズＳA（ＳB）
の小さい集積回路チップ１１であってもチップ搭載位置
Ａに対する位置合わせを正確かつ簡便に行うことのでき
る接続多様性に富むＬＳＩパッケージ１０を提供するこ
とができるようになる。
【００６１】以上説明したように、本実施形態によれ
ば、ＬＳＩパッケージ１０の底面部に向かって凹形状を
有するポット１３において、集積回路チップ１１を所定
のチップ搭載位置Ａに載置する際に搭載位置誘導用誘導
突起部１０１，…，１０１が凹形状の側壁部分をガイド
手段として集積回路チップ１１をチップ搭載位置Ａに誘
導する。集積回路チップ１１に設けられている複数の第
１のハンダボール１１１，…，１１１の各々と電極パッ
ド１１３，…，１１３の各々とを一対一の対応関係で電
気的コンタクトを行う。続いて、配線手段１１２，…，
１１２が、基体底面に所定のピッチで配列されている複
数の第２のハンダボール１２，…，１２の各々と第１の
ハンダボール１１１，…，１１１の各々とを所定の対応
関係で電気的に接続する。その結果、集積回路チップ１
１を正確かつ簡便にチップ搭載位置Ａに搭載することが
できるようになる。
【００６２】
【発明の効果】本発明によれば、集積回路チップを正確
かつ簡便にチップ搭載位置に搭載することができるよう
になる。
【００６３】また、集積回路チップが搭載される収納部
がチップサイズに対して大きい場合であっても、収納部
の周辺部分に電極パッドが形成されていないため、周辺
部分を電極パッドとして使用することはできなくなるも
のの、収納部の底面の中央部分に電極パッドを配列する
ことで、チップサイズの小さい集積回路チップであって
もチップ搭載位置に対する位置合わせを正確かつ簡便に
行うことのできる接続多様性に富むＬＳＩパッケージを
提供することができるようになる。
【００６４】また、搭載位置誘導用嵌合枠材をチップ搭
載位置へのガイド手段として集積回路チップを正確かつ
簡便にチップ搭載位置に搭載することを課題としてい
る。更に、集積回路チップが搭載される収納部がチップ
サイズに対して大きい場合であっても、収納部の周辺部
分に電極パッドが形成されていないため、周辺部分を電
極パッドとして使用することはできなくなるものの、収
納部の底面の中央部分に電極パッドを配列することで、
チップサイズの小さい集積回路チップであってもチップ
搭載位置に対する位置合わせを正確かつ簡便に行うこと
のできる接続多様性に富むＬＳＩパッケージを提供する
ことができるようになる。
【００６５】また、４つの搭載位置誘導用コーナー部を
チップ搭載位置へのガイド手段として集積回路チップを
正確かつ簡便にチップ搭載位置に搭載することを課題と
している。更に、集積回路チップが搭載される収納部が
チップサイズに対して大きい場合であっても、収納部の
周辺部分に電極パッドが形成されていないため、周辺部
分を電極パッドとして使用することはできなくなるもの
の、収納部の底面の中央部分に電極パッドを配列するこ
とで、チップサイズの小さい集積回路チップであっても
チップ搭載位置に対する位置合わせを正確かつ簡便に行
うことのできる接続多様性に富むＬＳＩパッケージを提
供することができるようになる。
【００６６】また、４つの搭載位置誘導用コーナー材を
チップ搭載位置へのガイド手段として集積回路チップを
正確かつ簡便にチップ搭載位置に搭載することを課題と
している。更に、集積回路チップが搭載される収納部が
チップサイズに対して大きい場合であっても、収納部の
周辺部分に電極パッドが形成されていないため、周辺部
分を電極パッドとして使用することはできなくなるもの
の、収納部の底面の中央部分に電極パッドを配列するこ
とで、チップサイズの小さい集積回路チップであっても
チップ搭載位置に対する位置合わせを正確かつ簡便に行
うことのできる接続多様性に富むＬＳＩパッケージを提
供することができるようになる。
【図面の簡単な説明】
【図１】請求項１にかかるＬＳＩパッケージの一実施形
態を説明する図であって、本発明のＬＳＩパッケージの
構造を説明するための斜視図である。
【図２】請求項２にかかるＬＳＩパッケージの一実施形
態を説明する図であって、同図（ａ）は、図１のＬＳＩ
パッケージにおけるチップ収納部の構造及び配線構造を
説明するための図１のＸ−Ｘ線断面図であり、同図
（ｂ）は、図１のＬＳＩパッケージにおけるチップ搭載
位置（電極配列位置）及び電極配列の様子を説明するた
めの上面図である。
【図３】請求項３にかかるＬＳＩパッケージの一実施形
態を説明する図であって、収納部（ポット）内に設けら
れる搭載位置誘導用嵌合枠材の配置を説明するための上
面図である。
【図４】請求項５にかかるＬＳＩパッケージの一実施形
態を説明する図であって、収納部（ポット）内に設けら
れる搭載位置誘導用コーナー材の配置を説明するための
上面図である。
【図５】請求項４にかかるＬＳＩパッケージの一実施形
態を説明する図であって、搭載位置誘導用コーナー部の
構造及び収納部（ポット）の構造を説明するための斜視
図である。
【図６】同図（ａ）及び（ｂ）は、従来のＬＳＩパッケ
ージの構造を説明するための図である。
【符号の説明】
１０…ＬＳＩパッケージ（キャップ） １０１…搭載位置誘導用誘導突起部 １１…集積回路チップ １１１…集積回路チップのハンダボール（第１ハンダボ
ール） １１２…配線手段 １１３…電極パッド １２…キャップのハンダボール（第２ハンダボール） １３…チップ収納部（ポット） １４…搭載位置誘導用嵌合枠材 １５…搭載位置誘導用コーナー材 １６…搭載位置誘導用コーナー部 Ａ…チップ搭載位置（電極配列位置） ＳA…第１チップサイズ ＳB…第２チップサイズ ＳC…キャップサイズ ＳD…ポットサイズ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積回路チップを実装するためのＬＳＩ
    パッケージであって、 基体底部に向かって凹形状を有し、集積回路チップに設
    けられている複数の第１のハンダボールの各々と一対一
    の対応関係で電気的コンタクトを行うための電極パッド
    が配列され、集積回路チップを所定のチップ搭載位置に
    載置する際に当該集積回路チップを当該チップ搭載位置
    に誘導するための少なくとも１つ以上の搭載位置誘導用
    誘導突起部が当該凹形状の側壁部分に形成されている収
    納部と、 基体底面に所定のピッチで配列されている複数の第２の
    ハンダボールと、 当該第１のハンダボールの各々と当該第２のハンダボー
    ルの各々とを所定の対応関係で電気的に接続する配線手
    段とを有することを特徴とするＬＳＩパッケージ。
  2. 【請求項２】 前記電極パッドの各々が、前記収納部の
    底面の中央部分に前記チップ搭載位置に対応して配列さ
    れていることを特徴とする請求項１に記載のＬＳＩパッ
    ケージ。
  3. 【請求項３】 搭載される集積回路チップのチップサイ
    ズに応じた厚みを有した枠形状を有し、前記収納部に嵌
    入された状態で、集積回路チップを当該枠形状の内壁面
    を用いて前記チップ搭載位置に誘導すると共に、当該誘
    導されてきた集積回路チップを当該チップ搭載位置に保
    持するための搭載位置誘導用嵌合枠材を有することを特
    徴とする請求項１に記載のＬＳＩパッケージ。
  4. 【請求項４】 搭載される集積回路チップのチップサイ
    ズに応じた厚みを有したＬ字形状であって前記収納部の
    四隅に形成され、集積回路チップを当該Ｌ字形状の内壁
    面を用いて前記チップ搭載位置に誘導すると共に、当該
    誘導されてきた集積回路チップを当該チップ搭載位置に
    保持するための４つの搭載位置誘導用コーナー部を有す
    ることを特徴とする請求項１に記載のＬＳＩパッケー
    ジ。
  5. 【請求項５】 搭載される集積回路チップのチップサイ
    ズに応じた厚みを有したＬ字形状であって、前記収納部
    の四隅に配置された際に集積回路チップを当該Ｌ字形状
    の内壁面を用いて前記チップ搭載位置に誘導すると共
    に、当該誘導されてきた集積回路チップを当該チップ搭
    載位置に保持するための４つの搭載位置誘導用コーナー
    材を有することを特徴とする請求項１に記載のＬＳＩパ
    ッケージ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006114957A1 (ja) * 2005-04-18 2006-11-02 Murata Manufacturing Co., Ltd. 電子部品モジュール
WO2008096450A1 (ja) * 2007-02-09 2008-08-14 Panasonic Corporation 回路基板、積層回路基板および電子機器
WO2013035337A1 (ja) * 2011-09-09 2013-03-14 日本特殊陶業株式会社 半導体モジュール、回路基板
JP2014132682A (ja) * 2014-03-14 2014-07-17 Renesas Electronics Corp 樹脂封止型半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006114957A1 (ja) * 2005-04-18 2006-11-02 Murata Manufacturing Co., Ltd. 電子部品モジュール
WO2008096450A1 (ja) * 2007-02-09 2008-08-14 Panasonic Corporation 回路基板、積層回路基板および電子機器
WO2013035337A1 (ja) * 2011-09-09 2013-03-14 日本特殊陶業株式会社 半導体モジュール、回路基板
CN103782379A (zh) * 2011-09-09 2014-05-07 日本特殊陶业株式会社 半导体模块，电路基板
JP2014132682A (ja) * 2014-03-14 2014-07-17 Renesas Electronics Corp 樹脂封止型半導体装置の製造方法

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