JP3366798B2 - 基板へのｌｓｉチップの実装構造体 - Google Patents
基板へのｌｓｉチップの実装構造体Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＦＣＡ（Flip Chi
p Attach）の際、接続確認を可能にし、ＢＧＡ（Ball G
rid Array）／ＱＦＰ（Quad Flat Package）の対応を容
易にしたＬＳＩチップ等の半導体装置並びに基板へのＬ
ＳＩチップ等の半導体装置の実装構造体に関する。
p Attach）の際、接続確認を可能にし、ＢＧＡ（Ball G
rid Array）／ＱＦＰ（Quad Flat Package）の対応を容
易にしたＬＳＩチップ等の半導体装置並びに基板へのＬ
ＳＩチップ等の半導体装置の実装構造体に関する。
【０００２】
【従来の技術】従来のＬＳＩチップ等の半導体装置にお
いて、周辺配列電極については知られていた。
いて、周辺配列電極については知られていた。
【０００３】
【発明が解決しようとする課題】従来のＦＣＡ（Flip C
hip Attach）接続では、ＬＳＩチップの素子面（電極
面）を基板に対向させてはんだ接合により接続して実装
する方式であるため、搭載後の目視検査が困難であると
いう課題を有していた。
hip Attach）接続では、ＬＳＩチップの素子面（電極
面）を基板に対向させてはんだ接合により接続して実装
する方式であるため、搭載後の目視検査が困難であると
いう課題を有していた。
【０００４】本発明の目的は、上記従来技術の課題を解
決すべく、ＦＣＡ（Flip Chip Attach）接続において、
搭載良否判定を容易にした基板へのＬＳＩチップ等の半
導体装置の実装構造体を提供することにある。また本発
明の他の目的は、ＢＧＡ（Ball Grid Array），ＱＦＰ
（Quad Flat Package），ＴＣＰ（Tape Carrier Packag
e），ＣＳＰ（Chip Size Package）等の多様なパッケー
ジに対応させて、パッケージ種別の需要変動による仕掛
りをなくしてトータル的にコスト低減を可能にしたＬＳ
Ｉチップ等の半導体装置並びに基板へのＬＳＩチップ等
の半導体装置の実装構造体を提供することにある。また
本発明の他の目的は、マトリクス配列電極による基板と
のはんだ等の接合材による接合によるアライメント効果
により周辺配列電極の位置合わせ精度、固定を確実にし
た基板へのＬＳＩチップ等の半導体装置の実装構造体を
提供することにある。
決すべく、ＦＣＡ（Flip Chip Attach）接続において、
搭載良否判定を容易にした基板へのＬＳＩチップ等の半
導体装置の実装構造体を提供することにある。また本発
明の他の目的は、ＢＧＡ（Ball Grid Array），ＱＦＰ
（Quad Flat Package），ＴＣＰ（Tape Carrier Packag
e），ＣＳＰ（Chip Size Package）等の多様なパッケー
ジに対応させて、パッケージ種別の需要変動による仕掛
りをなくしてトータル的にコスト低減を可能にしたＬＳ
Ｉチップ等の半導体装置並びに基板へのＬＳＩチップ等
の半導体装置の実装構造体を提供することにある。また
本発明の他の目的は、マトリクス配列電極による基板と
のはんだ等の接合材による接合によるアライメント効果
により周辺配列電極の位置合わせ精度、固定を確実にし
た基板へのＬＳＩチップ等の半導体装置の実装構造体を
提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、マトリクス配列電極（パッドまたはリー
ドを含む）と周辺配列電極（パッドまたはリードを含
む）との両方を有することを特徴とする半導体装置また
はＬＳＩチップである。また本発明は、互いに規則的に
接続されたマトリクス配列電極（パッドまたはリードを
含む）と周辺配列電極（パッドまたはリードを含む）と
の両方を有することを特徴とする半導体装置またはＬＳ
Ｉチップである。また本発明は、マトリクス配列電極と
周辺配列電極との両方を有する半導体装置またはＬＳＩ
チップのマトリクス配列電極と結合材で接続された基板
側マトリクス配列電極と上記半導体装置またはＬＳＩチ
ップの周辺配列電極に接続された端子とを表面に有し、
該基板側マトリクス配列電極をスルホールによって裏側
まで接続して形成したことを特徴とする基板への半導体
装置またはＬＳＩチップの実装構造体である。また本発
明は、互いに規則的に接続されたマトリクス配列電極と
周辺配列電極との両方を有する半導体装置またはＬＳＩ
チップのマトリクス配列電極と結合材で接続された基板
側マトリクス配列電極と上記半導体装置またはＬＳＩチ
ップの周辺配列電極に接続された端子とを表面に有し、
該基板側マトリクス配列電極をスルホールによって裏側
まで接続して形成したことを特徴とする基板への半導体
装置またはＬＳＩチップの実装構造体である。
に、本発明は、マトリクス配列電極（パッドまたはリー
ドを含む）と周辺配列電極（パッドまたはリードを含
む）との両方を有することを特徴とする半導体装置また
はＬＳＩチップである。また本発明は、互いに規則的に
接続されたマトリクス配列電極（パッドまたはリードを
含む）と周辺配列電極（パッドまたはリードを含む）と
の両方を有することを特徴とする半導体装置またはＬＳ
Ｉチップである。また本発明は、マトリクス配列電極と
周辺配列電極との両方を有する半導体装置またはＬＳＩ
チップのマトリクス配列電極と結合材で接続された基板
側マトリクス配列電極と上記半導体装置またはＬＳＩチ
ップの周辺配列電極に接続された端子とを表面に有し、
該基板側マトリクス配列電極をスルホールによって裏側
まで接続して形成したことを特徴とする基板への半導体
装置またはＬＳＩチップの実装構造体である。また本発
明は、互いに規則的に接続されたマトリクス配列電極と
周辺配列電極との両方を有する半導体装置またはＬＳＩ
チップのマトリクス配列電極と結合材で接続された基板
側マトリクス配列電極と上記半導体装置またはＬＳＩチ
ップの周辺配列電極に接続された端子とを表面に有し、
該基板側マトリクス配列電極をスルホールによって裏側
まで接続して形成したことを特徴とする基板への半導体
装置またはＬＳＩチップの実装構造体である。
【０００６】ところで、新規開発されるＬＳＩは、ＢＧ
Ａ（Ball Grid Array），ＱＦＰ（Quad Flat Packag
e），ＴＣＰ（Tape Carrier Package），ＣＳＰ（Chip
Size Package）等の多様なパッケージに対応させる必要
がある。ところが、ＢＧＡ（Ball Grid Array），ＣＳ
Ｐ（Chip Size Package）に適する電極レイアウトはマ
トリクス配列であり、ＱＦＰ（Quad Flat Package），
ＴＣＰ（Tape Carrier Package）には周辺配列電極が適
する。従って、上記に説明したように本発明によれば、
品種の需要変動による着工数の変更をする必要がなくな
り、その結果パッケージ種別の需要変動による仕掛りを
なくしてトータル的にコスト低減が可能となる。また本
発明によれば、ＦＣＡ（Flip Chip Attach）接続におい
て、搭載良否検査を容易にすることができる。即ち、基
板上にベアチップを複数個搭載するマルチチップモジュ
ールでは、ベアチップの不良、電気的な接続不良が
組立不良の原因であるが、従来の実装構造体では、と
との切り分けができず、良品のベアチップでも接続不
良とみなして廃棄せざるを得なかった。本発明によれ
ば、が明確に判別できるため、良品のベアチップにつ
いては再搭載することによって救済することができる。
Ａ（Ball Grid Array），ＱＦＰ（Quad Flat Packag
e），ＴＣＰ（Tape Carrier Package），ＣＳＰ（Chip
Size Package）等の多様なパッケージに対応させる必要
がある。ところが、ＢＧＡ（Ball Grid Array），ＣＳ
Ｐ（Chip Size Package）に適する電極レイアウトはマ
トリクス配列であり、ＱＦＰ（Quad Flat Package），
ＴＣＰ（Tape Carrier Package）には周辺配列電極が適
する。従って、上記に説明したように本発明によれば、
品種の需要変動による着工数の変更をする必要がなくな
り、その結果パッケージ種別の需要変動による仕掛りを
なくしてトータル的にコスト低減が可能となる。また本
発明によれば、ＦＣＡ（Flip Chip Attach）接続におい
て、搭載良否検査を容易にすることができる。即ち、基
板上にベアチップを複数個搭載するマルチチップモジュ
ールでは、ベアチップの不良、電気的な接続不良が
組立不良の原因であるが、従来の実装構造体では、と
との切り分けができず、良品のベアチップでも接続不
良とみなして廃棄せざるを得なかった。本発明によれ
ば、が明確に判別できるため、良品のベアチップにつ
いては再搭載することによって救済することができる。
【０００７】
【発明の実施の形態】本発明の実施の形態について図面
を用いて説明する。図１は、本発明に係るＬＳＩチップ
（半導体装置）の実施の形態を示す図で、（ａ）は平面
図、（ｂ）は正面図である。１は本発明に係るＬＳＩチ
ップ（半導体装置）である。このＬＳＩチップ（半導体
装置）１は、マトリクス配列パッド（マトリクス配列電
極）２と周辺配列パッド（周辺配列電極）３との両方
（ダブルパッド）を有し、それらはＬＳＩチップ内にお
いて電気的に接続されている。マトリクス配列パッド２
は、ＬＳＩチップ１の内側にマトリクス或いはグリッド
状に配列されるため、ピッチを粗くすることができる。
一方、周辺配列パッド３は周辺に一列に配列される関係
でピッチが狭くなる。そしてマトリクス配列パッド（マ
トリクス配列電極）２は、基板との間ではんだ接合等の
電気的接続ができるようにバンプが形成される。周辺配
列パッド（周辺配列電極）３はワイヤボンドやギャング
ボンドなどによる加熱や加圧プロセスによって金ワイヤ
やリードフレーム、ＴＡＢ等との接続を形成するので、
素子形成領域に配置できないため、周辺配列となる。
を用いて説明する。図１は、本発明に係るＬＳＩチップ
（半導体装置）の実施の形態を示す図で、（ａ）は平面
図、（ｂ）は正面図である。１は本発明に係るＬＳＩチ
ップ（半導体装置）である。このＬＳＩチップ（半導体
装置）１は、マトリクス配列パッド（マトリクス配列電
極）２と周辺配列パッド（周辺配列電極）３との両方
（ダブルパッド）を有し、それらはＬＳＩチップ内にお
いて電気的に接続されている。マトリクス配列パッド２
は、ＬＳＩチップ１の内側にマトリクス或いはグリッド
状に配列されるため、ピッチを粗くすることができる。
一方、周辺配列パッド３は周辺に一列に配列される関係
でピッチが狭くなる。そしてマトリクス配列パッド（マ
トリクス配列電極）２は、基板との間ではんだ接合等の
電気的接続ができるようにバンプが形成される。周辺配
列パッド（周辺配列電極）３はワイヤボンドやギャング
ボンドなどによる加熱や加圧プロセスによって金ワイヤ
やリードフレーム、ＴＡＢ等との接続を形成するので、
素子形成領域に配置できないため、周辺配列となる。
【０００８】図２は、本発明に係るダブルパッド２、３
を有するＬＳＩチップ１を用いてＱＦＰ（Quad Flat Pa
ckage）を形成した場合を示す図で、（ａ）は平面図、
（ｂ）は正面図である。即ち、ＬＳＩチップ１の周辺配
列パッド３とリードフレーム４との間において金ワイヤ
５のボンドにより接続され、樹脂封止６によりパッケー
ジに形成される。いずれにしても、周辺配列パッド３
は、ワイヤボンドやギャングボンドなどによる加熱や加
圧プロセスによって金ワイヤやリードフレーム、ＴＡＢ
などとの接続が行われるので、素子形成領域には配置で
きず、周辺に配置されることになる。これにより素子へ
のダメージを防止することができる。現在ワイヤボンデ
ィングでも、７０μｍ程度のピッチまで対応させること
ができる。このように、ＱＦＰ（Quad Flat Package）
／ＤＩＰ（Dual Inline Package）／ＴＳＯＰ（Thin Sm
all Outline Package）においては、ＬＳＩチップ１に
おいて周辺配列電極３が用いられる。
を有するＬＳＩチップ１を用いてＱＦＰ（Quad Flat Pa
ckage）を形成した場合を示す図で、（ａ）は平面図、
（ｂ）は正面図である。即ち、ＬＳＩチップ１の周辺配
列パッド３とリードフレーム４との間において金ワイヤ
５のボンドにより接続され、樹脂封止６によりパッケー
ジに形成される。いずれにしても、周辺配列パッド３
は、ワイヤボンドやギャングボンドなどによる加熱や加
圧プロセスによって金ワイヤやリードフレーム、ＴＡＢ
などとの接続が行われるので、素子形成領域には配置で
きず、周辺に配置されることになる。これにより素子へ
のダメージを防止することができる。現在ワイヤボンデ
ィングでも、７０μｍ程度のピッチまで対応させること
ができる。このように、ＱＦＰ（Quad Flat Package）
／ＤＩＰ（Dual Inline Package）／ＴＳＯＰ（Thin Sm
all Outline Package）においては、ＬＳＩチップ１に
おいて周辺配列電極３が用いられる。
【０００９】次に図３は、本発明に係るダブルパッド
（ダブル電極）２、３を有するＬＳＩチップ１を用いて
ＢＧＡ（Ball Grid Array）／ＣＳＰ（Chip Size Packa
ge）を形成した場合を示す正面図である。１はダブルパ
ッド２、３を有するＬＳＩチップである。７はインタポ
ーザ基板で、表面側にＬＳＩチップ１のマトリクス配列
電極２上に形成されたはんだバンプ８により接合して実
装する。更にインタポーザ基板７は裏面側にはんだバン
プ９が形成される。そして樹脂封止１０によってモール
ドされてパッケージとして出来上がる。このように、Ｂ
ＧＡ（Ball GridArray）／ＣＳＰ（Chip Size Packag
e）を形成する場合には、マトリクス配列パッド２が用
いられる。
（ダブル電極）２、３を有するＬＳＩチップ１を用いて
ＢＧＡ（Ball Grid Array）／ＣＳＰ（Chip Size Packa
ge）を形成した場合を示す正面図である。１はダブルパ
ッド２、３を有するＬＳＩチップである。７はインタポ
ーザ基板で、表面側にＬＳＩチップ１のマトリクス配列
電極２上に形成されたはんだバンプ８により接合して実
装する。更にインタポーザ基板７は裏面側にはんだバン
プ９が形成される。そして樹脂封止１０によってモール
ドされてパッケージとして出来上がる。このように、Ｂ
ＧＡ（Ball GridArray）／ＣＳＰ（Chip Size Packag
e）を形成する場合には、マトリクス配列パッド２が用
いられる。
【００１０】以上説明したように、本発明に係るダブル
パッド２、３を有するＬＳＩチップ１を用いることによ
って、ＢＧＡ（Ball Grid Array），ＱＦＰ（Quad Flat
Package），ＴＣＰ（Tape Carrier Package），ＣＳＰ
（Chip Size Package）等の多様なパッケージに対応さ
せることが可能となり、パッケージ種別の需要変動によ
る仕掛りをなくして、トータル的にコスト低減をはかる
ことができる。
パッド２、３を有するＬＳＩチップ１を用いることによ
って、ＢＧＡ（Ball Grid Array），ＱＦＰ（Quad Flat
Package），ＴＣＰ（Tape Carrier Package），ＣＳＰ
（Chip Size Package）等の多様なパッケージに対応さ
せることが可能となり、パッケージ種別の需要変動によ
る仕掛りをなくして、トータル的にコスト低減をはかる
ことができる。
【００１１】次にＦＣＡの搭載検査について、図４およ
び図５を用いて説明する。図４は基板２１にＦＣＡ（Fl
ip Chip Attach）接続で搭載するＬＳＩチップ１の裏面
（部品面）を示す図である。ＬＳＩチップ１側のパッド
（電極）Ａ，Ａ”は同一機能でチップ上の配線で短絡接
続されている。図５には、ＬＳＩチップ１がＦＣＡ（Fl
ip Chip Attach）接続で搭載される基板２１を示す図
で、（ａ）は基板２１の表面を示し、（ｂ）は基板２１
の裏面を示す。基板２１側のパッドＢはスルホール２２
であるＢ１と引き回し配線によって裏面の検査用パッド
２３であるＢ２に接続されている。ＬＳＩチップ１側の
パッドＡ，Ａ”は、基板２１側のパッドＢ，Ｂ”にそれ
ぞれ対応し、電気的に接続される。２４は基板２１上に
おける周辺配列パッドＢ”から他部品への引き回しを示
す。
び図５を用いて説明する。図４は基板２１にＦＣＡ（Fl
ip Chip Attach）接続で搭載するＬＳＩチップ１の裏面
（部品面）を示す図である。ＬＳＩチップ１側のパッド
（電極）Ａ，Ａ”は同一機能でチップ上の配線で短絡接
続されている。図５には、ＬＳＩチップ１がＦＣＡ（Fl
ip Chip Attach）接続で搭載される基板２１を示す図
で、（ａ）は基板２１の表面を示し、（ｂ）は基板２１
の裏面を示す。基板２１側のパッドＢはスルホール２２
であるＢ１と引き回し配線によって裏面の検査用パッド
２３であるＢ２に接続されている。ＬＳＩチップ１側の
パッドＡ，Ａ”は、基板２１側のパッドＢ，Ｂ”にそれ
ぞれ対応し、電気的に接続される。２４は基板２１上に
おける周辺配列パッドＢ”から他部品への引き回しを示
す。
【００１２】従って、ＬＳＩチップ１は基板２１にはん
だ接合等によって電気的に接続される。その結果ＬＳＩ
チップ１側のパッドＡ，Ａ”が基板２１側のパッドＢ，
Ｂ”と接続される。これにより、搭載検査は、基板２１
の裏面の検査用パッド２３であるＢ２と基板２１の表面
における端子Ｃとの間において導通があることを確認す
れば可能となる。即ち、ＬＳＩチップ１に形成されたマ
トリクス配列パッド２と基板２１上のパッドＢおよびＬ
ＳＩチップ１に形成された周辺配列パッド３と基板２１
上のパッドＢ”との間のはんだ接合接続等の電気的接続
を検査することが可能となる。即ち、ＦＣＡ（Flip Chi
p Attach）での接続検査が容易となる。
だ接合等によって電気的に接続される。その結果ＬＳＩ
チップ１側のパッドＡ，Ａ”が基板２１側のパッドＢ，
Ｂ”と接続される。これにより、搭載検査は、基板２１
の裏面の検査用パッド２３であるＢ２と基板２１の表面
における端子Ｃとの間において導通があることを確認す
れば可能となる。即ち、ＬＳＩチップ１に形成されたマ
トリクス配列パッド２と基板２１上のパッドＢおよびＬ
ＳＩチップ１に形成された周辺配列パッド３と基板２１
上のパッドＢ”との間のはんだ接合接続等の電気的接続
を検査することが可能となる。即ち、ＦＣＡ（Flip Chi
p Attach）での接続検査が容易となる。
【００１３】またマトリクス配列パッド２にははんだパ
ンプを設けられているので、基板２１上のバンプとの間
においてＦＣＡ（Flip Chip Attach）接続してＬＳＩチ
ップ１が搭載される際、はんだ接合によるセルフアライ
メント効果により、周辺配列パッド３の位置合わせ精度
を向上させて基板２１上に固定することが可能となる。
ンプを設けられているので、基板２１上のバンプとの間
においてＦＣＡ（Flip Chip Attach）接続してＬＳＩチ
ップ１が搭載される際、はんだ接合によるセルフアライ
メント効果により、周辺配列パッド３の位置合わせ精度
を向上させて基板２１上に固定することが可能となる。
【００１４】
【発明の効果】本発明によれば、ＦＣＡ（Flip Chip At
tach）での接続検査を高信頼度で容易に実現することが
できる効果を奏する。即ち、本発明によれば、基板上に
ベアチップを複数個搭載するマルチチップモジュールに
おいて、はんだ接合による接続不良を明確に判別できる
ため、良品のベアチップについては再搭載することによ
って救済することができる効果を奏する。
tach）での接続検査を高信頼度で容易に実現することが
できる効果を奏する。即ち、本発明によれば、基板上に
ベアチップを複数個搭載するマルチチップモジュールに
おいて、はんだ接合による接続不良を明確に判別できる
ため、良品のベアチップについては再搭載することによ
って救済することができる効果を奏する。
【００１５】また本発明によれば、パッケージ種別の需
要変動による仕掛りをなくして、トータル的にコスト低
減を実現することができる効果を奏する。
要変動による仕掛りをなくして、トータル的にコスト低
減を実現することができる効果を奏する。
【００１６】また本発明によれば、ＬＳＩチップ上のマ
トリクス配列パッドと基板上のパッドとの間のはんだ接
合によるセルフアライメント効果によりＬＳＩチップの
周辺配列パッドの基板に対する位置合わせ精度を向上さ
せて確実に固定することができる効果を奏する。
トリクス配列パッドと基板上のパッドとの間のはんだ接
合によるセルフアライメント効果によりＬＳＩチップの
周辺配列パッドの基板に対する位置合わせ精度を向上さ
せて確実に固定することができる効果を奏する。
【図１】本発明に係るＬＳＩチップ（半導体装置）の実
施の形態を示す図で、（ａ）は平面図、（ｂ）は正面図
である。
施の形態を示す図で、（ａ）は平面図、（ｂ）は正面図
である。
【図２】本発明に係るダブルパッドを有するＬＳＩチッ
プを用いてＱＦＰ（Quad FlatPackage ）を形成した場
合を示す図で、（ａ）は平面図、（ｂ）は正面図であ
る。
プを用いてＱＦＰ（Quad FlatPackage ）を形成した場
合を示す図で、（ａ）は平面図、（ｂ）は正面図であ
る。
【図３】本発明に係るダブルパッドを有するＬＳＩチッ
プを用いてＢＧＡ（Ball GridArray）／ＣＳＰ（Chip S
ize Package）を形成した場合を示す正面図である。
プを用いてＢＧＡ（Ball GridArray）／ＣＳＰ（Chip S
ize Package）を形成した場合を示す正面図である。
【図４】本発明に係る基板にＦＣＡ（Flip Chip Attac
h）接続で搭載するＬＳＩチップの裏面（部品面）を示
す図である。
h）接続で搭載するＬＳＩチップの裏面（部品面）を示
す図である。
【図５】本発明に係るＬＳＩチップがＦＣＡ（Flip Chi
p Attach）接続で搭載される基板を示す図で、（ａ）は
基板の表面を示し、（ｂ）は基板の裏面を示す図であ
る。
p Attach）接続で搭載される基板を示す図で、（ａ）は
基板の表面を示し、（ｂ）は基板の裏面を示す図であ
る。
１…ＬＳＩチップ（半導体装置）
２…マトリクス配列パッド（マトリクス配列電極）
３…周辺配列パッド（周辺配列電極）、４…リードフレ
ーム、５…金ワイヤ ６…樹脂封止、７…インタポーザ基板、８…はんだバン
プ、９…はんだパンブ １０…樹脂封止、２１…基板、２２…スルホール、２３
…検査用パッド ２４…他部品への引き回し
ーム、５…金ワイヤ ６…樹脂封止、７…インタポーザ基板、８…はんだバン
プ、９…はんだパンブ １０…樹脂封止、２１…基板、２２…スルホール、２３
…検査用パッド ２４…他部品への引き回し
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大関 良雄
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所生産技術研究所内
(72)発明者 浅田 豊樹
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所生産技術研究所内
(72)発明者 松本 邦夫
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所生産技術研究所内
(72)発明者 川口 郁夫
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所生産技術研究所内
(56)参考文献 特開 昭59−89438（ＪＰ，Ａ)
特開 平４−215447（ＪＰ，Ａ)
特開 平５−55278（ＪＰ，Ａ)
特開 平５−63137（ＪＰ，Ａ)
特開 平５−129366（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H01L 21/60
H01L 25/00
Claims (2)
- 【請求項１】 マトリクス配列電極と周辺配列電極との両
方を有するＬＳＩチップのマトリクス配列電極と結合材
で接続された基板側マトリクス配列電極と上記ＬＳＩチ
ップの周辺配列電極に接続された端子とを表面に有し、
該基板側マトリクス配列電極をスルホールによって裏側
まで接続して形成したことを特徴とする基板へのＬＳＩ
チップの実装構造体。 - 【請求項２】 互いに規則的に接続されたマトリクス配列
電極と周辺配列電極との両方を有するＬＳＩチップのマ
トリクス配列電極と結合材で接続された基板側マトリク
ス配列電極と上記ＬＳＩチップの周辺配列電極に接続さ
れた端子とを表面に有し、該基板側マトリクス配列電極
をスルホールによって裏側まで接続して形成したことを
特徴とする基板へのＬＳＩチップの実装構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29896A JP3366798B2 (ja) | 1996-01-05 | 1996-01-05 | 基板へのｌｓｉチップの実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29896A JP3366798B2 (ja) | 1996-01-05 | 1996-01-05 | 基板へのｌｓｉチップの実装構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186198A JPH09186198A (ja) | 1997-07-15 |
| JP3366798B2 true JP3366798B2 (ja) | 2003-01-14 |
Family
ID=11470003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29896A Expired - Fee Related JP3366798B2 (ja) | 1996-01-05 | 1996-01-05 | 基板へのｌｓｉチップの実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366798B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400033B1 (en) * | 2000-06-01 | 2002-06-04 | Amkor Technology, Inc. | Reinforcing solder connections of electronic devices |
-
1996
- 1996-01-05 JP JP29896A patent/JP3366798B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09186198A (ja) | 1997-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |