JP6380581B1 - 基板、回路基板、電子部品、および電子部品組立体 - Google Patents

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Abstract

【課題】基板において、電子デバイスの実装量を増大させても、実装スペースの省スペース化を図ることができ、製造も容易となるようにする。【解決手段】基板１は、連結経路に沿って直列に接続された第１の基板Ｐ２，１、Ｐ２，２と、第１の基板Ｐ２，２と接続する第２の基板Ｑ３と、を備え、第２の基板Ｑ３は、第１の基板Ｐ２，２における連結経路と交差する接続方向において接続され、第１の基板Ｐ２，１、Ｐ２，２と第２の基板Ｑ３とが積層するように折りたたみ可能に構成されている。【選択図】図１

Description

本発明は、基板、回路基板、電子部品、および電子部品組立体に関する。
電子部品において、複数の電子デバイスが積層配置された構成が知られている（以下、積層型電子部品と称する）。このような積層型電子部品では、折り曲げ可能な基板に複数の電子デバイスが実装されることが多い（例えば、特許文献１、２参照）。
電子デバイスが折り曲げ可能な基板に実装されることなく積層配置された積層型電子デバイスの例としては、例えば、特許文献３が挙げられる。
特開２００９−１５８８５６号公報 特開２００３−１３３５１８号公報 特開２００３−３６６８４号公報
特許文献１、２に記載の技術では、いずれも、折り曲げ前の基板は、一方向に延ばされている。電子デバイスは、この基板の延在方向において、間隔をあけて配置されている。このような基板から製造される積層型電子部品は、最下層の積層部に露出する電極を介して、配線基板上に実装される。このため、基板上の電子デバイスから電極までの配線経路は、積層状態でより上部に配される電子デバイスほど長くなる。最長の配線長は、基板の長手方向の長さと同程度の長さになる。
このため、配線長の長い電子デバイスとの通信速度が低下したり、通信ノイズが混入し易くなったりするおそれがある。また、配線長が長くなると電気抵抗も増大するため、発熱が増加するおそれもある。
さらに、基板における配線本数は、積層型電子部品の下部の電極に近づくほど、多くなるため、下部の基板の基板面積によって積層できる電子デバイスの素子数に制限が生じるという問題もある。電極の近くに配される基板の基板面積を増大することも考えられるが、この場合積層型電子部品の実装面積が大きくなる。このため、積層基板とすることによる省スペース効果が失われてしまう。
特許文献３に記載の技術のように、折り曲げ可能な基板が用いられない場合、回路基板上に複数の電子デバイスを位置合わせして積層配置した後、各デバイスの多数の接続端子を互いに接合しなければならない。このため、製造に手間がかかってしまうという問題がある。
そこでこの発明は、上述した課題を解決する基板、回路基板、電子部品、および電子部品組立体を提供することを目的としている。
本発明の第１の態様によれば、基板は、連結経路に沿って直列に接続された複数の第１の基板と、複数の第２の基板と、曲げ可能に構成され、複数の前記第１の基板のそれぞれを互いに連結する複数の第１の連結部と、曲げ可能に構成され、複数の前記第２の基板のそれぞれを、複数の前記第１の基板のうちのいずれか一の第１の基板における前記連結経路と交差する接続方向に連結する複数の第２の連結部と、を備える。複数の前記第１の基板と複数の前記第２の基板とが積層するように折りたたみ可能に構成されている。複数の前記第１の基板のうち、１以上の第１の基板は、電子デバイスが実装可能である。複数の前記第２の連結部の長さは、前記連結経路に沿って、段階的に変化している。
本発明の第２の態様によれば、回路基板は、上記基板と、前記第１の基板に実装された電子デバイスと、を備える。
本発明の第３の態様によれば、電子部品は、上記回路基板が折りたたまれて構成される。
本発明の第４の態様によれば、電子部品は、単一の直線状に展開可能な複数の第１の基板と、前記複数の第１の基板のいずれか１つの第１の基板と接続する第２の基板と、を有し、前記複数の第１の基板と前記第２の基板とが積層するように折りたたまれた基板と、前記基板において、前記第１の基板に実装された電子デバイスと、を備え、前記複数の第１の基板は、第１の積層体を構成するように折りたたまれ、前記第２の基板は、前記第１の基板から前記第１の積層体の第１の側面に沿うように延びて接続されて、前記第１の積層体と積層する第２の積層体を構成しており、前記第１の積層体の内部には、前記第１の側面と異なる第２の側面の方に開口し、前記第１の積層体の一部分同士または前記第１の積層体の一部分と前記第２の積層体とからなる層状部によって挟まれた層状の１以上の隙間部が形成されている。
本発明の第５の態様によれば、電子部品組立体は、上記第４の態様の電子部品からなる第１の電子部品および第２の電子部品を備え、前記第１の電子部品における前記隙間部に、前記第２の電子部品における前記層状部が挿入されて、前記第１の電子部品と前記第２の電子部品とのそれぞれの前記層状部が積層配置されている。
本発明の基板、回路基板、電子部品、および電子部品組立体によれば、電子デバイスの実装量を増大させても、実装スペースの省スペース化を図ることができ、製造も容易となる。
本発明の第１の実施形態の基板の一例を示す模式的な平面図である。 本発明の第１の実施形態の基板の一例を示す模式的な裏面図である。 本発明の第１の実施形態の基板の折りたたみ状態の一例を示す模式的な斜視図である。 本発明の第２の実施形態の回路基板の一例を示す模式的な平面図である。 本発明の第２の実施形態の回路基板の一例を示す模式的な裏面図である。 本発明の第２の実施形態の回路基板の一例における第１の基板の電極部および第２の基板の電極部の模式的な断面図である。 本発明の第２の実施形態の回路基板の一例における模式的な配線図である。 本発明の第２の実施形態の電子部品の一例を示す模式的な斜視図である。 本発明の第２の実施形態の電子部品の一例を示す模式的な正面図である。 本発明の第２の実施形態の電子部品の一例を示す模式的な側面図である。 図９におけるＡ視図である。 本発明の第２の実施形態の電子部品の製造方法の一例を示すフローチャートである。 本発明の第２の実施形態の電子部品の製造方法の一例における工程説明図である。 本発明の第２の実施形態の電子部品の製造方法の一例における工程説明図である。 本発明の第３の実施形態の電子部品の一例を示す模式的な正面図である。 本発明の第３の実施形態の電子部品の一例を示す模式的な側面図である。 本発明の第４の実施形態の電子部品の一例を示す模式的な正面図である。 本発明の第５の実施形態の電子部品の一例を示す模式的な斜視図である。 本発明の第５の実施形態の基板の一例を示す模式的な平面図である。 本発明の第５の実施形態の電子部品の一例に用いるヒートシンクの模式的な平面図である。 本発明の第５の実施形態の電子部品の製造方法の一例を示す工程説明図である。 本発明の第６の実施形態の回路基板の一例を示す模式的な平面図である。 本発明の第７の実施形態の電子部品組立体の一例を示す模式的な正面図である。 本発明の第７の実施形態の電子部品組立体の一例を示す模式的な平面図である。 本発明の第７の実施形態の電子部品組立体に用いる回路基板の一例を示す模式的な平面図である。 本発明の第７の実施形態の電子部品組立体の製造方法の一例を示す工程説明図である。 本発明の第８の実施形態の基板の一例を示す模式的な平面図である。 本発明の第９の実施形態の基板の一例を示す模式的な平面図である。 本発明の第１０の実施形態の基板の一例を示す模式的な平面図である。
以下では、本発明の実施形態について添付図面を参照して説明する。すべての図面において、実施形態が異なる場合であっても、同一または相当する部材には同一の符号を付し、共通する説明は省略する。
（第１の実施形態）
本発明の第１の実施形態の基板について説明する。
図１は、本発明の第１の実施形態の基板の一例を示す模式的な平面図である。図２は、同じく模式的な裏面図である。図３は、本発明の第１の実施形態の基板の折りたたみ状態の一例を示す模式的な斜視図である。
なお、各図面は、模式図のため形状や寸法は誇張されている（以下の図面も同じ）。
図１、２に示すように、本実施形態の基板１は、第１の基板部２と、第２の基板部３とを備える。後述するように、基板１は、折りたたみ可能に構成されている。
図１、２には、平面上に展開された状態（以下、展開状態と称する）の基板１が図示されている。
第１の基板部２は、第１の基板Ｐ２，１、Ｐ２，２、および第１の連結部ｐ２を備える。
第１の基板Ｐ２，１、Ｐ２，２の平面視形状は、特に限定されない。例えば、第１の基板Ｐ２，１、Ｐ２，２の平面視形状は、適宜の多角形であってもよい。第１の基板Ｐ２，１、Ｐ２，２の平面視形状は、適宜の多角形の外形に凸部、凹部が設けられていてもよい。第１の基板Ｐ２，１、Ｐ２，２の平面視形状は、内部に貫通孔が設けられていてもよい。
第１の基板Ｐ２，１、Ｐ２，２には、回路を形成するための図示略の導電パターンが形成されている。
図１に示す例では、第１の基板Ｐ２，１、Ｐ２，２の平面視形状は、いずれも矩形状である。
第１の基板Ｐ２，１、Ｐ２，２の平面視外形の大きさは互いに異なっていてもよい。ただし、図１に示す例では、第１の基板Ｐ２，１、Ｐ２，２の平面視外形は、互いに合同である。このため、図１に示す例では、第１の基板Ｐ２，１、Ｐ２，２の平面視外形の大きさは互いに等しい。
以下では、第１の基板Ｐ２，１、Ｐ２，２が、２辺の長さがｗｘ、ｗｙ、厚さがｔ２（ただし、ｔ２＜ｗｘ、ｔ２＜ｗｙ）の矩形基板からなる場合の例で説明する。
以下では、簡単のため、第１の基板Ｐ２，１、Ｐ２，２を区別しない場合には、下付き添字を省略して「第１の基板Ｐ」のように表記する場合がある。基板１における第１の基板Ｐを総称する場合には、「各第１の基板Ｐ」のように表記する場合がある。
第１の基板Ｐの材料としては、電子デバイスが実装可能な適宜の基板材料が用いられる。例えば、各第１の基板Ｐの材料としては、互いに異なる材料が用いられてもよい。例えば、第１の基板Ｐの材料としては、単層プリント基板または多層プリント基板が用いられてもよい。例えば、第１の基板Ｐの材料としては、折り曲げ可能なフレキシブル基板が用いられてもよい。
以下では、図１における第１の基板Ｐ２，１、Ｐ２，２の表面を指す場合、それぞれ第１の基板領域Ａ２，１、Ａ２，２のように表記する。図２に示すように、第１の基板領域Ａ２，１、Ａ２，２の裏側となる第１の基板Ｐ２，１、Ｐ２，２の表面を指す場合、第２の基板領域ａ２，１、ａ２，２のように表記する。
以下では、簡単のため、第１の基板領域Ａ２，１、Ａ２，２（第２の基板領域ａ２，１、ａ２，２）を区別しない場合には、下付き添字を省略して「第１の基板領域Ａ２（第２の基板領域ａ２）」のように表記する場合がある。基板１における第１の基板領域Ａ２（第２の基板領域ａ２）を総称する場合には、「各第１の基板領域Ａ２（各第２の基板領域ａ２）」のように表記する場合がある。
第１の基板Ｐ２，１における第１の基板領域Ａ２，１には、第１の基板Ｐ２，２における回路に配線された第１の電極４Ａが配置されてもよい。
第１の基板Ｐ２，１における第２の基板領域ａ２，１には、適宜の電子デバイスが実装可能な電極（図示略）が形成されていてもよい。ただし、本実施形態では、第２の基板領域ａ２，１には、電極は設けられていない。このため、本実施形態における第２の基板領域ａ２，１は非導電性の平坦面で構成されている。
第１の基板Ｐ２，２における第１の基板領域Ａ２，２には、例えば、電子デバイスＤを実装可能な電極（図示略）が形成されていてもよい。
第１の基板Ｐ２，２における第２の基板領域ａ２，２には、例えば、電子デバイスｄを実装可能な電極（図示略）が形成されていてもよい。
電子デバイスＤ（ｄ）が実装される場合、電子デバイスＤ（ｄ）の種類は限定されない。電子デバイスＤ（ｄ）としては、必要に応じて、適宜のＬＳＩ、回路素子などが用いられてもよい。例えば、電子デバイスＤ（ｄ）は、ＲＡＭ（Random Access Memory）であってもよい。
第１の基板Ｐ２，１、Ｐ２，２は、図示左側から右側に向かって、この順に並んで配置されている。各第１の基板Ｐの長さｗｘの辺は、図示左右方向に延びている。各第１の基板Ｐの長さｗｙの辺は、図示上下方向に延びている。第１の基板Ｐ２，１、Ｐ２，２の間の図示左右方向における隙間の長さはＬ２である。
第１の連結部ｐ２は、互いに隣り合う第１の基板Ｐ２，１、Ｐ２，２を接続する。さらに、第１の連結部ｐ２は、第１の基板Ｐ２，１の第２の基板領域ａ２，１と第１の基板Ｐ２，２の第２の基板領域ａ２，２とが対向するように折り曲げ可能に構成される。
第１の連結部ｐ２には、第１の基板Ｐ２，１、Ｐ２，２における回路と電気的に接続するための配線が設けられていてもよい。
第１の連結部ｐ２は、折り曲げられることによって、弾性変形してもよい。第１の連結部ｐ２は、配線が内蔵される場合に断線などが発生しなければ、折り曲げられることによって塑性変形してもよい。
例えば、第１の連結部ｐ２の材料としては、上述のような折り曲げが可能なフレキシブル基板が用いられてもよい。
第１の連結部ｐ２が第１の基板Ｐと異なる材料で構成される場合には、第１の連結部ｐ２は、例えば、導電性接着剤、はんだ、銅線、銅板などの基板連結体などによって、第１の基板Ｐと接合されていてもよい。
各第１の基板Ｐの厚さ方向における第１の連結部ｐ２の接続位置は限定されない。例えば、第１の連結部ｐ２は、第１の基板領域Ａ２または第２の基板領域ａ２において接続されてもよい。例えば、第１の連結部ｐ２は、第１の基板領域Ａ２と第２の基板領域ａ２との間の第１の基板Ｐの側面部に接続されてもよい。
第１の連結部ｐ２が第１の基板Ｐと同じ材料で構成される場合には、第１の連結部ｐ２は、第１の基板Ｐと一体に形成されていてもよい。
方向ＸＥにおける第１の連結部ｐ２の第１の基板Ｐ２，１、Ｐ２，２間の長さは、Ｌ２である。
長さＬ２は、第１の基板Ｐ２，２の第２の基板領域ａ２，２に電子デバイスｄが実装された場合でも、第１の基板Ｐ２，１が第１の基板Ｐ２，２と平行に配置可能な長さになっている。長さＬ２は、電子デバイスｄの第２の基板領域ａ２，２からの実装高さｈｄと、接続高さｈ２，１、ｈ２，２（ただし、０≦ｈ２，１≦ｔ２、０≦ｈ２，２≦ｔ２、図３参照）との和よりも長い。
ここで、接続高さｈ２，１（ｈ２，２）とは、第１の基板Ｐ２，１（第１の基板Ｐ２，２）の厚さ方向における第１の連結部ｐ２の接続位置の第２の基板領域ａ２，１（ａ２，２）からの距離である。
方向ＹＮにおける第１の連結部ｐ２の幅は、ｗｙ以下であれば限定されない。図１には、一例として、方向ＹＳにおける第１の連結部ｐ２の幅がｗｙの場合の例が図示されている。
このように、基板１の展開状態では、図１に示すように、第１の基板部２における第１の基板Ｐ２，１、Ｐ２，２は、第１の連結部ｐ２によって、図示左右に延びる直線状の軸線ＯＸと対応する連結経路に沿って、この順に直列に接続されている。
以下では、図１において、図示左側から右側に（右側から左側に）向かう方向を方向ＸＥ（ＸＷ）、図示下側から上側（上側から下側に）向かう方向を方向ＹＮ（ＹＳ）と表記する。
図１のような展開状態における方向ＸＥ、ＸＷ、ＹＮ、ＹＳに対応して、以下では、第１の基板Ｐの中心から各辺に向かう方向を、それぞれ方向ｘＥ、ｘＷ、ｙＮ、ｙＳと表記する。方向ｘＥ、ｘＷ、ｙＮ、ｙＳは、各第１の基板Ｐにそれぞれ固有の方向である。
このような表記によれば、軸線ＯＸは、方向ＸＥ、ＸＷに平行に延びる直線である。第１の基板Ｐ２，１のｘＥ方向には、第１の連結部ｐ２を介して、第１の基板Ｐ１２が接続されている。
第２の基板部３は、第１の基板部２のうち、第１の基板Ｐ２，２における方向ｙＳに位置する辺部において第１の基板Ｐ２，２と接続されている。すなわち、第２の基板部３は、第１の基板Ｐ２，２において軸線ＯＸと交差する直線状の軸線ＯＹに沿う方向ｙＳを接続方向として第１の基板Ｐ２，２に接続されている。軸線ＯＸ、ＯＹの交差角は限定されない。図１では、一例として、交差角が９０°の場合の例が図示されている。
第２の基板部３は、第２の連結部ｑ３と、第２の基板Ｑ３とを備える。
第２の連結部ｑ３は、第１の基板Ｐ２，２における方向ｙＳに位置する辺部と接続する。さらに、第２の連結部ｑ３は、第１の連結部ｐ２が折り曲げられた状態で、後述する第２の基板Ｑ３が第１の基板Ｐ２，１を間に挟んで第１の基板Ｐ２，２と対向するように、折り曲げ可能に構成される。
第２の連結部ｑ３には、各第１の基板Ｐにおける回路と電気的に接続するための配線が設けられていてもよい。
第２の連結部ｑ３は、第１の連結部ｐ２と同様な材料によって構成される。例えば、第２の連結部ｑ３は、フレキシブル基板で構成されてもよい。
第２の連結部ｑ３は、展開状態において軸線ＯＹに沿って延ばされている。方向ＹＳにおける第２の連結部ｑ３の長さはＬ３（ただし、Ｌ３＞Ｌ２）である。方向ＸＥにおける第２の連結部ｑ３の幅は、ｗｘ以下である。図１には、一例として、第２の連結部ｑ３の方向ＸＥおける幅がｗｘの場合の例が図示されている。
長さＬ３は、第１の基板Ｐ２，２の第２の基板領域ａ２，２に電子デバイスｄが実装された場合でも、第２の基板Ｑ３における第２の基板領域ａ３と、第１の基板Ｐ２，１における第１の基板領域Ａ２，１とが、互いに対向して接続可能となる長さになっている。長さＬ３は、上述の実装高さｈｄおよび第１の基板Ｐ２，１の厚さｔ２の和に、接続高さｈ３、ｈ３，２（ただし、０≦ｈ３≦ｔ２、０≦ｈ３，２≦ｔ２、図３参照）を加算した値よりも大きい。
ここで、接続高さｈ３とは、第２の基板Ｑ３の厚さ方向における第２の連結部ｑ３の接続位置の第２の基板領域ａ３からの距離である。接続高さｈ３，２とは、第１の基板Ｐ２，２の厚さ方向における第２の連結部ｑ３の接続位置の第２の基板領域ａ２，２からの距離である。
第２の基板Ｑ３は、第２の連結部ｑ３の延在方向の先端に接続されている。
第２の基板Ｑ３の平面視形状は、各第１の基板Ｐと同様、特に限定されない。ただし、図１に示す例では、第２の基板Ｑ３の平面視外形は、各第１の基板Ｐと互いに合同である。第２の基板Ｑ３において、方向ＸＥに沿う辺長さはｗｘ、方向ＹＳに沿う辺の長さはｗｙ、厚さはｔ３（ただし、ｔ３＜ｗｘ、ｔ＜ｗｙ）の矩形基板からなる場合の例で説明する。厚さｔ３は、第１の基板Ｐの厚さｔ２と異なっていてもよい。
第２の基板Ｑ３の材料としては、第１の基板Ｐ２，１と接続可能な適宜の基板材料が用いられる。例えば、第２の基板Ｑ３の材料としては、第１の基板Ｐと同様、例えば、単層プリント基板、多層プリント基板、およびフレキシブル基板などが用いられてもよい。
以下では、図１における第２の基板Ｑ３の表面を指す場合、第１の基板領域Ａ３のように表記する。図２に示すように、第１の基板領域Ａ３の裏側となる第２の基板Ｑ３の表面を指す場合、第２の基板領域ａ３のように表記する。
図２に示すように、第２の基板領域ａ３には、第１の基板Ｐ２，１における第１の基板領域Ａ２，１に第１の電極４Ａ（図１参照）が配置された場合に、この電極と接続可能な第１の電極６ａが配置されてもよい。
図１に示すように、第１の基板領域Ａ３には、第１の電極６ａと導通する第１の電極６Ａと、第１の基板Ｐ２，２における回路に配線された第２の電極７Ａと、が配置されてもよい。図１には、一例として、第１の基板領域Ａ３の中心部に第１の電極６Ａが、同じく周辺部に第２の電極７Ａが配置された場合の例が図示されている。ただし、第１の電極６Ａおよび第２の電極７Ａの配置位置の位置関係はこれには限定されない。
次に、折りたたみ状態の基板１について説明する。図３には、折りたたみ状態の基板１が示されている。
折りたたみ状態の基板１では、図示上から下に向かって第１の基板Ｐ２，２、Ｐ２，１、および第２の基板Ｑ３が、この順に積層されている。第１の基板Ｐ２，２における図示略の第２の基板領域ａ２，１は、第１の基板Ｐ２，１における第２の基板領域ａ２，１と対向している。第１の基板Ｐ２，１における図示略の第１の基板領域Ａ２，１は、第２の基板Ｑ３における第２の基板領域ａ３と対向している。
このため、折りたたみ状態の基板１では、第１の基板Ｐ２，２における第１の基板領域Ａ２，２が図示上方に露出している。折りたたみ状態の基板１では、第２の基板Ｑ３における図示略の第１の基板領域Ａ３が図示下方に露出している。
折り曲げられた第１の連結部ｐ２は、第１の基板Ｐ２，２における方向ｘＷを向く側面から外側に張り出すように湾曲されている。
折り曲げられた第２の連結部ｑ３は、第１の基板Ｐ２，２における方向ｙＳを向く側面から外側に張り出すように湾曲されている。
このような折りたたみ状態を形成するには、図１に示す展開状態において方向ＹＮに延びる軸線Ｂ１２回りに第１の基板Ｐ２，１が紙面奥側に向かって折り曲げられる。第１の基板Ｐ２，１が１８０°回転されたら、第１の基板Ｐ２，１と第１の基板Ｐ２，２との平面視の位置が位置合わせされる。この位置合わせは、例えば、第１の基板Ｐ２，１と第１の基板Ｐ２，２との平面視の外形が重なるように位置合わせされてもよい。
この後、展開状態において方向ＸＥに延びる軸線Ｂ３回りに第２の基板Ｑ３が紙面奥側に向かって折り曲げられる。第２の基板Ｑ３が１８０°回転されたら、第２の基板Ｑ３と第１の基板Ｐ２，２との平面視の位置が位置合わせされる。この位置合わせは、例えば、第２の基板Ｑ３と第１の基板Ｐ２，１との平面視の外形が重なるように位置合わせされてもよい。第１の基板Ｐ２，１に第１の電極４Ａが形成されている場合には、第２の基板Ｑ３における第１の電極６ａが、第１の電極４Ａと電気的接続が可能となる位置に位置合わせされる。
例えば、第１の基板領域Ａ２，２（第２の基板領域ａ２，２）に電子デバイスＤ（ｄ）を実装することで、基板１を用いて回路基板１０を構成した場合、回路基板１０も基板１と同様に上述の折りたたみが可能である。
以上説明したように、基板１および回路基板１０によれば、第１の基板Ｐ２，１、Ｐ２，２、および第２の基板Ｑ３が折り曲げ可能に接続されている。基板１および回路基板１０においては、上述のような折りたたみ状態とされることによって、第１の基板Ｐ２，１、Ｐ２，２、および第２の基板Ｑ３が積層される。
折りたたみ状態の回路基板１０において、第１の電極４Ａと、第１の電極６ａとを電気的に接続することによって電子部品１０Ａが製造される。
このような回路基板１０および電子部品１０Ａでは、特に、電子デバイスＤ、ｄの両方を実装する場合に配線数が増大する。しかし、本実施形態の基板１が用いられることで、回路基板１０および電子部品１０Ａにおいては、電子デバイスＤ、ｄからの配線の経路を２つに分けることができる。さらに、２つの配線経路に配される配線は、一部が第１の基板Ｐ２，１を介して、第２の基板Ｑ３上の第１の電極６Ａおよび第２の電極７Ａに電気的に接続される。このように配線経路が分けられることで、基板１における配線レイアウトが容易となり、基板１の製造が容易となる。
このように２つの配線経路、２つに分かれた電極を有していても、電子部品１０Ａは、第２の基板Ｑ３の大きさの範囲で、他の基板に実装することが可能である。
このため、基板１、回路基板１０、および電子部品１０Ａによれば、電子デバイスの実装量を増大させても、実装スペースの省スペース化を図ることができ、製造も容易となる。
（第２の実施形態）
本発明の第２の実施形態の基板、回路基板、および電子部品について説明する。
図４は、本発明の第２の実施形態の回路基板の一例を示す模式的な平面図である。図５は、同じく模式的な裏面図である。図６（ａ）、（ｂ）は、本発明の第２の実施形態の回路基板の一例における第１の基板の電極部および第２の基板の電極部の模式的な断面図である。
図４、５に示すように、本実施形態の回路基板２１は、基板１１、および電子デバイスＤｋ、ｄｋ（ただし、ｋ＝２，…，６。以下も同様）を備える。この記法は、添字が２から６まで変化する他の符号にも同様に適用される。
本実施形態の基板１１は、上記第１の実施形態の基板１と同様、折りたたみ可能に設けられている。図４，５には、展開状態の基板１１が示されている。以下では、特に断らない限りは、展開状態における基板１１の構成について説明する。
展開状態における基板１１の相対位置を表すため、上記第１の実施形態と同様、図示された方向ＸＥ、ＸＷ、ＹＮ、ＹＳ、ｘＥ、ｘＷ、ｙＮ、ｙＳが用いられる場合がある。
基板１１は、上記第１の実施形態の基板１の第１の基板部２、第２の基板部３に代えて、第１の基板部１２、第２の基板部１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅを備える。以下では簡単のため、第２の基板部１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅを、第２の基板部１３Ａ−１３Ｅのように表記する場合がある。
第１の基板部１２は、上記第１の実施形態における各第１の基板Ｐに代えて、それぞれ、第１の基板Ｐ１２，ｉ（ただし、ｉ＝１，２，…，７。以下同様）を備える。この記法は、添字が１から７まで変化する他の符号にも同様に適用される。
第１の基板Ｐ１２，ｉは、上記第１の実施形態における第１の基板Ｐと同様の形状、材料で構成されている。図４に示す例では、第１の基板Ｐ１２，ｉは、平面視矩形状である。各第１の基板Ｐ１２，ｉは、方向ＸＥにおいて、添字ｉが大きくなる順に配列されている。各第１の基板Ｐ１２，ｉの向きは、長さｗｘの辺が方向ｘＷ、ｘＥに平行となる向きである。
図４における第１の基板Ｐ１２，ｉの表面を指す場合、第１の基板領域Ａ１２，ｉのように表記する。図５に示すように、第１の基板領域Ａ１２，ｉの裏側となる第１の基板Ｐ１２，ｉの表面を指す場合、第２の基板領域ａ１２，ｉのように表記する。
第１の基板Ｐ１２，１は、上記第１の実施形態における第１の基板Ｐ２，１と同様な構成を備える。図６（ａ）に示すように、第１の基板Ｐ１２，１における第２の基板領域ａ１２，１には、電極１４が配置されている。電極１４の個数は、第１の基板Ｐ１２，１に接続する配線の本数に応じた個数である。図６（ａ）において、電極１４に接続する配線の図示は省略されている。
電極１４の配置領域は、第２の基板領域ａ１２，１上であれば特に制限されない。
本実施形態では、各電極１４には、はんだボール１８が接合されている。
これに対して、第１の基板Ｐ１２，１における第１の基板領域Ａ１２，１には、電極は設けられていない。このため、第１の基板領域Ａ１２，１は非導電性の平坦面で構成されている。
図４に示すように、第１の基板Ｐ１２，ｋにおける第１の基板領域Ａ１２，ｋには、電子デバイスＤｋが実装されている。
図５に示すように、第１の基板Ｐ１２，ｋにおける第２の基板領域ａ１２，ｋには、電子デバイスｄｋが実装されている。
電子デバイスＤｋ（ｄｋ）の実装高さｈＤｋ（ｈｄｋ）は、上記第１の実施形態における電子デバイスＤ（ｄ）の実装高さｈＤ（ｈｄ）と異なっていてもよい。電子デバイスＤｋ（ｄｋ）の実装高さｈＤｋ（ｈｄｋ）は、後述する接合層２０が設けられている場合には、接合層２０の厚さも含めた高さとする。
電子デバイスＤｋ（ｄｋ）としては、上記第１の実施形態における電子デバイスＤ（ｄ）と同様、必要に応じて、適宜のＬＳＩ、回路素子などが用いられてもよい。
以下では、一例として、電子デバイスＤｋ（ｄｋ）がＲＡＭからなる場合の例で説明する。
第１の基板Ｐ１２，７は、上記第１の実施形態における第１の基板Ｐ２，１と同様な外形を有している。第１の基板Ｐ１２，７における第１の基板領域Ａ１２，７、第２の基板領域ａ１２，７には、適宜の電子デバイスが実装されていてもよい。ただし、図４、５に示す例では、第１の基板領域Ａ１２，７、第２の基板領域ａ１２，７には、電子デバイスは実装されていない。このため、第１の基板領域Ａ１２，７、第２の基板領域ａ１２，７は非導電性の平坦面で構成されている。
図４に示すように、第１の基板Ｐ１２，ｍ、Ｐ１２，Ｍ（ただし、ｍ＝１，２，…，６、Ｍ＝ｍ＋１。以下同様）は、それぞれの間には、第１の連結部ｐｍＭが配置されている。この記法は、添字が１から６まで変化する他の符号、および添字が２から７まで変化する他の符号にも同様に適用される。
第１の連結部ｐｍＭは、第１の基板Ｐ１２，ｍ、Ｐ１２，Ｍを互いに接続する。さらに、第１の連結部ｐｍＭは、第１の基板Ｐ１２，ｍ、Ｐ１２，Ｍが互いに重なって対向するように折り曲げ可能に構成される。
第１の連結部ｐｍＭの材料は、上記第１の実施形態に記載の第１の連結部ｐ２と同様の材料が用いられてもよい。
第１の連結部ｐ１２は、第１の基板Ｐ１２，１の第１の基板領域Ａ１２，１と第１の基板Ｐ１２，２の第１の基板領域Ａ１２，２とが対向するように折り曲げ可能である。
第１の連結部ｐ１２の方向ＸＥにおける第１の基板Ｐ１２，１と第１の基板Ｐ１２，２との間の長さは、Ｌ１２である。
長さＬ１２は、第１の連結部ｐ１２の第１の基板Ｐ１２，１、Ｐ１２，２における接続高さＨ１２，１、Ｈ１２，２と、電子デバイスＤ２の実装高さｈＤ２との和よりも長い。
ここで、接続高さＨ１２，１、Ｈ１２，２とは、第１の基板Ｐ１２，１、Ｐ１２，２の厚さ方向における第１の連結部ｐ１２の接続位置の第１の基板領域Ａ１２，１、Ａ１２，２からの距離である（図９参照）。
接続高さＨ１２，１、Ｈ１２，２は、いずれも０以上、ｔ２以下である。
第１の連結部ｐ２３（ｐ４５）は、第１の基板Ｐ１２，２（Ｐ１２，４）の第２の基板領域a１２，２（ａ１２，４）と第１の基板Ｐ１２，３（Ｐ１２，５）の第２の基板領域ａ１２，３（ａ１２，５）とが対向するように折り曲げ可能である。
第１の連結部ｐ２３（ｐ４５）の方向ＸＥにおける第１の基板Ｐ１２，２（Ｐ１２，４）と第１の基板Ｐ１２，３（Ｐ１２，５）との間の長さは、Ｌ２３（Ｌ４５）である。
長さＬ２３（Ｌ４５）は、第１の連結部ｐ２３（ｐ４５）の第１の基板Ｐ１２，２（Ｐ１２，４）と第１の基板Ｐ１２，３（Ｐ１２，５）における接続高さｈ１２，２、ｈ１２，３（ｈ１２，４、ｈ１２，５）と、電子デバイスｄ２、ｄ３（ｄ４、ｄ５）の実装高さｈｄ２、ｈｄ３（ｈｄ４、ｈｄ５）との和よりも長い。
ここで、接続高さｈ１２，２、ｈ１２，３（図９参照）（ｈ１２，４、ｈ１２，５）とは、第１の基板Ｐ１２，２、Ｐ１２，３（Ｐ１２，４、Ｐ１２，５）の厚さ方向における第１の連結部ｐ２３（ｐ４５）の接続位置の第２の基板領域ａ１２，２、ａ１２，３（ａ１２，４、ａ１２，５）からの距離である。
接続高さｈ１２，２、ｈ１２，３（ｈ１２，４、ｈ１２，５）は、いずれも０以上、ｔ２以下である。
第１の連結部ｐ３４（ｐ５６）は、第１の基板Ｐ１２，３（Ｐ１２，５）の第１の基板領域Ａ１２，３（Ａ１２，５）と第１の基板Ｐ１２，４（Ｐ１２，６）の第１の基板領域Ａ１２，４（Ａ１２，６）とが対向するように折り曲げ可能である。
第１の連結部ｐ３４（ｐ５６）の方向ＸＥにおける第１の基板Ｐ１２，３（Ｐ１２，５）と第１の基板Ｐ１２，４（Ｐ１２，６）との間の長さは、Ｌ３４（Ｌ５６）である。
長さＬ３４（Ｌ５６）は、第１の連結部ｐ３４（ｐ５６）の第１の基板Ｐ１２，３（Ｐ１２，５）と第１の基板Ｐ１２，４（Ｐ１２，６）における接続高さＨ１２，３、Ｈ１２，４（Ｈ１２，５、Ｈ１２，６）と、電子デバイスｄ３、ｄ４（ｄ５、ｄ６）の実装高さＨＤ３、ＨＤ４（ＨＤ５、ＨＤ６）との和よりも長い。
ここで、接続高さＨ１２，３、Ｈ１２，４（Ｈ１２，５、Ｈ１２，６）とは、第１の基板Ｐ１２，３、Ｐ１２，４（Ｐ１２，５、Ｐ１２，６）の厚さ方向における第１の連結部ｐ３４（ｐ５６）の接続位置の第１の基板領域Ａ１２，３、Ａ１２，４（Ａ１２，５、Ａ１２，６）からの距離である。
接続高さＨ１２，３、Ｈ１２，４（Ｈ１２，５、Ｈ１２，６）は、いずれも０以上、ｔ２以下である。
第１の連結部ｐ６７は、第１の基板Ｐ１２，６の第２の基板領域ａ１２，６と第１の基板Ｐ１２，７の第２の基板領域ａ１２，７とが対向するように折り曲げ可能である。
第１の連結部ｐ６７の方向ＸＥにおける第１の基板Ｐ１２，６、Ｐ１２，７の間の長さは、Ｌ６７である。
長さＬ６７は、第１の連結部ｐ６７の第１の基板Ｐ１２，６、Ｐ１２，７における接続高さｈ１２，６、ｈ１２，７と、電子デバイスｄ６の実装高さｈｄ６との和よりも長い。
ここで、接続高さｈ１２，６、ｈ１２，７とは、第１の基板Ｐ１２，６、Ｐ１２，７の厚さ方向における第１の連結部ｐ６７の接続位置の第２の基板領域ａ１２，６、ａ１２，７からの距離である。
接続高さｈ１２，６、ｈ１２，７は、いずれも０以上、ｔ２以下である。
このように、基板１１の展開状態では、図４に示すように、第１の基板部１２における第１の基板Ｐ１２，ｉは、第１の連結部ｐｍＭによって、軸線ＯＸと対応する連結経路に沿って、この順に直列に接続されている。
第２の基板部１３Ａは、第１の基板Ｐ１２，２において軸線ＯＸと交差する軸線ＯＹに沿う方向ｙＳを接続方向として第１の基板Ｐ１２，２に接続されている。軸線ＯＸ、ＯＹの交差角は限定されない。図４は、一例として、交差角が９０°の場合の例が図示されている。
第２の基板部１３Ａは、上記第１の実施形態の第２の基板部３の第２の連結部ｑ３、第２の基板Ｑ３に代えて、第２の連結部ｑ１３Ａ、第２の基板Ｑ１３Ａを備える。
第２の連結部ｑ１３Ａは、上記第１の実施形態における第２の連結部ｑ３を、第１の基板Ｐ１２，２における方向ｙＳの辺部に接続して構成される。このため、第２の連結部ｑ１３Ａの材料、方向ＹＳにおける第２の連結部ｑ１３Ａの長さＬ１３Ａは、上記第１の実施形態に記載の第２の連結部ｑ３と同様のＬ３である。
ただし、第２の連結部ｑ１３Ａは、後述するように、第１の基板Ｐ１２，２の回路に電気的に接続する第２の配線を有する。
第２の連結部ｑ１３Ａは、上記第１の実施形態における第２の連結部ｑ３と同様、後述する第２の基板Ｑ１３が第１の基板Ｐ１２，１を間に挟んで第１の基板Ｐ１２，２と対向するように、折り曲げ可能に構成される。
第２の連結部ｑ１３Ａは、展開状態において軸線ＯＹに沿って延ばされている。
第２の基板Ｑ１３Ａは、第２の連結部ｑ１３Ａの延在方向の先端に接続されている。
第２の基板Ｑ１３Ａの外形および材料は、上記第１の実施形態における第２の基板Ｑ３と同様である。
ただし、以下では、一例として、第２の基板Ｑ１３Ａがプリント基板で構成される場合の例で説明する。
以下では、図４における第２の基板Ｑ１３Ａの表面を指す場合、第１の基板領域Ａ１３Ａのように表記する。図５に示すように、第１の基板領域Ａ１３Ａの裏側となる第２の基板Ｑ１３Ａの表面を指す場合、第２の基板領域ａ１３Ａのように表記する。後述する第２の基板部１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅにおいても、アルファベット添字をそれぞれ、ＡからＢ、Ｃ、Ｄ、Ｅに代えて同様に表記する。
図６（ｂ）に示すように、第１の基板領域Ａ１３Ａには、電極１５Ａが配置されている。電極１５Ａの個数は、第１の基板Ｐ１２，２に実装された電子デバイスＤ２、ｄ２から第２の連結部ｑ１３Ａに延びる配線の本数と、第１の基板Ｐ１２，１における電極１４の個数とに応じた個数である。図６（ｂ）において、電極１５Ａに接続する配線の図示は省略されている。
電極１５Ａの配置領域は、第１の基板領域Ａ１３Ａ上であれば特に制限されない。
本実施形態では、各電極１５Ａ上には、はんだボール１８が接合されている。
第２の基板領域ａ１３Ａには、第１の基板Ｐ１２，１における第２の基板領域ａ１２，１に配置された電極１４と電気的に接続するための電極１５ａが配置されている。図６（ｂ）においては、電極１５ａに接続する配線の図示は省略されている。
図４、５に示すように、第２の基板部１３Ｂは、第２の基板部１３Ａにおける第２の連結部ｑ１３Ａ、第２の基板Ｑ１３Ａに代えて、第２の連結部ｑ１３Ｂ、第２の基板Ｑ１３Ｂを備える。
第２の連結部ｑ１３Ｂは、第１の基板Ｐ１２，３に接続されている点と、方向ＹＳにおける長さがＬ１３Ｂ（ただし、Ｌ１３Ｂ＞Ｌ１３Ａ）である点と、が第２の連結部ｑ１３Ａと異なる。さらに、第２の連結部ｑ１３Ｂは、後述するように、第１の基板Ｐ１２，３の回路に電気的に接続する第２の配線を有する。ただし、第２の連結部ｑ１３Ｂにおける第２の配線の本数は、第１の基板Ｐ１２，３に実装された電子デバイスＤ３、ｄ３から延びる配線数に応じた本数である。
第２の連結部ｑ１３Ｂは、第１の基板Ｐ１２，３における方向ｙＳを接続方向として第１の基板Ｐ１２，３に接続されている。
第２の連結部ｑ１３Ｂの長さＬ１３Ｂは、後述する折りたたみ状態において、後述する第２の基板Ｑ１３Ｂにおける第１の基板領域Ａ１３Ｂを第２の基板Ｑ１３Ａにおける第１の基板領域Ａ１３Ａに平行に対向させることが可能な長さである。具体的には、例えば、長さＬ１３Ａに、電子デバイスｄ２、ｄ３の実装高さｈｄ２、ｈｄ３と、接続高さｈ１２、２、ｈ１３Ｂと、を加算した長さである。
ここで、接続高さｈ１２，２とは、第１の基板Ｐ１２，２の厚さ方向における第１の連結部ｐ２３の接続位置の第２の基板領域ａ１２，２からの距離である。接続高さｈ１２，２は、０以上、ｔ２以下である。
接続高さｈ１３Ｂとは、第２の基板Ｑ１３Ｂの厚さ方向における第２の連結部ｑ１３Ｂの接続位置の第２の基板領域ａ１３Ｂからの距離である。接続高さｈ１３Ｂは、０以上、ｔ３以下である。
第２の基板Ｑ１３Ｂは、第２の連結部ｑ１３Ｂの延在方向の先端に接続されている。
図６（ｂ）に示すように、第１の基板領域Ａ１３Ｂには、電極１５Ａが配置されている。第１の基板領域Ａ１３Ｂにおける電極１５Ａの個数は、第１の基板Ｐ１２，３に実装された電子デバイスＤ３、ｄ３から第２の連結部ｑ１３Ｂに延びる配線の本数を第２の基板Ｑ１３Ａにおける電極１５Ａの個数に加算した個数である。
電極１５Ａの配置領域は、第１の基板領域Ａ１３Ｂ上であれば特に制限されない。
本実施形態では、各電極１５Ａには、はんだボール１８が接合されている。
第２の基板領域ａ１３Ｂには、第２の基板Ｑ１３Ａにおけるはんだボール１８と電気的に接続するための電極１５ａが配置されている。第２の基板領域ａ１３Ｂにおける電極１５ａの配置パターンは、後述する折りたたみ状態において、第２の基板Ｑ１３Ａにおけるはんだボール１８と、１対１に対向できる配置パターンである。
図４、５に示すように、第２の基板部１３Ｃは、第２の基板部１３Ｂにおける第２の連結部ｑ１３Ｂ、第２の基板Ｑ１３Ｂに代えて、第２の連結部ｑ１３C、第２の基板Ｑ１３Ｃを備える。
第２の連結部ｑ１３Ｃは、第１の基板Ｐ１２，４に接続されている点と、方向ＹＳにおける長さがＬ１３Ｃ（ただし、Ｌ１３Ｃ＞Ｌ１３Ｂ）である点と、が第２の連結部ｑ１３Ｂと異なる。さらに、第２の連結部ｑ１３Ｃは、後述するように、第１の基板Ｐ１２，４の回路に電気的に接続する第２の配線を有する。ただし、第２の連結部ｑ１３Ｃにおける第２の配線の本数は、第１の基板Ｐ１２，４に実装された電子デバイスＤ４、ｄ４から延びる配線数に応じた本数である。
第２の連結部ｑ１３Ｃは、第１の基板Ｐ１２，４における方向ｙＳを接続方向として第１の基板Ｐ１２，４に接続されている。
第２の連結部ｑ１３Ｃの長さＬ１３Ｃは、後述する折りたたみ状態において、後述する第２の基板Ｑ１３Ｃおける第１の基板領域Ａ１３Ｃを第２の基板Ｑ１３Ｂにおける第１の基板領域Ａ１３Ｂに平行に対向させることが可能な長さである。具体的には、例えば、長さＬ１３Ｂに、電子デバイスＤ３、Ｄ４の実装高さｈＤ３、ｈＤ４と、接続高さＨ１２，３、Ｈ１３Ｃと、を加算した長さである。
ここで、接続高さＨ１２，３とは、第１の基板Ｐ１２，３の厚さ方向における第１の連結部ｐ３４の接続位置の第１の基板領域Ａ１２，３からの距離である。接続高さＨ１２，３は、０以上、ｔ２以下である。
接続高さＨ１３Ｃとは、第２の基板Ｑ１３Ｃの厚さ方向における第２の連結部ｑ１３Ｃの接続位置の第１の基板領域Ａ１３Ｃからの距離である。接続高さＨ１３Ｃは、０以上、ｔ３以下である。
第２の基板Ｑ１３Ｃは、第２の連結部ｑ１３Ｃの延在方向の先端に接続されている。
図６（ｂ）に示すように、第２の基板領域ａ１３Ｃには、電極１５Ａが配置されている。第２の基板領域ａ１３Ｃにおける電極１５Ａの個数は、第１の基板Ｐ１２，４に実装された電子デバイスＤ４，ｄ４から第２の連結部ｑ１３Ｃに延びる配線の本数を第２の基板Ｑ１３Ｂにおける電極１５Ａの個数に加算した個数である。
電極１５Ａの配置領域は、第２の基板領域ａ１３Ｃ上であれば特に制限されない。
本実施形態では、各電極１５Ａ上には、はんだボール１８が接合されている。
第１の基板領域Ａ１３Ｃには、第２の基板Ｑ１３Ｂにおけるはんだボール１８と電気的に接続するための電極１５ａが配置されている。第１の基板領域Ａ１３Ｃにおける電極１５ａの配置パターンは、後述する折りたたみ状態において、第２の基板Ｑ１３Ｂにおけるはんだボール１８と、１対１に対向できる配置パターンである。
図４、５に示すように、第２の基板部１３Ｄは、第２の基板部１３Ｃにおける第２の連結部ｑ１３Ｃ、第２の基板Ｑ１３Ｃに代えて、第２の連結部ｑ１３Ｄ、第２の基板Ｑ１３Ｄを備える。
第２の連結部ｑ１３Ｄは、第１の基板Ｐ１２，５における方向ｙＳを接続方向として第１の基板Ｐ１２，５に接続されている。第２の連結部ｑ１３Ｄの長さはＬ１３Ｄである。長さＬ１３Ｄは、後述する折りたたみ状態において、後述する第２の基板Ｑ１３Ｄにおける第２の基板領域ａ１３Ｄを第２の基板Ｑ１３Ｃにおける第２の基板領域ａ１３Ｃに平行に対向させることが可能な長さである。
図６（ａ）、（ｂ）に示すように、第２の基板Ｑ１３Ｄは、第２の基板Ｑ１３Ｂと同様、第２の基板領域ａ１３Ｄに電極１５ａを有し、第１の基板領域Ａ１３Ｄに電極１５Ａおよびはんだボール１８を有する。
図４、５に示すように、第２の基板部１３Ｅは、第２の基板部１３Ｄにおける第２の連結部ｑ１３Ｄ、第２の基板Ｑ１３Ｄに代えて、第２の連結部ｑ１３Ｅ、第２の基板Ｑ１３Ｅを備える。
第２の連結部ｑ１３Ｅは、第１の基板Ｐ１２，６における方向ｙＳを接続方向として第１の基板Ｐ１２，６に接続されている。第２の連結部ｑ１３Ｅの長さはＬ１３Ｅである。長さＬ１３Ｅは、後述する折りたたみ状態において、後述する第２の基板Ｑ１３Ｅにおける第１の基板領域Ａ１３Ｅを第２の基板Ｑ１３Ｄにおける第１の基板領域Ａ１３Ｄに平行に対向させることが可能な長さである。
図６（ａ）、（ｂ）に示すように、第２の基板Ｑ１３Ｅは、第２の基板Ｑ１３Ｃと同様、第１の基板領域Ａ１３Ｅに電極１５ａを有し、第２の基板領域ａ１３Ｅに電極１５Ａおよびはんだボール１８を有する。
このような構成によって、展開状態の基板１１および回路基板２１では、第２の基板部１３Ａ−１３Ｅは、第１の基板部１２が延びる方向と交差する同方向側に、線状に延びている。第２の基板部１３Ａ−１３Ｅの接続方向は、それぞれ第１の基板Ｐ１２，ｋにおける方向ｙＳである。
第２の基板部１３Ａ−１３Ｅにおける第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅの長さＬ１３Ａ、Ｌ１３Ｂ、Ｌ１３Ｃ、Ｌ１３Ｄ、Ｌ１３Ｅは、この順に長くなっている。すなわち、長さＬ１３Ａ、Ｌ１３Ｂ、Ｌ１３Ｃ、Ｌ１３Ｄ、Ｌ１３Ｅは、第１の基板部１２の連結経路に沿って段階的に増加するように変化している。
次に、回路基板２１における配線について説明する。
図７は、本発明の第２の実施形態の回路基板の一例における模式的な配線図である。
図７に示すように、回路基板２１は、第１の配線１６と、第２の配線１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、１７Ｅとを備える。以下では簡単のため、第２の配線１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、１７Ｅを、第２の配線１７Ａ−１７Ｅと表記する場合がある。
第１の配線１６は、各第１の基板Ｐ１２，ｋに実装された各電子デバイスＤｋ、ｄｋを数珠つなぎに接続する配線群である。本実施形態では、第１の配線１６は、第１の基板Ｐ１２，１と、各第１の基板Ｐ１２，ｋと、第１の連結部ｐ６７を除く第１の連結部ｐｍＭと、の内部に設けられている。
第１の配線１６の端子Ｓａは、第１の基板Ｐ１２，１において、上述した電極１４（図７では図示略）に電気的に接続されている。
第１の配線１６は、例えば、コマンド、ＤＭ（データマスク）信号、クロック信号などの制御信号と、アドレス信号と、を伝送する。制御信号およびアドレス信号は、各電子デバイスＤｋ、ｄｋに共通する信号である。
第２の配線１７Ａは、第１の基板Ｐ１２，２に実装された電子デバイスＤ２、ｄ２に接続する配線群である。本実施形態では、第２の配線１７Ａは、第１の基板Ｐ１２，１と、第２の連結部ｑ１３Ａと、の内部に設けられている。
第２の配線１７Ａの端子Ｓ１は、第２の基板Ｑ１３Ａにおける図示略の電極１５Ａに電気的に接続されている。
第２の配線１７Ａは、外部から電子デバイスＤ２、ｄ２とのデータ通信を行うための、データおよびデータストロープ信号を含むデータ信号を伝送する。
同様に、第２の配線１７Ｂ（１７Ｃ、１７Ｄ、１７Ｅ）は、第１の基板Ｐ１２，３（Ｐ１２，４、Ｐ１２，５）に実装された電子デバイスＤ３、ｄ３（Ｄ４、ｄ４；Ｄ５、ｄ５；Ｄ６、ｄ６）に接続する配線群である。本実施形態では、第２の配線１７Ｂ（１７Ｃ、１７Ｄ、１７Ｅ）は、第１の基板Ｐ１２，１と、第２の連結部ｑ１３Ｂ（ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅ）と、の内部に設けられている。
第２の配線１７Ｂ（１７Ｃ、１７Ｄ、１７Ｅ）の端子Ｓ２（Ｓ３、Ｓ４、Ｓ５）は、第２の基板Ｑ１３Ｂ（Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅ）における図示略の電極１５Ａに接続されている。
第２の配線１７Ｂ（１７Ｃ、１７Ｄ、１７Ｅ）は、外部から電子デバイスＤ３、ｄ３（Ｄ４、ｄ４；Ｄ５、ｄ５；Ｄ６、ｄ６）とのデータ通信を行うための、データおよびデータストロープ信号を含むデータ信号を伝送する。
このような配線構成により、第１の配線１６の配線長は、第１の基板Ｐ１２，１における端子Ｓａから第１の基板Ｐ１２，６における電子デバイスＤ６、ｄ６に向かうにつれて漸次延びていく。第１の配線１６の配線長は、少なくとも、５・ｗｘと、Ｌ１２、Ｌ２３、Ｌ３４、Ｌ４５、Ｌ５６との和になる。例えば、ｗｘが２０ｍｍ、第１の基板Ｐ１２，ｋの厚さｔ２が３ｍｍ、電子デバイスＤｋ、ｄｋの実装高さがそれぞれ２．５ｍｍとすると、第１の配線１６の配線長は、約１２０ｍｍ以上になる。
これに対して、第２の配線１７Ａ−１７Ｅは、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅがこの順に長くなるため、これと同様の順で、配線長が長くなる。第２の配線１７Ａ−１７Ｅのうち、最大の配線長を有するのは、第２の配線１７Ｅである。
第２の配線１７Ｅの配線長は、例えば、第２の連結部ｑ１３Ｅの長さＬ１３Ｅと同程度と見積もることができる。上記の数値例の場合、たるみ、はんだの厚さなどを考慮しても、第２の配線１７Ｅの配線長は、５０ｍｍ台の半ば程度であり、６０ｍｍを超えない。このため、第１の配線１６の最長の配線長よりは格段に短いことが分かる。
第２の基板Ｑ１３Ａにおける電極１５Ａには、電極１４を介して接続された端子Ｓａと、端子Ｓ１とが電気的に接続される。さらに、第２の基板Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅでは、それぞれ、端子Ｓ２，Ｓ３、Ｓ４、Ｓ５が加わる。このため、第２の基板Ｑ１３Ｅにおける電極１５Ａの個数は、端子Ｓａ、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５の合計個数が必要となる。この最大個数の電極１５Ａは、第２の基板Ｑ１３Ｅにおける第２の基板領域ａ１３Ｅの範囲に分散される。
次に、本実施形態の電子部品について説明する。
図８は、本発明の第２の実施形態の電子部品の一例を示す模式的な斜視図である。図９は、同じく模式的な正面図である。図１０は、同じく模式的な側面図である。図１１は、図９におけるＡ視図である。
図８に示すように、本実施形態の電子部品２１Ａは、本実施形態の回路基板２１を折りたたんで形成される。図８における方向ｘＥ、ｘＷ、ｙＮ、ｙＳは、第１の基板Ｐ１２，１、Ｐ１２，３、Ｐ１２，５における方向が図示されている。電子部品２１Ａに関して平面視における方向を参照する場合には、図８における方向ｘＥ、ｘＷ、ｙＮ、ｙＳが用いられる。
電子部品２１Ａにおいて、第１の基板Ｐ１２，２、Ｐ１２，４、Ｐ１２，６は、図４における展開状態の配置から方向ｙＮに延びる軸線回りに１８０°回転されている。このため、第１の基板Ｐ１２，２、Ｐ１２，４、Ｐ１２，６にそれぞれ固有の方向は、方向ｘＥ、ｘＷが図示矢印とは逆になっている。
図８、９、１０には、電子部品２１Ａが、親基板１９上に実装された様子が描かれている。
電子部品２１Ａは、親基板１９上において、第２の基板Ｑ１３Ｅ、Ｑ１３Ｄ、Ｑ１３Ｃ、Ｑ１３Ｂ、Ｑ１３Ａがこの順に積層されている。本実施形態では、第２の基板Ｑ１３Ｅ、Ｑ１３Ｄ、Ｑ１３Ｃ、Ｑ１３Ｂ、Ｑ１３Ａは、互いの外形が平面視において重なるように配置されている。第２の基板Ｑ１３Ｅ、Ｑ１３Ｄ、Ｑ１３Ｃ、Ｑ１３Ｂ、Ｑ１３Ａは、はんだボール１８によってはんだ付けされている。これにより、第２の基板Ｑ１３Ｅ、Ｑ１３Ｄ、Ｑ１３Ｃ、Ｑ１３Ｂ、Ｑ１３Ａは、互いに電気的に接続されるとともに、互いの相対位置が固定されている。このため、第２の基板Ｑ１３Ｅ、Ｑ１３Ｄ、Ｑ１３Ｃ、Ｑ１３Ｂ、Ｑ１３Ａは、全体として直方体状の第２の積層体２３を構成している。
電子部品２１Ａは、第２の積層体２３の下端における第２の基板Ｑ１３Ｅのはんだボール１８によって、親基板１９の図示略の電極とはんだ付けされている。これにより、電子部品２１Ａの回路は、親基板１９の回路と電気的に接続されている。
図９に示すように、第２の積層体２３の上部には、第１の基板Ｐ１２，ｉが、図示下側から上側に向かって添字ｉの順に積層された第１の積層体２２が配置されている。本実施形態では、各第１の基板Ｐ１２，ｉは、互いの外形が平面視において重なるように配置されている。このため、第１の積層体２２は、全体として直方体状である。本実施形態では、平面視において、第２の積層体２３の外形と重なるように、第１の積層体２２が配置されている。
第１の基板Ｐ１２，１は、第２の積層体２３の上面である第１の基板領域Ａ１３Ａに第２の基板領域ａ１２，１が対向するように配置されている。第１の基板Ｐ１２，１は、第２の基板領域ａ１２，１におけるはんだボール１８によって、第２の基板Ｑ１３Ａにおける図示略の電極１５ａにはんだ付けされている。これにより、第１の基板Ｐ１２，１と、第２の基板Ｑ１３Ａとは、互いに電気的に接続されるとともに、互いの相対位置が固定されている。
第１の積層体２２は、第１の基板部１２における第１の連結部ｐ１２、ｐ２３、ｐ３４、ｐ５６、ｐ６７が、図４における軸線ＯＹに平行な軸線回りに折り曲げられることによって形成されている。
第１の基板Ｐ１２，２における電子デバイスＤ２は、第１の基板Ｐ１２，１における第１の基板領域Ａ１２，１に、接合層２０を介して接合されている。これにより、第１の基板Ｐ１２，２は、第１の基板Ｐ１２，１と平行な状態で、第１の基板Ｐ１２，１上に積層されている。
接合層２０は、例えば、接着剤、接着シートなどによって形成されてもよい。図９は模式図のため、接合層２０の厚さは誇張されている。接合層２０は、例えば、電子デバイスＤ２の実装高さに比べて薄い。
第１の基板Ｐ１２，３の電子デバイスＤ３は、第１の基板Ｐ１２，２における電子デバイスｄ２の上面に、接合層２０を介して接合されている。これにより、第１の基板Ｐ１２，３は、第１の基板Ｐ１２，２と平行な状態で、第１の基板Ｐ１２，２上に積層されている。
同様にして、第１の基板Ｐ１２，３上に、第１の基板Ｐ１２，４、Ｐ１２，５、Ｐ１２，６がこの順に積層されている。
第１の基板Ｐ１２，７は、第１の基板Ｐ１２，６における電子デバイスＤ６の上面に、接合層２０を介して接合されている。これにより、第１の基板Ｐ１２，７は、第１の基板Ｐ１２，６と平行な状態で、第１の基板Ｐ１２，６上に積層されている。
図９に示すように、第１の連結部ｐ１２、ｐ３４、ｐ５６は、方向ｘＥ側の第１の積層体２２の側面ＳＥから外側に張り出している。第１の連結部ｐ１２、ｐ３４、ｐ５６は、側面ＳＥに向かい合うように配置されている。
第１の連結部ｐ２３、ｐ４５、ｐ６７は、方向ｘＷ側の第１の積層体２２の側面ＳＷから外側に張り出している。第１の連結部ｐ２３、ｐ４５、ｐ６７は、側面ＳＷに向かい合うように配置されている。
図１０に示すように、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅは、第２の連結部群ｑ１３として、方向ｙＳ側の第１の積層体２２および第２の積層体２３の側面ＳＳから外側に張り出している。第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅは、側面ＳＳに向かい合うように配置されている。
図１１に示すように、方向ｙＮ側の第１の積層体２２および第２の積層体２３の側面ＳＮには、いずれの第１の連結部および第２の連結部も対向していない。
次に、本実施形態の電子部品の製造方法について、電子部品２１Ａを製造する場合の例で説明する。
図１２は、本発明の第２の実施形態の電子部品の製造方法の一例を示すフローチャートである。図１３（ａ）、（ｂ）、（ｃ）、図１４（ａ）、（ｂ）は、本発明の第２の実施形態の電子部品の製造方法の一例における工程説明図である。
電子部品２１Ａを製造するには、図１２に示すステップＳ１〜Ｓ５を、図１２に示すフローに基づいて実行する。
ステップＳ１は、回路基板２１を準備するステップである。
例えば、第１の基板Ｐ１２，ｉを、第１の連結部ｐｍＭによって連結して第１の基板部１２が形成される。第１の基板部１２における第１の基板Ｐ１２，ｋに第２の基板部１３Ａ−１３Ｅが接続される。これにより、基板１１が形成される。ただし、基板１１の製造順序はこれには限定されない。
基板１１が製造された後、第１の基板Ｐ１２，ｋに電子デバイスＤｋ、ｄｋが実装される。これにより、回路基板２１が準備される。
ステップＳ１の後、ステップＳ２が行われる。ステップＳ２は、第１の積層体２２を形成するステップである。
例えば、回路基板２１において、電子デバイスＤｋ、ｄｋの上面に、接合層２０を形成する接着剤、接着シートなどの材料が配置される。ただし、接合層２０を形成する材料は、後述する折り曲げ動作のたびに、必要に応じて電子デバイスＤｋ、ｄｋの上面に配置されてもよい。
この後、図１３（ａ）に示すように、展開状態の回路基板２１において、第１の連結部ｐ１２が、軸線ＯＸに直交し方向ＹＮに延びる軸線ＯＹ１回りに折り曲げられる。折り曲げ方向は、例えば、第１の連結部ｐ２３が展開状態から立ち上がって方向ＸＷに移動する方向である。このとき、図示略の保持治具などを用いることによって、回路基板２１において第１の基板Ｐ１２，１と第１の連結部ｐ１２とを除く部分が全体的に回転されてもよい。
第１の基板部１２，２が１８０°回転されると、電子デバイスＤ２の上面が第１の基板Ｐ１２，１の第１の基板領域Ａ１２，１に当接する。第１の基板Ｐ１２，２は、第１の基板Ｐ１２，１上に積層される。
この後、第１の連結部ｐ２３が、軸線ＯＸに直交し方向ＹＮに延びる軸線ＯＹ２回りに折り曲げられる。折り曲げ方向は、例えば、第１の連結部ｐ３４が水平状態から立ち上がって方向ＸＥに移動する方向である。
図１３（ｂ）に示すように、第１の基板部１２，３が１８０°回転されると、図示略の電子デバイスｄ３の上面が第１の基板Ｐ１２，２の図示略の電子デバイスｄ２の上面に当接する。第１の基板Ｐ１２，３は、第１の基板Ｐ１２，２上に積層される。
この後、第１の連結部ｐ２３が、軸線ＯＸに直交し方向ＹＮに延びる軸線ＯＹ３回りに折り曲げられる。折り曲げ方向は、例えば、第１の連結部ｐ４５が水平状態から立ち上がって方向ＸＷに移動する方向である。
第１の基板部１２，４が１８０°回転されると、電子デバイスＤ４の上面が第１の基板Ｐ１２，３の電子デバイスＤ４の上面に当接する。第１の基板Ｐ１２，４は、第１の基板Ｐ１２，３上に積層される。
この後同様にして、第１の連結部ｐ４５が、軸線ＯＸに直交し方向ＹＮに延びる軸線ＯＹ４回りに折り曲げられる。折り曲げ方向は、例えば、第１の連結部ｐ５６が水平状態から立ち上がって方向ＸＥに移動する方向である。
このようにして、第１の基板部１２，５が１８０°回転されると、図１３（ｃ）に示すように、第１の基板Ｐ１２，５は、図示略の第１の基板Ｐ１２，４上に積層される。
さらに、上述と同様にして、第１の連結部ｐ５６、ｐ６７がそれぞれ交互に逆方向に折り曲げられることにより、図１４（ａ）に示すように、第１の積層体２２が形成される。
以下では、図１４（ａ）に示すように、第１の積層体２２の側面ＳＳから、方向ｙＳに第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅが延びた積層体を中間積層体２１’と称する。
この後、必要に応じて、接合層２０を形成する材料を硬化させて、第１の基板Ｐ１２，ｉの互いの相対位置を固定する。ただし、接合層２０を形成する材料を硬化させなくても第１の基板Ｐ１２，ｉの互いの相対位置を維持できる場合には、接合層２０を形成する材料は、本ステップにおいて硬化されなくてもよい。
以上で、ステップＳ２が終了する。
軸線ＯＹ１、ＯＹ２、ＯＹ３、ＯＹ４等の第１の連結部ｐｍＭを折り曲げる軸線は、軸線ＯＸに沿う第１の基板Ｐ１２，ｉの連結経路に交差する軸線である。軸線ＯＹ１、ＯＹ２、ＯＹ３、ＯＹ４等は、第１の軸線と呼ばれることもある。
ステップＳ２の後、ステップＳ３、Ｓ４が行われる。
ステップＳ３は、第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅを、第１の積層体２２の側面に沿って延ばすステップである。
ステップＳ４は、第２の積層体２３を形成するステップである。
ステップＳ３、Ｓ４は、この順に行われてもよいし、ステップＳ３が開始された後、ステップＳ３と並行してステップＳ４が行われてもよい。
以下では、一例として、ステップＳ３が開始された後、ステップＳ３と並行してステップＳ４が行われる場合の例で説明する。
ステップＳ３では、中間積層体２１’の第１の積層体２２における第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅが折り曲げられる。それぞれの折り曲げは、軸線ＯＸ１、ＯＸ２、ＯＸ３、ＯＸ４、ＯＸ５（図１４（ａ）参照）回りに行われる。軸線ＯＸ１、ＯＸ２、ＯＸ３、ＯＸ４、ＯＸ５は、各第１の基板Ｐ１２、ｋの方向ｙＳにおける側面の近傍を通る、軸線ＯＸに平行な軸線である。
軸線ＯＸ１、ＯＸ２、ＯＸ３、ＯＸ４、ＯＸ５は、第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅの接続方向に交差する軸線である。軸線ＯＸ１、ＯＸ２、ＯＸ３、ＯＸ４、ＯＸ５は、第２の軸線と呼ばれることもある。
ステップＳ３は、例えば、第２の連結部ｑ１３Ａが軸線ＯＸ１回りに折り曲げられることによって開始される。折り曲げ方向は、第２の基板Ｑ１３Ａが第１の基板Ｐ１２，１の下方に移動される方向である。
図１４（ｂ）には、第２の連結部ｑ１３Ａの折り曲げが終了し、第２の連結部ｑ１３Ａが第１の積層体２２の側面ＳＳに沿って配置された様子が示されている。
第２の連結部ｑ１３Ａが第１の積層体２２の側面ＳＳに沿って配置された後、第２の連結部ｑ１３Ａは、第２の基板Ｑ１３Ａとの接続位置の近傍においてさらに折り曲げられる。この動作によって、第２の積層体２３を形成するステップＳ４が開始される。
第２の基板Ｑ１３Ａは、第１の基板Ｐ１２，１の下側において第１の基板Ｐ１２，１と平行に積層配置される。この場合、予め第２の連結部ｑ１３Ａの長さＬ１３Ａにある程度余裕を持たせておくことによって、平面視における第１の基板Ｐ１２，１に対する第２の基板Ｑ１３Ａの位置調整が可能である。
第２の基板Ｑ１３Ａは、図示略の各電極１５ａが第１の基板Ｐ１２，１における図示略の電極１４上の各はんだボール１８と当接する位置に位置合わせされる。
このようにして、中間積層体２１’’が形成される。
この後、同様にして、第２の連結部ｑ１３Ｂが軸線ＯＸ２回りに折り曲げられる。第２の連結部ｑ１３Ｂは、第１の積層体２２の側面ＳＳに沿って配置された後、第２の基板Ｑ１３Ｂとの接続位置の近傍においてさらに折り曲げられる。第２の基板Ｑ１３Ｂは、第２の基板Ｑ１３Ａの下側において第２の基板Ｑ１３Ａと平行に積層配置される。
第２の基板Ｑ１３Ｂは、図示略の各電極１５ａが第２の基板Ｑ１３Ａにおける図示略の電極１５Ａにおける各はんだボール１８と当接する位置に位置合わせされる。
同様にして、第２の連結部ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅの折り曲げ動作と、第２の基板Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅの位置合わせ動作とが行われる。
このようにして、第１の積層体２２と第２の積層体２３とが積層された図示略の中間積層体が形成される。この中間積層体においては、第１の積層体２２、および第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅが互いに電気的に接続されていないため、折りたたみ状態の回路基板２１になっている。
以上で、ステップＳ３、Ｓ４が終了する。
ステップＳ４の後、ステップＳ５が行われる。ステップＳ５は、第１の積層体２２と第２の積層体２３とを互いに電気的に接続するステップである。
第１の積層体２２と、第２の積層体２３とは、第１の基板Ｐ１２、１と第２の積層体２３との間、および第２の積層体２３の内部のはんだボール１８を用いたはんだ付けによって、互いに電気的に接続される。
ステップＳ５は、ステップＳ４で形成された折りたたみ状態の回路基板２１が加熱されることによって行われる。はんだ付けが終了したら、図８に示すような電子部品２１Ａが形成される。
以上で、ステップＳ５が終了する。
上述のステップＳ５の説明では、折りたたみ状態の回路基板２１から、電子部品２１Ａが製造される場合の例で説明した。ただし、ステップＳ５においては、折りたたみ状態の回路基板２１が親基板１９上に配置された状態で、加熱が行われてもよい。この場合、ステップＳ５において、電子部品２１Ａの形成と、電子部品２１Ａの親基板１９への実装と、が同時に行われる。
以上説明したように、基板１１および回路基板２１によれば、第１の基板Ｐ１２，ｉおよび第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅが、第１の連結部ｐｍＭ、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅによって接続されている。第１の連結部ｐｍＭ、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅは、それぞれ折り曲げ可能である。
このような回路基板２１が上述のように折りたたみ状態とされることによって、第１の積層体２２と第２の積層体２３とが形成される。
折りたたみ状態の回路基板２１において、第１の積層体２２と第２の積層体２３とが電気的に接続されることによって電子部品２１Ａが製造される。
本実施形態の電子部品２１Ａにおける電子デバイスＤｋ、ｄｋは、第１の基板Ｐ１２，ｋの裏表に実装されている。電子デバイスＤｋ、ｄｋは、第１の基板Ｐ１２，ｋが積層された第１の積層体２２に配置されている。さらに、第１の積層体２２は、平面視の大きさが同一の第２の積層体２３上に積層されている。このため、折りたたみができない基板上に電子デバイスＤｋ、ｄｋを二次元的に実装した場合に比べて、平面視における電子部品２１Ａの大きさが小型化される。
さらに、本実施形態の電子部品２１Ａでは、配線が、第１の配線１６と、第２の配線１７Ａ−１７Ｅとに分かれている。
第１の基板部１２に配置された第１の配線１６は、各電子デバイスＤｋ、ｄｋに共通な信号を送出する配線になっている。第１の配線１６は、第１の基板部１２の長さに応じた配線長を有する。ただし、第１の配線１６に伝送される制御信号およびアドレス信号は、第１の基板部１２の長さ程度の配線長では劣化するおそれはない。
第１の基板部１２に配置される第１の配線１６は、すべての第１の基板Ｐ１２，ｉを通るため、第１の配線１６の本数、太さは、第１の基板Ｐ１２，ｉの基板面積によって制約される。
本実施形態では、第１の配線１６が制御信号およびアドレス信号を伝送するため、配線本数は、電子デバイスＤｋ、ｄｋの個数によらず一定である。例えば、電子デバイスＤｋ、ｄｋがＲＡＭの場合、第１の配線１６の本数は、３３本程度でよい。
このため、第１の基板Ｐ１２，ｉの配線用の基板面積を抑制できるため、第１の基板Ｐ１２，ｉの基板面積は、電子デバイスＤｋ、ｄｋの実装面積によりわずかに大きくするだけで足りる。この点でも、電子部品２１Ａの小型化が可能である。
電子部品２１Ａが小型化されることで、電子部品２１Ａの実装スペースが低減できる点でも実装密度を向上することができる。
これに対して、第１の配線１６においてデータ信号も伝送する場合、データ信号用の配線本数が、例えば、２２本程度となる。特に第１の基板Ｐ１２，１に形成する配線本数は５５本程度となるため、第１の基板Ｐ１２，１の基板面積が大きくなってしまう。
第２の基板部１３Ａ−１３Ｅに配置された第２の配線１７Ａ−１７Ｅは、それぞれ第１の基板Ｐ１２，ｋ上の電子デバイスＤｋ、ｄｋからそれぞれ延ばされた専用配線である。この結果、各電子デバイスＤｋ、ｄｋにかかわるデータ信号を、それぞれ独立に伝送できる。このため、パラレルデータ通信が可能になるため、実質的な通信速度が向上される。
第２の配線１７Ａ−１７Ｅは、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅを通して、第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅまで延びている。このため、第２の配線１７Ａ−１７Ｅは、第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅの幅ｗｘの範囲内に形成できる。例えば、第２の配線１７Ａ−１７Ｅがそれぞれ２２本程度の配線本数であれば、必要に応じて十分な線幅が確保できる。このため、第２の配線１７Ａ−１７Ｅによれば、配線抵抗が低減され、信号劣化が抑制される。これにより、高速通信が可能となる。
さらに、配線の線幅を太くできるため、折り曲げによる配線の損傷を抑制できる。
さらに、第２の配線１７Ａ−１７Ｅの各配線長は、上述したように、最長の第２の配線１７Ｅの場合でも、第１の配線１６の配線長よりも短くできる。この点でも、第２の配線１７Ａ−１７Ｅの配線抵抗を低減することができる。
電子部品２１Ａでは、配線が第１の配線１６と第２の配線１７Ａ−１７Ｅとに分けられているため、各第１の連結部ｐｍＭ、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅ当たりの配線本数が低減される。このため、より多くの配線が配置される場合に比べて、各第１の連結部ｐｍＭ、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅの可撓性が向上する。この結果、製造工程において、各第１の連結部ｐｍＭ、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅが折り曲げやすくなる。このため、電子部品２１Ａの製造がより容易になる。
さらに、可撓性が増大することによって、各第１の連結部ｐｍＭ、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅの折り曲げの曲率半径を低減できる。このため、第１の積層体２２および第２の積層体２３からの各第１の連結部ｐｍＭ、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅの張り出し量を低減できる。この点でも、電子部品２１Ａの小型化が可能である。
以上、説明したように、本実施形態の基板１１、回路基板２１、および電子部品２１Ａによれば、電子デバイスの実装量を増大させても、実装スペースの省スペース化を図ることができ、製造も容易となる。
（第３の実施形態）
本発明の第３の実施形態の電子部品について説明する。
図１５は、本発明の第３の実施形態の電子部品の一例を示す模式的な正面図である。図１６は、同じく模式的な側面図である。
図１５、１６に示すように、本実施形態の電子部品３１Ａは、上記第２の実施形態の電子部品２１Ａにおける第１の積層体２２に代えて、第１の積層体３２を備える。
第１の積層体３２は、上記第２の実施形態における第１の積層体２２に、ヒートシンク３０を追加して構成される。
以下、上記第２の実施形態と異なる点を中心に説明する。
ヒートシンク３０は、例えば、銅板、アルミニウム板などの熱伝導率が良好な金属板で構成される。ヒートシンク３０の大きさは、幅ｗｘ以下、長さｗｙ以上とされてもよい。図１５、１６に示すヒートシンク３０は、幅ｗｘ、長さｗｙ＋Δ（ただし、Δは０以上）の平面視矩形状の金属板で構成されている。
ヒートシンク３０は、第１の基板Ｐ１２，１と電子デバイスＤ２との間、電子デバイスｄ２、ｄ３の間、電子デバイスＤ３、Ｄ４の間、電子デバイスｄ４、ｄ５の間、電子デバイスＤ５、Ｄ６の間、電子デバイスｄ６と第１の基板Ｐ１２，７との間にそれぞれ挿入されている。
各ヒートシンク３０は、各挿入位置において、熱伝導性接着剤などによって、第１の基板Ｐ１２，１、電子デバイスＤｋ、ｄｋ、および第１の基板Ｐ１２，７とそれぞれ接合されている。
各ヒートシンク３０は、ｗｘ×ｗｙの大きさを有する積層体挿入部３０ａと、ｗｘ×Δの大きさを有する外部突出部３０ｂとを有する。
各ヒートシンク３０は、平面視において積層体挿入部３０ａが第１の基板Ｐ１２，ｉと重なる位置に配置されている。図１６に示すように、各ヒートシンク３０の外部突出部３０ｂは、方向ｙＮ側の側面から各第１の基板Ｐ１２，ｉよりも外側に突出している。
このように、第１の積層体３２は、上記第２の実施形態における第１の積層体２２に各ヒートシンク３０が挿入されて構成されている。
このような電子部品３１Ａは、回路基板２１を上記第２の実施形態と同様に折りたたむ際に、ヒートシンク３０を順次挟んで行く以外は、上記第２の実施形態と同様にして製造される。
本実施形態の電子部品３１Ａは、上記第２の実施形態における第１の積層体２２にヒートシンク３０が追加されて構成されている。このため、上記第２の実施形態と同様に、電子デバイスの実装量を増大させても、実装スペースの省スペース化を図ることができ、製造も容易となる。
特に本実施形態では、ヒートシンク３０を備えるため、第１の積層体３２における各電子デバイスＤｋ、ｄｋからの放熱効率が向上する。このため、電子デバイスが多く含まれても電子デバイスの温度上昇が抑制される。この結果、電子部品３１Ａにおいては、電子デバイスの実装量を増大させてもより安定した動作が可能になる。
（第４の実施形態）
本発明の第４の実施形態の電子部品について説明する。
図１７は、本発明の第４の実施形態の電子部品の一例を示す模式的な正面図である。
図１７に示すように、本実施形態の電子部品４１Ａは、上記第２の実施形態の電子部品２１Ａにおける第２の積層体２３に代えて、第２の積層体４３を備える。
第１の積層体４２は、上記第２の実施形態における第２の積層体２３に、ストッパ４４を追加して構成される。
以下、上記第２の実施形態と異なる点を中心に説明する。
図１７に模式的に示すように、ストッパ４４は、第２の積層体４３に含まれる第２の基板Ｑ１３Ｅ、Ｑ１３Ｄ、Ｑ１３Ｃ、Ｑ１３Ｂ、Ｑ１３Ａ（ただし、第２の基板Ｑ１３Ｂ、Ｑ１３Ａは図示略）の間の対向間隔を規制する。ストッパ４４は、はんだボール１８の溶融時に、はんだボール１８がつぶれすぎてはんだ付け不良が発生しないように、第２の基板間の対向間隔を規制する。ストッパ４４によって確保される第２の基板間の対向間隔は、例えば、はんだボールのピッチが１ｍｍである場合、一般的なＢＧＡはんだ接合時の高さは０．５ｍｍ程度である。第２の基板間の対向間隔は、はんだ接合のための隙間が確保でき、なおかつはんだボールが潰れた際に隣接するはんだ接合部同士が融合することを防止できるように設定する。例えば、ストッパ４４の厚さは０．３ｍｍ以上０．４ｍｍ以下程度であってもよい。
ストッパ４４の形状、材料は、第２の基板間の対向間隔を規制できれば特に制限されない。
例えば、ストッパ４４は、はんだボール１８を囲む枠状に形成されてもよい。ストッパ４４は、各基板の外周部において、周方向に離間して配置される柱状部材、壁状部材から構成されてもよい。
ストッパ４４の材料としては、はんだ付け時の温度に対する耐熱性を有する樹脂材料、金属材料などが用いられてもよい。
ストッパ４４の配置手段は特に制限されない。
例えば、ストッパ４４は、基板１１あるいは回路基板２１における第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅにおいて、はんだボール１８が配置された方の基板領域に固定して設けられてもよい。
例えば、ストッパ４４は、電子部品４１Ａの製造工程において、第２の積層体４３を形成する際に、第２の基板間に配置されてもよい。
このような電子部品４１Ａは、第２の積層体４３を形成するまでの間に、ストッパ４４を配置する以外は、上記第２の実施形態と同様にして製造される。
本実施形態の電子部品４１Ａは、上記第２の実施形態における第２の積層体２３にストッパ４４が追加されて構成されている。このため、上記第２の実施形態と同様に、電子デバイスの実装量を増大させても、実装スペースの省スペース化を図ることができ、製造も容易となる。
特に本実施形態では、ストッパ４４を備えるため、第１の積層体２２と第２の積層体４３とを電気的に接続する際に、はんだボール１８がつぶれすぎない。このため、はんだ付け不良を防止することができる。この結果、例えば、電子デバイスの個数を増大させるなどして第１の積層体２２の質量が大きくなっても、電子部品４１Ａが容易に製造される。
（第５の実施形態）
本発明の第５の実施形態の電子部品について説明する。
図１８は、本発明の第５の実施形態の電子部品の一例を示す模式的な斜視図である。図１９は、同じく模式的な平面図である。図２０は、本発明の第５の実施形態の電子部品の一例に用いるヒートシンクの模式的な平面図である。
図１８に示すように、本実施形態の電子部品６１Ａは、上記第３の実施形態の電子部品３１Ａにおける第１の積層体３２、第２の積層体２３に代えて、第１の積層体６２、第２の積層体６３を備え、ガイド棒６４が追加されている。
第１の積層体６２および第２の積層体６３は、上記第３の実施形態の回路基板２１に代えて、本実施形態の回路基板６１が折りたたまれて形成される。
以下、上記第３の実施形態と異なる点を中心に説明する。
図１９に、展開状態の回路基板６１を模式的に示す。簡単のため、図１９では、回路基板２１と同様の構成の一部の図示は省略されている。
回路基板６１は、上記第２の実施形態の回路基板２１における第１の基板部１２、第２の基板部１３Ａ−１３Ｅに代えて、第１の基板部５２、第２の基板部５３Ａ、５３Ｂ、５３Ｃ、５３Ｄ、５３Ｅを備える。以下では簡単のため、第２の基板部５３Ａ、５３Ｂ、５３Ｃ、５３Ｄ、５３Ｅを、第２の基板部５３Ａ−５３Ｅのように表記する場合がある。
第１の基板部５２は、第１の基板Ｐ１２，ｉにそれぞれ複数の貫通孔５２ａが形成された点が、第１の基板部１２と異なる。
第２の基板部５３Ａ−５３Ｅは、第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅにそれぞれ複数の貫通孔５３ａが形成された点が第２の基板部１３Ａ−１３Ｅと異なる。
このため、回路基板６１は、上記第２の実施形態の回路基板２１と同様の展開状態および折りたたみ状態の実現が可能である。
本実施形態では、一例として、各基板当たり４個ずつの貫通孔５２ａ、５３ａが形成されている。貫通孔５２ａ、５３ａの内径は、いずれも等しい。
貫通孔５２ａ、５３ａは、回路基板６１の折りたたみ状態において、平面視の位置が一致するように設けられている。例えば、貫通孔５２ａ、５３ａは、それぞれが形成された基板の角部に対して同様な位置関係に設けられている。
図１８に示すように、第１の積層体６２は、上記第３の実施形態におけるヒートシンク３０に代えて、ヒートシンク３０Ａを備える。
図２０に示すように、ヒートシンク３０Ａは、積層体挿入部３０ａに複数の貫通孔３０ｃが形成された点が、ヒートシンク３０と異なる。
本実施形態では、ヒートシンク３０には、４個の貫通孔３０ｃが形成されている。
貫通孔３０ｃの内径は、貫通孔５２ａと等しい。貫通孔３０ｃは、回路基板６１の折りたたみ状態において、基板間に挿入された際、平面視の位置が貫通孔５２ａと一致するように設けられている。
図１８に示すように、ガイド棒６４は、折りたたみ状態の回路基板５１における貫通孔５２ａ、３０ｃ、５３ａ（ただし、貫通孔３０ｃ、５３ａは図示略）に挿通可能な外径を有する。さらにガイド棒６４は、電子部品６１Ａの高さ以上の長さを有する。
後述するように、ガイド棒６４は、少なくとも、電子部品６１Ａの製造工程においては、挿通方向に移動可能である。
本実施形態では、ガイド棒６４は、完成後の電子部品６１Ａにおいて、第１の積層体６２および第２の積層体６３の少なくとも一方に固定されている。ただし、ガイド棒６４は、完成後の電子部品６１Ａにおいて、着脱可能に固定されていてもよい。
ガイド棒６４の固定手段としては、例えば、接着、止め輪などが挙げられる。
このような電子部品６１Ａを製造する本実施形態の電子部品の製造方法について説明する。
図２１は、本発明の第５の実施形態の電子部品の製造方法の一例を示す工程説明図である。
電子部品６１Ａを製造するには、図１２に示すステップＳ１１〜Ｓ１５を、図１２に示すフローに基づいて実行する。
本実施形態の電子部品の製造方法は、ガイド棒６４によって、平面視の位置決めが行われる点が、上記第２の実施形態の電子部品の製造方法と異なる。
以下、上記第２の実施形態と異なる点を中心に説明する。
ステップＳ１１は、回路基板６１を準備するステップである。
例えば、基板１１に貫通孔５２ａ、５３ａが形成される。この後は、上記第２の実施形態と同様にして、回路基板６１が準備される。
以上でステップＳ１１が終了する。
ステップＳ１１の後、ステップＳ１２が行われる。ステップＳ１２は、第１の積層体６２を形成するステップである。
図２１に示すように、ステップＳ１２では、ガイド棒６４と、組立台６５とが用いられる。組立台６５には、貫通孔５２ａと同様な配置位置に同数の貫通孔６５ａが形成されている。各貫通孔６５ａには、ガイド棒６４が挿通されている。
ガイド棒６４は、図示略の駆動装置によって、組立台６５の表面６５ｂからの突出量を変えられるように支持されている。
まず、各ガイド棒６４は、第１の基板Ｐ１２，７の厚さ以上の高さまで、表面６５ｂから突出される。この後、各ガイド棒６４が貫通孔５２ａに挿通されるように、表面６５ｂ上に第１の基板Ｐ１２，７が載置される。これにより、第１の基板Ｐ１２，７の水平方向の位置が位置決めされる。
この後、必要に応じて、ガイド棒６４の突出量が増やされた状態で、第１の基板Ｐ１２，７上にヒートシンク３０Ａが載置される。ヒートシンク３０Ａは、貫通孔３０ｃにガイド棒６４が挿通されることによって、水平方向に位置決めされる。
この後、必要に応じて、ガイド棒６４の突出量が増やされた状態で、第１の連結部ｐ６７が折り曲げられる。第１の基板Ｐ１２，６の回転量が１８０°に近づくと、ガイド棒６４が第１の基板Ｐ１２，６における貫通孔５２ａに挿入可能となる。第１の基板Ｐ１２，６は、貫通孔５２ａにガイド棒６４が挿通されるように、必要に応じて水平方向に位置合わせされて、第１の基板Ｐ１２，７上に積層される。これにより、第１の基板Ｐ１２，６は、水平方向が位置決めされた状態で、第１の基板Ｐ１２，７上に積層される。
このようにして、順次、ヒートシンク３０Ａの配置と、残りの第１の連結部ｐｍＭが折り曲げとが、繰り返される。この結果、図２１に示すように、ガイド棒６４によって串刺しされた状態の第１の積層体６２が形成される。
以上で、ステップＳ１２が終了する。
ステップＳ１２の後、ステップＳ１３、Ｓ１４が行われる。
ステップＳ１３、Ｓ１４は、第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅにおける各貫通孔５３ａに、ステップＳ１１と同様、下方から突出されるガイド棒６４が挿通される点を除いて、上記第２の実施形態におけるステップＳ３、Ｓ４と同様にして行われる。
すなわち、ステップＳ１３，Ｓ１４では、上述した第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅの位置合わせ動作は、ガイド棒６４を利用して行われる。
図２１は、第２の連結部ｑ１３Ｅが折り曲げられて、第２の基板Ｑ１３Ｅが、第２の基板Ｑ１３Ｄに積層される直前の様子が図示されている。
以上で、ステップＳ１３、Ｓ１４が終了する。
ステップＳ１４の後、ステップＳ１５が行われる。ステップＳ１５は、第１の積層体６２と第２の積層体６３とを互いに電気的に接続するステップである。
ステップＳ１５は、上記第２の実施形態におけるステップＳ５と同様にして行われる。その際、折りたたみ状態の回路基板６１は、ガイド棒６４とともに、組立台６５から外されて、電気的な接続が行われてもよい。あるいは、折りたたみ状態の回路基板６１は、組立台６５に位置決めされた状態で、電気的な接続が行われてもよい。いずれの場合でも、ガイド棒６４が貫通孔５２ａ、３０ｃ、５３ａに挿通されている。このため、平面視における第１の積層体６２と、第２の積層体６３との位置関係は組立時と同様に保持される。
はんだ付けが終了したら、必要に応じて、ガイド棒６４の固定が行われる。以上で、図１８に示すような電子部品６１Ａが形成される。
以上で、ステップＳ１５が終了する。
以上説明したように、回路基板６１、ヒートシンク３０Ａ、およびガイド棒６４によって、上記第３の実施形態における電子部品３１Ａと略同様な電子部品６１Ａが製造される。
電子部品６１Ａは、上記第３の実施形態の電子部品３１Ａと同様な作用を備える。
さらに、本実施形態の電子部品６１Ａは、製造時に、ガイド棒６４によって、各基板およびヒートシンク３０Ａの水平方向の位置決め容易に行われるため、製造がより容易となる。
電子部品６１Ａは、ガイド棒６４を備えるため、親基板１９への実装がより容易となる。
例えば、ガイド棒６４が第２の基板Ｑ１３Ｅから突出する量を、適宜値に設定することによって、ガイド棒６４に上記第４の実施形態におけるストッパ４４と同様の機能を持たせることができる。
例えば、親基板１９に、ガイド棒６４が嵌合可能な凹部あるいは貫通孔が設けられることによって、ガイド棒６４を親基板１９に対する電子部品６１Ａの位置決め突起として用いることができる。
（第６の実施形態）
本発明の第６の実施形態の回路基板について説明する。
図２２は、本発明の第６の実施形態の回路基板の一例を示す模式的な平面図である。
図２２に示すように、本実施形態の回路基板８１は、上記第２の実施形態の回路基板２１における基板１１に代えて、基板７１を備え、電子デバイスＤ２、ｄ３、Ｄ４、ｄ５、Ｄ６を削除して構成される。
基板７１は、上記第２の実施形態の基板１１の第２の基板部１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅに代えて、第２の基板部７３Ａ、７３Ｂ、７３Ｃ、７３Ｄ、７３Ｅを備える。以下では簡単のため、第２の基板部７３Ａ、７３Ｂ、７３Ｃ、７３Ｄ、７３Ｅを、第２の基板部７３Ａ−７３Ｅのように表記する場合がある。
以下、上記第２の実施形態と異なる点を中心に説明する。
回路基板８１は、第１の基板Ｐ１２，ｋにそれぞれ１つずつの電子デバイスが実装された積層型の電子部品を製造するために用いられる。本実施形態では、第１の基板Ｐ１２，ｋに、電子デバイスｄ２、Ｄ３、ｄ４、Ｄ５、ｄ６が実装される。
折りたたみ状態において、各第１の基板Ｐ１２，ｋの間の隙間は、それぞれ削除された電子デバイスＤ２、ｄ３、Ｄ４、ｄ５、Ｄ６の実装高さの分だけ少なくてもよい。
第２の基板部７３Ａは、第２の連結部ｑ１３Ａ、第２の基板Ｑ１３Ａに代えて、第２の連結部ｑ７３Ａ、第２の基板Ｑ７３Ａを備える。
第２の連結部ｑ７３Ａは、長さがＬ７３Ａである点と、電子デバイスｄ２におけるデータ信号を伝送する配線が設けられている点とが、第２の連結部ｑ１３Ａと異なる。
長さＬ７３Ａは、長さＬ１３Ａから実装高さｈＤ２を引いた長さである。
第２の基板Ｑ７３Ａは、配線数の減少に応じて、はんだボール１８および図示略の電極１５Ａ、１５ａの個数が第２の基板Ｑ１３Ａと異なる。
同様に、第２の基板部７３Ｘ（ただし、Ｘ＝Ｂ，Ｃ，Ｄ，Ｅ。以下同様）は、第２の連結部ｑ１３Ｘ、第２の基板Ｑ１３Ｘに代えて、第２の連結部ｑ７３Ｘ、第２の基板Ｑ７３Ｘを備える。
第２の連結部ｑ７３Ｘは、長さがＬ７３Ｘである点と、配線数とが、第２の連結部ｑ１３Ｘと異なる。
長さＬ７３Ｘは、長さＬ１３Ｘから、削除された電子デバイスの実装高さを引いた長さである。
第２の基板Ｑ７３Ｘは、配線数の減少に応じて、はんだボール１８および電極１５Ａ、１５ａの個数が第２の基板Ｑ１３Ｘと異なる。
このような回路基板６１によれば、削除された電子デバイスに応じて、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅの長さが適正化されているため、折りたたみ状態とされた場合に、第２の連結部ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅの張り出し量を抑制できる。このため、回路基板６１によれば、回路基板６１を用いた電子部品を小型化することができる。
（第７の実施形態）
本発明の第７の実施形態の回路基板、電子部品、および電子部品組立体について説明する。
図２３は、本発明の第７の実施形態の電子部品組立体の一例を示す模式的な正面図である。図２４は、本発明の第７の実施形態の電子部品組立体の一例を示す模式的な平面図である。図２５（ａ）、（ｂ）は、本発明の第７の実施形態の電子部品組立体に用いる回路基板の一例を示す模式的な平面図である。図２６は、本発明の第７の実施形態の電子部品組立体の製造方法の一例を示す工程説明図である。
図２３、２４に示すように、本実施形態の電子部品組立体１００は、第１の電子部品８１Ａと第２の電子部品９１Ａとが組み立てられて構成される。
第１の電子部品８１Ａは、第１の積層体１０２と、第２の積層体１０３とを備える。
第２の電子部品９１Ａは、第１の積層体２０２と、第２の積層体２０３とを備える。
電子部品組立体１００においては、第１の積層体１０２、２０２、第２の積層体１０３、２０３は、互いに入り組んだ状態で積層されている。
図２５に、このような第１の電子部品８１Ａ、第２の電子部品９１Ａを製造するための展開状態の回路基板８１、９１を示す。
回路基板８１は、第１の基板部８２と、第２の基板部８３Ａ、８３Ｂ、８３Ｃとを備える。
第１の基板部８２は、方向ＸＥにおいて、第１の基板Ｐ８１，ｊ（ただし、ｊ＝１，…，５。以下同様）が添字ｊの順に配列されている。第１の基板Ｐ８１，ｊの形状、材料などは、上記第２の実施形態における第１の基板Ｐ１２，ｉと同様である。
第１の基板Ｐ８１，１、Ｐ８１，２は、第１の連結部ｐ１１２によって接続されている。第１の基板Ｐ８１，２、Ｐ８１，３は、第１の連結部ｐ１２３によって接続されている。第１の基板Ｐ８１，３、Ｐ８１，４は、第１の連結部ｐ１３４によって接続されている。第１の基板Ｐ８１，４、Ｐ８１，５は、第１の連結部ｐ１４５によって接続されている。
第１の基板Ｐ８１，２、Ｐ８１，３、Ｐ８１，４には、図示のおもて面、裏面、おもて面に、それぞれ電子デバイスＤ１１、Ｄ１２、Ｄ１３が実装されている。電子デバイスＤ１１、Ｄ１２、Ｄ１３は、例えば、上記第２の実施形態における電子デバイスＤ２と同様な構成が用いられてもよい。
第１の基板Ｐ８１，１、Ｐ８１，５は、それぞれ、上記第２の実施形態における第１の基板Ｐ１２、２、Ｐ１２、７と同様な構成を備える。ただし、第１の基板Ｐ８１，１における図示略の電極１５ａ、１５Ａの個数は、第１の基板Ｐ１２，２とは異なっていてもよい。
第１の連結部ｐ１１２、ｐ１２３、ｐ１３４、ｐ１４５は、方向ＸＥにおける長さが異なる以外は、上記第２の実施形態における第１の連結部ｐ１２と同様に構成される。
第１の連結部ｐ１１２の長さは、後述する隙間部１２１（図２６参照）が形成可能な長さである。
第１の連結部ｐ１２３の長さは、第１の基板Ｐ８１，２、Ｐ８１，３との接続高さと、
電子デバイスＤ１１の実装高さとの和よりも長い。
第１の連結部ｐ１３４の長さは、後述する隙間部１２２（図２６参照）が形成可能な長さである。
第１の連結部ｐ１４５の長さは、第１の基板Ｐ８１，４、Ｐ８１，５との接続高さと、
電子デバイスＤ１３の実装高さとの和よりも長い。
第２の基板部８３Ａ（８３Ｂ、８３Ｃ）は、第１の基板Ｐ８１，２（Ｐ８１，３、Ｐ８１，４）における方向ＹＮ側の辺部において接続している。第２の基板部８３Ａ（８３Ｂ、８３Ｃ）は、方向ＹＮにおいて延びている。
第２の基板部８３Ａ（８３Ｂ、８３Ｃ）は、方向ＹＮにおいて、第２の連結部ｑ８３Ａ（ｑ８３Ｂ、ｑ８３Ｃ）と、第２の基板Ｑ８３Ａ（Ｑ８３Ｂ、Ｑ８３Ｃ）とを、この順に備える。
第２の連結部ｑ８３Ａ（ｑ８３Ｂ、ｑ８３Ｃ）は、方向ＹＮにおける長さが異なる以外は、上記第２の実施形態における第２の連結部ｑ１３Ａと同様に構成される。
第２の連結部ｑ８３Ａ、ｑ８３Ｂ、ｑ８３Ｃの方向ＹＮにおける長さは、折りたたみ状態で、第１の基板Ｐ８１，１に下方において、この順に積層できる長さである。第２の連結部ｑ８３Ａ、ｑ８３Ｂ、ｑ８３Ｃの方向ＹＮにおける長さは、方向ＸＥにおいて、この順に段階的に長くなっている。
第２の基板Ｑ８３Ａ、Ｑ８３Ｂ、Ｑ８３Ｃは、電極の個数を除いて、上記第２の実施形態における第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃと同様に構成される。
図示は省略するが、第１の基板部８２においては、配線本数を除くと、上記第２の実施形態における第１の配線１６と同様な配線が設けられている。第２の基板部８３Ａ、８３Ｂ、８３Ｃにおいては、配線本数を除くと、上記第２の実施形態における第１の配線１７Ａ、１７Ｂ、１７Ｃと同様な配線が設けられている。
回路基板９１は、第１の基板部９２と、第２の基板部９３Ａ、９３Ｂ、９３Ｃ、９３Ｄとを備える。
第１の基板部９２は、方向ＸＥにおいて、第１の基板Ｐ９１，ｊが添字ｊの順に配列されている。第１の基板Ｐ９１，ｊの形状、材料などは、上記第２の実施形態における第１の基板Ｐ１２，ｉと同様である。
第１の基板Ｐ９１，１、Ｐ９１，２は、第１の連結部ｐ２１２によって接続されている。第１の基板Ｐ９１，２、Ｐ９１，３は、第１の連結部ｐ２２３によって接続されている。第１の基板Ｐ９１，３、Ｐ９１，４は、第１の連結部ｐ２３４によって接続されている。第１の基板Ｐ９１，４、Ｐ９１，５は、第１の連結部ｐ２４５によって接続されている。
第１の基板Ｐ９１，２、Ｐ９１，３、Ｐ９１，４、Ｐ９１，５には、図示の裏面、おもて面、裏面、おもて面に、それぞれ電子デバイスＤ２１、Ｄ２２、Ｄ２３、Ｄ２４が実装されている。電子デバイスＤ２１、Ｄ２２、Ｄ２３、Ｄ２４は、例えば、上記第２の実施形態における電子デバイスＤ２と同様な構成が用いられてもよい。
第１の基板Ｐ９１，１は、上記第２の実施形態における第１の基板Ｐ１２，１と同様な構成を備える。ただし、第１の基板Ｐ９１，１における図示略の電極１４の個数は、第１の基板Ｐ１２，１とは異なっていてもよい。ただし、各電極のピンアサインについては、組立時に第１の電子部品８１Ａにおける第１の積層体１０２のピンアサインと一致するように整合がとられている。
第１の連結部ｐ２１２、ｐ２２３、ｐ２３４、ｐ２４５は、方向ＸＥにおける長さが異なる以外は、上記第２の実施形態における第１の連結部ｐ１２と同様に構成される。
第１の連結部ｐ２１２の長さは、第１の基板Ｐ９１，１、Ｐ９１，２との接続高さの和よりも長い。
第１の連結部ｐ２２３の長さは、第１の基板Ｐ９１，２、Ｐ９１，３との接続高さと、電子デバイスＤ２１の実装高さとの和よりも長い。
第１の連結部ｐ２３４の長さは、後述する隙間部２２１（図２６参照）が形成可能な長さである。
第１の連結部ｐ２４５の長さは、第１の基板Ｐ９１，４、Ｐ９１，５との接続高さと、電子デバイスＤ２３の実装高さとの和よりも長い。
第２の基板部９３Ａ（９３Ｂ、９３Ｃ、９３Ｄ）は、第１の基板Ｐ９１，２（Ｐ９１，３、Ｐ９１，４、Ｐ９１，５）における方向ＹＳ側の辺部において接続している。第２の基板部９３Ａ（９３Ｂ、９３Ｃ、９３Ｄ）は、方向ＹＳにおいて延びている。
第２の基板部９３Ａ（９３Ｂ、９３Ｃ、９３Ｄ）は、方向ＹＳにおいて、第２の連結部ｑ９３Ａ（ｑ９３Ｂ、ｑ９３Ｃ、ｑ９３Ｄ）と、第２の基板Ｑ９３Ａ（Ｑ９３Ｂ、Ｑ９３Ｃ、Ｑ９３Ｄ）とを、この順に備える。
第２の連結部ｑ９３Ａ（ｑ９３Ｂ、ｑ９３Ｃ、ｑ９３Ｄ）は、方向ＹＳにおける長さが異なる以外は、上記第２の実施形態における第２の連結部ｑ１３Ａと同様に構成される。
第２の連結部ｑ９３Ａ、ｑ９３Ｂ、ｑ９３Ｃ、ｑ９３Ｄの方向ＹＳにおける長さは、折りたたみ状態で、第１の基板Ｐ９１，１に下方において、この順に積層できる長さである。第２の連結部ｑ９３Ａ、ｑ９３Ｂ、ｑ９３Ｃ、ｑ９３Ｄの方向ＹＳにおける長さは、方向ＸＥにおいて、この順に段階的に長くなっている。
第２の基板Ｑ９３Ａ、Ｑ９３Ｂ、Ｑ９３Ｃ、Ｑ９３Ｄは、電極の個数を除いて、上記第２の実施形態における第２の基板Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄと同様に構成される。ただし、各電極のピンアサインについては、組立時に第１の電子部品８１Ａにおける第１の電子部品８１Ａにおける第２の積層体１０３のピンアサインと一致するように整合がとられている。
図示は省略するが、第１の基板部９２においては、配線本数を除くと、上記第２の実施形態における第１の配線１６と同様な配線が設けられている。第２の基板部９３Ａ、９３Ｂ、９３Ｃ、９３Ｄにおいては、配線本数を除くと、上記第２の実施形態における第１の配線１７Ａ、１７Ｂ、１７Ｃ、１７Ｄと同様な配線が設けられている。
図２６に示すように、回路基板８１、９１を折りたたみ状態とすることによって、それぞれ、第１の電子部品８１Ａ、第２の電子部品９１Ａが得られる。ただし、第１の電子部品８１Ａ（第２の電子部品９１Ａ）における第１の積層体１０２（２０２）は、上記第２の実施形態における第１の積層体２２とは異なり、内部に、隙間部１２１、１２２（２２１）が形成されている。
図２６に示す方向ＹＮ、ＹＳは、図２５（ａ）、（ｂ）における展開状態の回路基板８１、９１における方向ＹＮ、ＹＳと同じ方向である。
隙間部１２１は、層状部１１１、１１２に挟まれた層状の隙間である。
層状部１１１は、第１の基板Ｐ８１，１を含んで構成される。層状部１１２は、第１の基板Ｐ８１，２、Ｐ８１、３と電子デバイスＤ１１、Ｄ１２とを含んで構成される。
ここで、層状部１１１、１１２には、特に断らない限り、基板、電子デバイスにそれぞれ設けられたはんだボール１８、接合層２０などが含まれる（以下の層状部も同様）。
隙間部１２２は、層状部１１２、１１３に挟まれた層状の隙間である。
層状部１１３は、第１の基板Ｐ８１，４、Ｐ８１、５と電子デバイスＤ１３とを含んで構成される。
隙間部１２１、１２２は、少なくとも方向ＹＳに向く側面Ｓ８１において開口している。隙間部１２１、１２２の図示奥行き方向における開口幅は、第１の基板Ｐ８１，ｊの図示奥行き方向の寸法ｗｘに等しい。
隙間部２２１は、少なくとも方向ＹＮに向く側面Ｓ９１において開口している。隙間部２２１の図示奥行き方向における開口幅は、第１の基板Ｐ９１，ｊの図示奥行き方向の寸法ｗｘに等しい。
隙間部２２１は、層状部２１１、２１２に挟まれた層状の隙間である。
層状部２１１は、第２の積層体２０３と、第１の基板Ｐ９１，１、Ｐ９１、２、Ｐ９１、３と、電子デバイスＤ２１、Ｄ２２と、を含んで構成される。
層状部２１２は、第１の基板Ｐ９１，４、Ｐ９１、５と電子デバイスＤ２３、Ｄ２４とを含んで構成される。
隙間部１２１の厚さ（層状部１１１、１１２を最大限離間したときに形成される最小隙間）は、層状部２１１が方向ＹＮにおいて挿入可能な大きさである。
隙間部１２２の厚さ（層状部１１２、１１３を最大限離間したときに形成される最小隙間）は、層状部２１２が方向ＹＮにおいて挿入可能な大きさである。
このような構成の第１の電子部品８１Ａ、第２の電子部品９１Ａは、上記第２の実施形態の電子部品２１Ａと同様にして製造される。
ただし、本実施形態では、回路基板８１、９１を折りたたみ状態にする際に、隙間部１２１、１２２、２２１が形成される必要がある。このため、例えば、回路基板８１、９１は、隙間部１２１、１２２、２２１の厚さと同じ間隔規制部材を層状部の間に挟んだ状態で折りたたまれてもよい。間隔規制部材は、上記第３の実施形態における製造工程においてヒートシンク３０が挟まれたのと同様にして層状部の間に挟まれる。
間隔規制部材は、電子部品組立体１００を組み立てるまでの間に除去される。
電子部品組立体１００を組み立てるには、図２６に示すように、側面Ｓ８１、Ｓ９１同士が互いに対向するように、第１の電子部品８１Ａと第２の電子部品９１Ａとが対向配置される。この後、第１の電子部品８１Ａと第２の電子部品９１Ａとが、対向方向に近づくように相対移動されて、層状部２１１、２１２が、それぞれ隙間部１２１、１２２に挿入される。
挿入が終了した後、第１の電子部品８１Ａと第２の電子部品９１Ａとを互いに電気的に接続する工程が行われる。例えば、各接合層２０が硬化されることによって、第１の積層体１０２、２０２同士が接続される。例えば、はんだボール１８によってはんだ付けされることによって、第２の積層体２０３が第１の基板Ｐ８１，１を介して第２の積層体１０３と電気的に接続される。
以上で、電子部品組立体１００が製造される。
本実施形態の電子部品組立体１００は、第１の電子部品８１Ａと、第２の電子部品９１Ａとによって構成される。
本実施形態の第１の電子部品８１Ａおよび第２の電子部品９１Ａによれば、上記第２の実施形態と同様、電子デバイスの実装量を増大させても、実装スペースの省スペース化を図ることができ、製造も容易となる。
特に、本実施形態では、各電子デバイスに共通する配線も、第１の電子部品８１Ａと第２の電子部品９１Ａとに分散される。このため、例えば、電子部品組立体１００と同数の電子デバイスを１つの基板に実装する場合に比べて、各電子デバイスに共通する配線の配置が容易になる。この結果、電子部品組立体１００の小型化が可能である。あるいは、電子部品組立体１００によれば、電子デバイスを１つの基板に実装する場合に比べて、同一の実装面積においてより多くの電子デバイスを実装することが可能になる。
さらに、電子部品組立体１００によれば、各電子デバイスに共通する配線の配線長を低減することが可能である。
特に、電子部品組立体１００によれば、回路基板の折りたたみ工程が、回路基板８１、９１に分かれて行われるため、同数の電子デバイスを１つの基板に実装した回路基板を折りたたむ場合に比べて、製造が容易になる。
（第８の実施形態）
本発明の第８の実施形態の基板について説明する。
図２７は、本発明の第８の実施形態の基板の一例を示す模式的な平面図である。
本実施形態は、上記第２の実施形態の基板１１の構成の変形実施形態である。このため、第１の基板および第２の基板の配置を中心として、上記第２の実施形態と異なる点を中心に説明する。
図２７に示すように、本実施形態の基板１３１は、第１の基板部１３２と、第２の基板部１３３Ａ、１３Ｂ、１３３Ｃ、１３Ｄを備える。
第１の基板部１３２は、上記第２の実施形態における第１の基板部１２の第１の連結部ｐ６７、第１の基板Ｐ１２、７を削除して構成される。
第２の基板部１３３Ａは、上記第２の実施形態における第２の基板部１３Ａの接続方向を逆転して構成される。第２の基板部１３３Ａは、第１の基板Ｐ２における方向ＹＮの辺部に方向ＹＮを接続方向として接続されている。
第２の基板部１３３Ａは、上記第２の実施形態と同様、第２の連結部ｑ１３Ａ、第２の基板Ｑ１３Ａを備える。
第２の基板部１３３Ｃは、上記第２の実施形態における第２の基板部１３Ｃの接続方向を逆転して構成される。第２の基板部１３３Ｂは、第１の基板Ｐ１２，４における方向ＹＮの辺部に方向ＹＮを接続方向として接続されている。
このような構成の基板１３１は、例えば、第１の基板Ｐ１２，ｋに電子デバイスＤｋ、ｄｋが実装された回路基板を構成できる。この回路基板は、上記第２の実施形態と同様に折りたたみ状態を形成できる。ただし、この場合、第２の連結部ｑ１３Ｂ、ｑ１３Ｄが、方向ＹＳに張り出すのに対して、第２の連結部ｑ１３Ａ、ｑ１３Ｃは、方向ＹＮに張り出す。
本実施形態は、第１の基板の連結経路が一直線に沿う場合に、第２の基板の接続方向を適宜変更できることを示す例になっている。
（第９の実施形態）
本発明の第９の実施形態の基板について説明する。
図２８は、本発明の第９の実施形態の基板の一例を示す模式的な平面図である。
図２８に示すように、本実施形態の基板１４１は、上記第８の実施形態の基板１３１における第１の基板部１３２、第２の基板部１３３Ａ、１３３Ｃ、１３Ｄに代えて、第１の基板部１４２、第２の基板部１３Ａ、１３Ｂ、１４３Ｃ、１４３Ｄを備える。
以下、上記第８の実施形態と異なる点を中心に説明する。
第１の基板部１４２は、第１の基板Ｐ１２，１、第１の連結部ｐ１２、第１の基板Ｐ１２，２、および第１の連結部ｐ２３が方向ＸＥにおいてこの順に配置されている。さらに、第１の基板部１４２は、第１の基板Ｐ１２，３、第１の連結部ｐ３４、第１の基板Ｐ１２，４、第１の連結部ｐ４５、第１の基板Ｐ１２，５、第１の連結部ｐ５６、および第１の基板Ｐ１２，６が方向ＹＮにおいてこの順に配置されている。
このため、第１の基板部１４２は、方向ＸＥと方向ＹＮとに延びるＬ字状の軸線ＯＺに沿う連結経路に沿って第１の基板Ｐ１２，ｋが互いに連結されている。軸線ＯＺは第１の軸線と呼ばれることもある。
第２の基板部１４３Ｃ（１４３Ｄ）は、上記第２の実施形態における第２の基板部１３Ｃ（１３Ｄ）と同様の構成を備える。ただし、第２の基板部１４３Ｃ（１４３Ｄ）は、第１の基板Ｐ４（Ｐ５）を通る軸線ＯＺに交差する方向ＸＥに延ばされている。第２の基板部１４３Ｃ（１４３Ｄ）は、第１の基板Ｐ１２，４（Ｐ１２，、５）における方向ＸＥ側の辺部に方向ＸＥを接続方向として接続されている。
このような構成の基板１４１は、例えば、第１の基板Ｐ１２，ｋに電子デバイスＤｋ、ｄｋが実装された回路基板を構成できる。この回路基板は、上記第２の実施形態と同様に折りたたみ状態を形成できる。ただし、この場合、第２の連結部ｑ１３Ａ、ｑ１３Ｂが、方向ＹＳに張り出すのに対して、第２の連結部ｑ１３Ｃ、ｑ１３Ｄは、方向ＸＥに張り出す。
本実施形態は、第１の基板の連結経路が折れ線に沿う場合に、第２の基板の接続方向を適宜変更できることを示す例になっている。
（第１０の実施形態）
本発明の第１０の実施形態の基板について説明する。
図２９は、本発明の第１０の実施形態の基板の一例を示す模式的な平面図である。
図２９に示すように、本実施形態の基板１５１は、上記第９の実施形態の基板１４１における第１の基板部１４３Ｄに代えて、第１の基板部１５３Ｄを備える。
以下、上記第９の実施形態と異なる点を中心に説明する。
第２の基板部１５３Ｄは、上記第９の実施形態における第２の基板部１４３Ｄと接続方向が異なる。第２の基板部１５３Ｄは、第１の基板Ｐ５を通る軸線ＯＺに交差する方向ＸＷに延ばされている。第２の基板部１５３Ｄは、第１の基板Ｐ１２，５における方向ＸＷ側の辺部に方向ＸＷを接続方向として接続されている。
このような構成の基板１５１は、例えば、第１の基板Ｐ１２，ｋに電子デバイスＤｋ、ｄｋが実装された回路基板を構成できる。この回路基板は、上記第２の実施形態と同様に折りたたみ状態を形成できる。ただし、この場合、第２の連結部ｑ１３Ａ、ｑ１３Ｂが、方向ＹＳに張り出すのに対して、第２の連結部ｑ１３Ｃ、ｑ１３Ｄは、それぞれ、方向ＸＥ、ＸＷに張り出す。
本実施形態は、第１の基板の連結経路が折れ線に沿う場合に、第２の基板の接続方向を適宜変更できることを示す例になっている。
なお、上記各実施形態の説明における電子デバイスの配置は一例である。電子デバイスの配置は、必要に応じて、変更、追加、削除することが可能である。例えば、例えば、第１の基板Ｐ２，１、Ｐ１２，１に電子デバイスが実装されてもよい。例えば、基板において、両面に電子デバイスが実装された第１の基板と、片面に電子デバイスが実装された第１の基板と、が混在されてもよい。
上記各実施形態の悦明では、第１の基板および第２の基板の電気的な接続手段として、はんだ付けが用いられた例で説明した。しかし、第１の基板および第２の基板の電気的な接続手段は、はんだ付けには限定されない。例えば、はんだ付けに代えて、導電性接着剤が用いられてもよい。
上記第２の実施形態の説明では、電子デバイスが接合層２０によって接合される場合の例で説明した。しかし、第１の積層体における折りたたみ状態が維持されれば、電子デバイスは、接合層２０によって接合されなくてもよい。例えば、第１の積層体の積層方向に押さえが設けられることで、折りたたみ状態が維持されてもよい。押さえ手段としては、例えば、ネジ止め、クランパなどが挙げられる。
上記第３の実施形態の説明では、電子部品６１Ａにガイド棒６４が固定されている場合の例で説明した。しかし、ガイド棒６４は、第１の積層体６２および第２の積層体６３が互いに接続された後、除去されてもよい。すなわち、電子部品６１Ａは、回路基板６１が折りたたまれた状態として構成された電子部品であってもよい。この場合、ガイド棒６４は、このような電子部品の製造工程のみに使用されてもよい。
上記第３の実施形態の説明では、ガイド棒６４が、貫通孔５２ａ、５３ａ、３０ｃに挿通される場合の例で説明した。しかし、貫通孔５２ａ、５３ａ、３０ｃに代えて、ガイド棒６４を係止できるＵ字溝、Ｃ字溝、Ｖ字溝などが用いられてもよい。
上記第９、第１０の実施形態の説明では、第１の基板の連結経路が、Ｌ字状の折れ線である場合の例で説明した。しかし、折れ線の連結経路は、Ｌ字状には限定されない。例えば、折れ線の連結経路は、ジグザク状であってもよい。
なお、本発明は上述の各実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲において、構成の付加、省略、置換、およびその他の変更がなされてもよい。
１、１１、７１、１３１、１４１、１５１ 基板
２、１２、５２、８２、９２、１３２、１４２ 第１の基板部
３、１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ、５３Ａ、５３Ｂ、５３Ｃ、５３Ｄ、５３Ｅ、８３Ａ、８３Ｂ、８３Ｃ、９３Ａ、９３Ｂ、９３Ｃ、９３Ｄ、１３３Ａ、１３３Ｂ、１３３Ｃ、１４３Ｃ、１４３Ｄ、１５３Ｄ 第２の基板部
４Ａ、６ａ、６Ａ 第１の電極
７Ａ 第２の電極
１０、２１、５１、６１、８１、９１ 回路基板
１０Ａ、２１Ａ、３１Ａ、４１Ａ、６１Ａ、８１Ａ、９１Ａ 電子部品
１４，１５ａ、１５Ａ 電極
１６ 第１の配線
１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、１７Ｅ 第２の配線
１８ はんだボール
２０ 接合層
２２、３２、４２、６２、１０２、２０２ 第１の積層体
２３、４３、６３、１０３、２０３ 第２の積層体
３０、３０Ａ ヒートシンク
４４ ストッパ
６４ ガイド棒
１００ 電子部品組立体
１１１、１１２、１１３、２１１、２１２ 層状部
１２１、１２２、２２１ 隙間部
Ａ２、Ａ２，１、Ａ２，２、Ａ３、Ａ１２，１、Ａ１２，２、Ａ１２，３、Ａ１２，４、Ａ１２，５、Ａ１２，６、Ａ１２，７、Ａ１２，ｉ、Ａ１３Ａ、Ａ１３Ｂ、Ａ１３Ｃ、Ａ１３Ｄ、Ａ１３Ｅ、Ａ１２，６、Ａ１２，７、Ａ１２，ｉ、第１の基板領域
ａ２、ａ２，１、ａ２，２、ａ３、ａ１２，１、ａ１２，２、ａ１２，３、ａ１２，４、ａ１２，５、ａ１２，６、ａ１２，７、ａ１２，ｉ、ａ１３Ａ、ａ１３Ｂ、ａ１３Ｃ、ａ１３Ｄ、ａ１３Ｅ 第２の基板領域
Ｂ３、Ｂ１２ 軸線
ｄ、ｄ２、ｄ３、ｄ４、ｄ５、ｄ６、ｄｋ、Ｄ、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄｋ、Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４ 電子デバイス
ＯＸ、ＯＸ１、ＯＸ２、ＯＸ３、ＯＸ４、ＯＸ５、ＯＺ 軸線（第１の軸線）
ＯＹ、ＯＹ１、ＯＹ２、ＯＹ３、ＯＹ 軸線（第２の軸線）
Ｐ、Ｐ２，１、Ｐ２，２、Ｐ１２，１、Ｐ１２，２、Ｐ１２，３、Ｐ１２，４、Ｐ１２，５、Ｐ１２，６、Ｐ１２，７、Ｐ１２，ｉ、Ｐ１２，ｋ、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ８１，１、Ｐ８１，２、Ｐ８１，３、Ｐ８１，４、Ｐ８１，５、Ｐ８１，ｊ、Ｐ９１，１、Ｐ９１，２、Ｐ９１，３、Ｐ９１，４、Ｐ９１，５、Ｐ９１，ｊ 第１の基板
ｐ２、ｐ１２、ｐ２３、ｐ３４、ｐ４５、ｐ５６、ｐ６７、ｐｍＭ、ｐ１１２、ｐ１２３、ｐ１３４、ｐ１４５、ｐ２１２、ｐ２２３、ｐ２３４、ｐ２４５ 第１の連結部
ｑ１３Ａ、ｑ１３Ｂ、ｑ１３Ｃ、ｑ１３Ｄ、ｑ１３Ｅ、ｑ７３Ａ、ｑ７３Ｂ、ｑ７３Ｃ、ｑ７３Ｄ、ｑ７３Ｅ、ｑ８３Ａ、ｑ８３Ｂ、ｑ８３Ｃ、ｑ９３Ａ、ｑ９３Ｂ、ｑ９３Ｃ、ｑ９３Ｄ 第２の連結部
Ｑ１３Ａ、Ｑ１３Ｂ、Ｑ１３Ｃ、Ｑ１３Ｄ、Ｑ１３Ｅ、Ｑ７３Ａ、Ｑ７３Ｂ、Ｑ７３Ｃ、Ｑ７３Ｄ、Ｑ７３Ｅ、Ｑ８３Ａ、Ｑ８３Ｂ、Ｑ８３Ｃ、Ｑ９３Ａ、Ｑ９３Ｂ、Ｑ９３Ｃ、Ｑ９３Ｄ 第２の基板
ＳＥ、ＳＮ、ＳＳ、ＳＷ 側面

Claims (15)

  1. 連結経路に沿って直列に接続された複数の第１の基板と、
    複数の第２の基板と、
    曲げ可能に構成され、複数の前記第１の基板のそれぞれを互いに連結する複数の第１の連結部と、
    曲げ可能に構成され、複数の前記第２の基板のそれぞれを、複数の前記第１の基板のうちのいずれか一の第１の基板における前記連結経路と交差する接続方向に連結する複数の第２の連結部と、
    を備え、
    複数の前記第１の基板と複数の前記第２の基板とが積層するように折りたたみ可能に構成され、
    複数の前記第１の基板のうち、１以上の第１の基板は、電子デバイスが実装可能であり、
    複数の前記第２の連結部の長さは、前記連結経路に沿って、段階的に変化している、
    基板。
  2. 前記連結経路は、一直線に沿って延びている、
    請求項１に記載の基板。
  3. 複数の前記第２の基板の前記接続方向は、互いに同一方向である、
    請求項２に記載の基板。
  4. 連結経路に沿って直列に接続された複数の第１の基板と、
    複数の第２の基板と、
    曲げ可能に構成され、前記複数の第１の基板のそれぞれを互いに連結する複数の第１の連結部と、
    曲げ可能に構成され、複数の前記第２の基板のそれぞれを、複数の前記第１の基板のうちのいずれか一の第１の基板における前記連結経路と交差する接続方向に連結する複数の第２の連結部と、
    を備え、
    複数の前記第１の基板と複数の前記第２の基板とが積層するように折りたたみ可能に構成され、
    複数の前記第１の基板のうち、１以上の第１の基板は、電子デバイスが実装可能であり、
    前記連結経路は、一直線に沿って延び、
    複数の前記第２の基板の前記接続方向は、互いに同一方向である、
    基板。
  5. 前記第２の基板は、電極部を有する、
    請求項１〜４のいずれか１項に記載の基板。
  6. 複数の前記第１の基板および複数の前記第２の基板には、厚さ方向に見て、複数の貫通孔が、それぞれ形成されており、
    複数の前記第１の基板に形成されている複数の前記貫通孔に対して、複数の前記第２の基板に形成されている複数の前記貫通孔は、複数の前記第１の基板と複数の前記第２の基板とが積層するように折りたたまれた状態で、積層方向において重なることができる位置に形成されている、
    請求項１〜５のいずれか１項に記載の基板。
  7. 請求項１〜６のいずれか１項に記載された基板と、
    前記第１の基板に実装された電子デバイスと、
    を備える、
    回路基板。
  8. 請求項７に記載された回路基板が折りたたまれて構成された、
    電子部品。
  9. 複数の前記第１の基板は、
    前記電子デバイスにアドレス信号を伝送する第１の配線をそれぞれ有し、
    複数の前記第２の基板は、
    前記電子デバイスとのデータ通信用の第２の配線を有する、
    請求項８に記載の電子部品。
  10. 前記回路基板は、
    複数の前記第１の基板が積層された第１の積層体の積層方向における一端に、複数の前記第２の基板が積層された第２の積層体が積層配置された形状に折りたたまれている、請求項８または９に記載の電子部品。
  11. 連結経路に沿って直列に接続された複数の第１の基板と、
    複数の第２の基板と、
    曲げ可能に構成され、複数の前記第１の基板のそれぞれを互いに連結する複数の第１の連結部と、
    曲げ可能に構成され、複数の前記第２の基板のそれぞれを、複数の前記第１の基板のうちのいずれか一の第１の基板における前記連結経路と交差する接続方向に連結する複数の第２の連結部と、
    前記第１の基板に実装された電子デバイスと、
    を備え、
    複数の前記第１の基板と複数の前記第２の基板とが積層するように折りたたみ可能に構成され、
    複数の前記第１の基板のうち、１以上の第１の基板は、電子デバイスが実装可能であり、
    複数の前記第１の基板が積層された第１の積層体の積層方向における一端に、複数の前記第２の基板が積層された第２の積層体が積層配置された形状に折りたたまれている、
    電子部品。
  12. 前記第２の積層体は、
    互い積層配置された前記第２の基板同士の間に、前記互い積層配置された前記第２の基板の間の間隔を保持する間隔保持部材を備える、
    請求項１０又は１１に記載の電子部品。
  13. 前記第２の連結部は、
    前記第２の連結部により連結される一の前記第１の積層体および一の前記第２の積層体における１つの側面に向かい合うように配置されている、
    請求項１１に記載の電子部品。
  14. 単一の直線状に展開可能な複数の第１の基板と、前記複数の第１の基板のいずれか１つの第１の基板と接続する第２の基板と、を有し、前記複数の第１の基板と前記第２の基板とが積層するように折りたたまれた基板と、
    前記基板において、前記第１の基板に実装された電子デバイスと、を備え、
    前記複数の第１の基板は、
    第１の積層体を構成するように折りたたまれ、
    前記第２の基板は、
    前記第１の基板から前記第１の積層体の第１の側面に沿うように延びて接続されて、前記第１の積層体と積層する第２の積層体を構成しており、
    前記第１の積層体の内部には、前記第１の側面と異なる第２の側面の方に開口し、前記第１の積層体の一部分同士または前記第１の積層体の一部分と前記第２の積層体とからなる層状部によって挟まれた層状の１以上の隙間部が形成されている、
    電子部品。
  15. 請求項１４に記載の電子部品からなる第１の電子部品および第２の電子部品を備え、
    前記第１の電子部品における前記隙間部に、前記第２の電子部品における前記層状部が挿入されて、前記第１の電子部品と前記第２の電子部品とのそれぞれの前記層状部が積層配置された、
    電子部品組立体。
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US20220125408A1 (en) * 2019-02-22 2022-04-28 Vermon S.A. Flexible printed circuit board device for interfacing high density ultrasound matrix array transducer with integrated circuits
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Publication number Priority date Publication date Assignee Title
JPS5742030Y2 (ja) * 1977-03-28 1982-09-16
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
JP2003133518A (ja) 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体モジュール
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
EP1570513A4 (en) 2002-11-27 2007-11-14 Micro Components Ltd Microelectronics packaging and components
JP2007266240A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 電子装置及びそれを有する電子機器
JP5072584B2 (ja) 2007-12-27 2012-11-14 パナソニック株式会社 積層実装構造体
JP2009192818A (ja) * 2008-02-14 2009-08-27 Nitto Denko Corp 光電気混載基板の製法およびそれによって得られる光電気混載基板

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