KR20010019421A - 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법 - Google Patents

웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법 Download PDF

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Abstract

본 발명은 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법에 관한 것으로, 반도체 칩의 전극 패드의 미세피치화와 더불어 반도체 칩의 크기의 축소에 대응할 수 있고, 패키지의 박형화에 대응하기 위해서, (a) 다이 패드에 하부 칩 및 상부 칩이 차례로 적층된 리드 프레임을 준비하는 단계와; (b) 캐필러리로 제 1 금속 세선을 상기 상부 칩의 전극 패드에 웨지 본딩한 다음 상기 리드 프레임의 리드에 상기 제 1 금속 세선을 웨지 본딩하는 단계와; (c) 상기 캐필러리로 제 2 금속 세선을 상기 하부 칩의 전극 패드에 웨지 본딩한 다음 상기 리드 프레임의 리드에 상기 제 2 금속 세선을 웨지 본딩하는 단계와; (d) 상기 상부 및 하부 칩과, 상기 제 1 및 제 2 금속 세선과, 상기 제 1 및 제 2 금속 세선으로 연결된 리드 부분을 성형수지로 봉합하여 패키지 몸체를 형성하는 단계; 및 (e) 상기 패키지 몸체로 외부로 돌출된 리드를 외부전자장치의 실장 형태에 맞게 절곡/절단하는 단계;를 포함하는 것을 특징으로 하는 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법을 제공한다. 그리고, (b) 단계의 상부 칩의 전극 패드에 웨지 본딩한 다음 리드에 본딩하기 전에 하부 칩의 전극 패드에 웨지 본딩하는 단계를 진행하면, 한번의 와이어 본딩으로 적층된 반도체 칩과 적층된 반도체 칩이 부착된 리드 프레임의 리드를 하나의 금속 세선으로 연결할 수 있다.

Description

웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법{Method for manufacturing stack chip package using wedge bonding method}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 적어도 두 개 이상의 반도체 칩이 적층되는 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법에 관한 것이다.
통상적으로 반도체 칩과 리드 프레임의 리드 또는 인쇄회로기판의 기판 패드를 연결하는 수단으로 금(Au) 재질의 금속 세선을 활용한 와이어 본딩법(wire bonding method)이 활용되고 있다. 와이어 본딩은 캐필러리(capillary)를 이용하여 공정이 진행되며, 반도체 칩의 전극 패드에서는 볼 본딩(ball bonding)이 이루어지고, 리드 프레임의 리드 상에서는 웨지 본딩(wedge bonding)으로 마무리된다.
그런데, 반도체 칩의 전극 패드에서는 금속 세선의 직경보다는 큰 볼 형태로 본딩이 이루어지기 때문에, 전극 패드의 크기가 작아질 경우에 와이어 본딩법을 이용할 수 없게 된다. 따라서 전극 패드의 크기를 축소하여 반도체 칩의 크기를 줄이기 위해서는 와이어 본딩법 대신에 플립 칩 본딩법(flip chip bonding method)을 사용해야 된다. 그러나, 플립 칩 본딩법을 활용할 경우, 기존의 패키지 장비를 사용할 수 없어 추가적인 설비 투자가 따르고, 플립 칩에 사용되는 반도체 칩에 대한 신뢰성 검증이 선행되어야 하는 등 많은 문제점을 안고 있다.
볼 본딩을 실시한 이후에 볼 본딩의 안정성을 확보하기 위하여 금속 세선의 높이(반도체 칩의 활성면을 기준으로 한 높이)를 적어도 6mil 내지 8 mil 정도는 확보해야하기 때문에, 반도체 패키지의 두께를 줄이는데 한계가 있다. 이것은 금속 세선이 수직으로 캐필러리 내에 주입이 되기 때문에 본딩후 일정 높이의 루프(loop)를 만들어야 만이 금속 세선에 대한 손상이 없이 와이어 본딩을 원활하게 진행할 수 있기 때문이다.
그리고, 종래의 와이어 본딩법은 볼 본딩과 웨지 본딩의 두 단계로 끝나기 때문에, 반도체 칩(이하, 하부 칩) 위에 반도체 칩(이하, 상부 칩)이 적층된 구조에 있어서, 하나의 금속 세선으로 상부 칩과 하부 칩을 연결하고, 계속해서 상부 및 하부 칩이 부착된 리드 프레임의 리드에 본딩하여 연결할 수 없었다.
따라서, 본 발명의 목적은 반도체 칩의 전극 패드의 미세피치화와 더불어 반도체 칩의 크기의 축소에 대응할 수 있는 와이어 본딩법을 제공하는 데 있다.
본 발명의 다른 목적은 패키지의 박형화에 대응할 수 있는 와이어 본딩법을 제공하는 데 있다.
본 발명의 또 다른 목적은 한번의 와이어 본딩으로 적층된 반도체 칩과 적층된 반도체 칩이 부착된 리드 프레임의 리드를 연결할 수 있도록 하는 데 있다.
도 1은 본 발명에 따른 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법에 따른 공정 단계를 나타내는 공정도,
도 2 내지 도 7은 도 1의 제조 방법에 따른 공정 단계를 나타내는 도면들로서,
도 2는 리드 프레임의 다이 패드 상에 두 개의 반도체 칩이 적층된 상태를 보여주는 단면도,
도 3은 캐필러리에 의해 금속 세선이 상부 칩의 전극 패드에 제 1 웨지 본딩이 실시되는 단계를 보여주는 단면도,
도 4는 캐필러리에 의해 금속 세선이 하부 칩의 전극 패드에 제 2 웨지 본딩이 실시되는 단계를 보여주는 단면도,
도 5a 및 도 5b는 캐필러리에 의해 리드 프레임의 내부 리드에 금속 세선이 제 3 웨지 본딩이 실시되는 단계를 보여주는 단면도 및 평면도,
도 6은 성형 공정에 의해 패키지 몸체가 형성된 상태를 보여주는 단면도,
도 7은 리드 절곡/절단 공정이 완료된 적층 칩 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 하부 칩 14, 24 : 전극 패드
20 : 상부 칩 32, 34 : 접착제
40 : 리드 프레임 42 : 다이 패드
46 : 리드 50 : 패키지 몸체
60 : 캐필러리 70 : 금속 세선
100 : 적층 칩 패키지
상기 목적을 달성하기 위하여, 본 발명은 와이어 본딩법에서 웨지 본딩만으로 와이어 본딩을 진행하여 상부 칩과 리드 프레임의 리드를 연결하고, 하부 칩과 리드 프레임의 리드를 연결하고, 하부 칩과 상부 칩 및 리드 프레임의 리드를 연결하고자 한다.
즉, 본 발명에 따른 적층 칩 패키지의 제조 방법으로, (a) 다이 패드에 하부 칩 및 상부 칩이 차례로 적층된 리드 프레임을 준비하는 단계와; (b) 캐필러리로 제 1 금속 세선을 상기 상부 칩의 전극 패드에 웨지 본딩한 다음 상기 리드 프레임의 리드에 상기 제 1 금속 세선을 웨지 본딩하는 단계와; (c) 상기 캐필러리로 제 2 금속 세선을 상기 하부 칩의 전극 패드에 웨지 본딩한 다음 상기 리드 프레임의 리드에 상기 제 2 금속 세선을 웨지 본딩하는 단계와; (d) 상기 상부 및 하부 칩과, 상기 제 1 및 제 2 금속 세선과, 상기 제 1 및 제 2 금속 세선으로 연결된 리드 부분을 성형수지로 봉합하여 패키지 몸체를 형성하는 단계; 및 (e) 상기 패키지 몸체로 외부로 돌출된 리드를 외부전자장치의 실장 형태에 맞게 절곡/절단하는 단계;를 포함하는 것을 특징으로 하는 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법을 제공한다.
본 발명에 따른 제조 방법에 있어서 (b) 단계는, (b1) 캐필러리로 제 1 금속 세선을 상부 칩의 전극 패드에 일차로 웨지 본딩하는 단계와; (b2) 하부 칩의 전극 패드에 제 1 금속 세선을 이차로 웨지 본딩하는 단계; 및 (b3) 리드 프레임의 리드에 제 1 금속 세선을 삼차로 웨지 본딩하는 단계;를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법(80)에 따른 공정 단계를 나타내는 공정도이다. 그리고, 도 2 내지 도 7은 도 1의 제조 방법에 따른 공정 단계를 나타내는 도면들이다. 도 1 내지 도 7을 참조하여 본 발명에 따른 제조 방법의 한가지 실시예에 대하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
먼저 상부 칩(20)과 하부 칩(10)을 실장할 수 있는 다이 패드(42)를 갖는 리드 프레임(40)의 준비 단계로부터 출발한다(81). 리드 프레임(40)은 도 5b에 도시된 바와 같이 중심 부분에 다이 패드(42)가 형성되어 있고, 다이 패드(42)의 각모서리에 다이 패드(42)를 지지하는 타이바(48)가 연결되어 있고, 다이 패드(42)를 향하여 복수개의 리드(46)가 방사형으로 형성된 구성을 갖는다.
다음으로 도 2에 도시된 바와 같이 하부 칩(10)을 접착제(32)를 이용하여 부착한 이후에(82), 상부 칩(20)을 접착제(34)를 이용하여 하부 칩(10)의 상부면 즉 활성면의 중심 부분에 부착하는 공정이 진행된다(83). 이때, 하부 칩(10)은 그 활성면에 상부 칩(20)이 실장될 수 있도록 상부 칩(20) 보다는 크기는 크며, 상부 칩(20)이 실장되는 부분의 외측 즉 활성면의 가장자리 부분에 전극 패드(14)가 형성되어 있다. 그리고, 상부 칩(20)도 그 활성면의 가장자리 둘레에 전극 패드(24)가 형성되어 있다.
다음으로 금속 세선으로 상부 칩, 하부 칩 및 리드를 전기적으로 연결하는 공정이 진행되며, 웨지 본딩법만을 활용하여 와이어 본딩이 진행된다.
먼저 도 3에 도시된 바와 같이 제 1 웨지 본딩 공정이 진행된다(84). 캐필러리(60)를 이용하여 상부 칩의 전극 패드(24)에 금속 세선(70)을 웨지 본딩한다. 금속 세선(70)으로는 금(Au) 또는 알루미늄(Al) 재질을 사용하는 것이 바람직하다.
계속해서 도 4에 도시된 바와 같이 제 2 웨지 본딩 공정이 진행된다(85). 캐필러리(60)를 이용하여 하부 칩의 전극 패드(14)에 금속 세선(70)을 웨지 본딩한다.
마지막으로 도 5a 및 도 5b에 도시된 바와 같이 제 3 웨지 본딩 공정이 진행된다(86). 캐필러리(60)를 이용하여 리드(46)에 금속 세선(70)을 웨지 본딩하여 와이어 본딩을 마무리한다.
이때, 도 5b에 도시된 바와 같이, 하부 칩(10)과 상부 칩(20)의 대응되는 전극 패드(14a, 24a)와 리드(46a)를 연결할 때는 제 1, 제 2 및 제 3 웨지 본딩이 한번에 진행되어 하나의 금속 세선(70a)으로 연결되고, 하부 칩(10)의 모서리에 근접한 일부 전극 패드(14b) 즉 상부 칩의 전극 패드(24)와의 연결이 필요없는 전극 패드(14b)와 리드(46b)를 연결할 때는 제 2 및 제 3 웨지 본딩이 한번에 진행되어 금속 세선(70b)으로 연결된다.
물론, 도 5b에는 도시되지 않았지만, 상부 칩의 전극 패드와 리드를 직접 연결하고자 할 경우에, 제 1 웨지 본딩과 제 3 웨지 본딩이 한번에 진행될 수도 있고, 하부 칩의 모서리 부분을 제외한 부분의 전극 패드와 리드를 연결하기 위하여 제 2 웨지 본딩과 제 3 웨지 본딩이 한번에 진행될 수도 있다.
다음으로 도 6에 도시된 바와 같이 성형 공정이 진행된다(87). 하부 칩(10), 상부 칩(20), 금속 세선(70) 및 금속 세선(70)으로 연결된 리드(46) 부분을 외부의 환경으로부터 보호하기 위해서 액상의 성형수지 예를 들면 에폭시 몰딩 컴파운드로(epoxy molding compound; EMC) 봉합하여 패키지 몸체(50)를 형성한다. 성형 공정은 통상적으로 트랜스퍼 몰딩법(transfer molding method)이 활용된다.
다음으로 도 7에 도시된 바와 같이 리드(46)에 대한 절곡/절단 공정이 진행된다(88). 패키지 몸체(50)의 외부로 돌출된 리드(46) 부분을 외부전자장치의 실장형태에 맞게 절곡/절단하여 반도체 패키지(100)를 제조하게 된다. 본 발명의 실시예에서는 패키지 몸체(60) 밖으로 돌출된 리드(46) 부분을 걸 윙 타입(gull wing type)으로 절곡하였다.
절곡/절단 공정이 이후에 반도체 패키지(100)에 대한 신뢰성 검증을 위한 테스트 공정이 진행된다.
한편, 본 발명의 실시예에서는 리드 프레임의 다이 패드(42)에 두 개의 반도체 칩(10, 20)이 적층된 구조를 예시하였지만, 두 개 이상의 반도체 칩을 적층하고 웨지 본딩법만으로 본딩 공정을 실시하거나, 인쇄회로기판에 두 개 이상의 반도체 칩을 적층하고 웨지 본딩법으로 본딩 공정을 실시할 경우, 본 발명의 기술적 사상의 범위에 속한다. 즉, 두 개 이상의 반도체 칩을 적층하고, 반도체 칩 사이의 전기적 연결 및 반도체 칩들과 신호단자들―리드 프레임의 리드, 인쇄회로기판의 기판 패드 등― 사이의 연결이 금속 세선을 이용한 웨지 본딩법으로 연결될 경우, 본 발명의 기술적 사상의 범위에 속한다.
따라서, 본 발명에서는 웨지 본딩법으로 반도체 칩의 전극 패드 또는 리드에 본딩하기 때문에, 반도체 칩의 전극 패드의 미세피치화에 대응할 수 있다. 즉, 웨지 본딩은 거의 금속 세선의 직경에 근접한 본딩 면적을 갖기 때문에, 전극 패드의 미세피치화에 대응이 용이하다. 예를 들면, 볼 본딩에서 본딩할 수 없는 80㎛, 67㎛, 55㎛의 피치를 갖는 전극 패드에 대한 본딩이 가능하다.
그로 인하여, 기존의 반도체 칩의 크기에 비하여 두배나 작게 축소하는 것이 가능하다. 즉, 전극 패드의 크기를 100㎛에서 60㎛로 감소시키면 반도체 칩 크기를 두배이상 감소시킬 수 있다. 또한, 플립 칩 본딩 기술을 도입하지 않더라도 웨지 본딩법만으로 패키지를 구현할 수 있다.
웨지 본딩으로 본딩할 경우 금속 세선의 높이를 2.5 mil 내지 4mil 범위에 제어하는 것이 가능하기 때문에, 패키지의 박형화를 구현할 수 있다.
그리고, 웨지 본딩으로 본딩할 경우 한번의 와이어 본딩으로 적층된 반도체 칩들 사이의 연결 및 적층된 반도체 칩이 부착된 리드 프레임의 리드와 전기적으로 연결을 일괄적으로 처리할 수 있다.
그 이외에, 하나의 패키지 내에 복수개의 칩을 적층할 수 있기 때문에, 메모리 칩(memory chip)의 경우 입출력 단자의 전극 패드 위치를 조정함으로써, 메모리 용량을 증가시킬 수 있다. 또한 로직 칩(logic chip)과 더불어 메모리 칩을 적층하여 필요로 하는 MML(Merged Memory Logic) 소자를 쉽게 제조할 수 있다.

Claims (2)

  1. 적층 칩 패키지의 제조 방법으로,
    (a) 다이 패드에 하부 칩 및 상부 칩이 차례로 적층된 리드 프레임을 준비하는 단계와;
    (b) 캐필러리로 제 1 금속 세선을 상기 상부 칩의 전극 패드에 웨지 본딩한 다음 상기 리드 프레임의 리드에 상기 제 1 금속 세선을 웨지 본딩하는 단계와;
    (c) 상기 캐필러리로 제 2 금속 세선을 상기 하부 칩의 전극 패드에 웨지 본딩한 다음 상기 리드 프레임의 리드에 상기 제 2 금속 세선을 웨지 본딩하는 단계와;
    (d) 상기 상부 및 하부 칩과, 상기 제 1 및 제 2 금속 세선과, 상기 제 1 및 제 2 금속 세선으로 연결된 리드 부분을 성형수지로 봉합하여 패키지 몸체를 형성하는 단계와;
    (e) 상기 패키지 몸체로 외부로 돌출된 리드를 외부전자장치의 실장 형태에 맞게 절곡/절단하는 단계;를 포함하는 것을 특징으로 하는 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법.
  2. 제 1 항에 있어서, 상기 (b) 단계는,
    (b1) 상기 캐필러리로 상기 제 1 금속 세선을 상기 상부 칩의 전극 패드에 일차로 웨지 본딩하는 단계와;
    (b2) 상기 하부 칩의 전극 패드에 상기 제 1 금속 세선을 이차로 웨지 본딩하는 단계와;
    (b3) 상기 리드 프레임의 리드에 상기 제 1 금속 세선을 삼차로 웨지 본딩하는 단계;를 포함하는 것을 특징으로 하는 웨지 본딩법을 이용한 적층 칩 패키지의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952549B2 (en) 2012-02-08 2015-02-10 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
US9171821B2 (en) 2012-02-08 2015-10-27 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same

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