KR20190082544A - 반도체 메모리 패키지 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 패키지는, 복수의 층으로 이루어지는 기판 베이스, 기판 베이스의 상면과 하면에 각각 배치되며 전기적으로 연결되는 칩 연결 패드와 외부 연결 패드, 기판 베이스를 이루는 복수의 층의 사이에 구성되는 그라운드 플레인 층, 외부 연결 패드와 전기적으로 연결되며 그라운드 플레이 층 사이를 따라서 그라운드 플레인 층과 이격되며 연장되는 오픈 스터브를 포함하는 패키지 베이스 기판; 칩 연결 단자 패드, 칩 패드, 및 칩 연결 단자 패드와 칩 패드를 연결하는 재배선 패턴을 각각 가지고, 패키지 베이스 기판 상에 부착되는 제1 반도체 메모리 칩 및 제1 반도체 메모리 칩 상에 적층되는 제2 반도체 메모리 칩; 및 제1 및 제2 반도체 메모리 칩의 칩 연결 단자 패드와 칩 연결 패드 사이를 각각 연결하는 제1 본딩 와이어 및 제2 본딩 와이어;를 포함한다.

Description

반도체 메모리 패키지{Semiconductor memory package}
본 발명은 반도체 메모리 패키지에 관한 것으로서, 1채널의 메모리 인터페이스에 복수의 반도체 메모리 칩이 연결되는 반도체 메모리 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 고용량화가 요구되고 있으나, 반도체 메모리 칩의 고용량화는 이러한 요구를 따라가지 못하고 있다. 이에 따라 하나의 반도체 메모리 패키지에 1채널의 메모리 인터페이스에 연결되는 복수의 반도체 메모리 칩을 포함하도록 하여, 고용량화에 대한 요구를 달성하고 있다.
본 발명의 기술적 과제는, 고속 동작 특성을 가지며 복수의 반도체 메모리 칩을 가지는 반도체 메모리 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 패키지를 제공한다. 본 발명에 따른 반도체 메모리 패키지는, 기판 베이스, 및 상기 기판 베이스의 상면과 하면에 각각 배치되는 복수의 칩 연결 패드와 복수의 외부 연결 패드를 포함하는 패키지 베이스 기판; 및 상기 패키지 베이스 기판 상에 실장되며 상기 복수의 칩 연결 패드와 전기적으로 연결되는 복수의 칩 패드를 각각 가지는 적어도 2개의 반도체 메모리 칩;를 포함하며, 상기 복수의 외부 연결 패드 중 하나로부터 상기 적어도 2개의 반도체 메모리 칩 각각의 서로 대응되는 칩 패드까지의 전기적 경로는, 상기 하나의 외부 연결 패드로부터 분기점까지 연장되는 공통 라인, 상기 분기점으로부터 분기하여 상기 적어도 2개의 반도체 메모리 칩 각각의 서로 대응되는 칩 패드까지 연장되는 적어도 2개의 분기 라인으로 구성되고, 상기 패키지 베이스 기판은, 상기 공통 라인과 연결되는 일단으로부터 다른 전기적 경로와 연결되지 않고 오픈되는 타단까지 연장되며, 상기 적어도 2개의 분기 라인 중 연장 길이가 가장 큰 분기 라인의 연장 길이의 절반보다 길고, 2배보다 짧은 값의 연장 길이를 가지는 오픈 스터브를 더 포함한다.
본 발명에 따른 반도체 메모리 패키지는, 기판 베이스, 상기 기판 베이스의 상면과 하면에 각각 배치되며 전기적으로 연결되는 칩 연결 패드와 외부 연결 패드, 상기 외부 연결 패드와 전기적으로 연결되는 일단과 상기 일단으로부터 연장되며 다른 전기적 경로와 연결되지 않고 오픈되는 타단을 가지는 오픈 스터브를 포함하는 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 실장되며 칩 연결 단자 패드, 칩 패드, 및 상기 칩 연결 단자 패드와 상기 칩 패드를 연결하는 재배선 패턴을 각각 가지는 적어도 2개의 반도체 메모리 칩; 및 상기 칩 연결 패드와 상기 적어도 2개의 반도체 메모리 칩 각각의 상기 칩 연결 단자 패드 사이를 연결하는 적어도 2개의 본딩 와이어;를 포함하며, 상기 오픈 스터브의 상기 일단으로부터 상기 타단까지의 연장 길이는, 상기 2개의 본딩 와이어 중 연장 길이가 큰 하나의 연장 길이, 및 상기 재배선 패턴의 연장 길이의 합의 절반보다 길고, 2배보다 짧은 값을 가진다.
본 발명에 따른 반도체 메모리 패키지는, 복수의 층으로 이루어지는 기판 베이스, 상기 기판 베이스의 상면과 하면에 각각 배치되며 전기적으로 연결되는 칩 연결 패드와 외부 연결 패드, 상기 기판 베이스를 이루는 복수의 층의 사이에 구성되는 그라운드 플레인 층, 상기 외부 연결 패드와 전기적으로 연결되며 상기 그라운드 플레이 층 사이를 따라서 상기 그라운드 플레인 층과 이격되며 연장되는 오픈 스터브를 포함하는 패키지 베이스 기판; 칩 연결 단자 패드, 칩 패드, 및 상기 칩 연결 단자 패드와 상기 칩 패드를 연결하는 재배선 패턴을 각각 가지고, 상기 패키지 베이스 기판 상에 부착되는 제1 반도체 메모리 칩 및 상기 제1 반도체 메모리 칩 상에 적층되는 제2 반도체 메모리 칩; 및 상기 제1 및 제2 반도체 메모리 칩의 상기 칩 연결 단자 패드와 상기 칩 연결 패드 사이를 각각 연결하는 제1 본딩 와이어 및 제2 본딩 와이어;를 포함한다.
본 발명에 따른 반도체 메모리 패키지는, 1채널의 메모리 인터페이스에 공통 라인과 연결되는 다수의 브런치(multiple branches)를 구성하는 복수의 분기 라인을 통하여 연결되는 복수의 반도체 메모리 칩을 포함하며, 공통 라인에 연결되는 오픈 스터브(stub)를 포함한다.
따라서 본 발명에 따른 반도체 메모리 패키지는, 신호를 수신하는 분기 라인 이외의 분기 라인에서 반사되어 오는 신호에 의하여 발생할 수 있는 신호 왜곡을 오픈 스터브에서 반사되어 오는 신호가 보상할 수 있어, 신호 특성이 향상되며 고속 동작을 할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 채널을 나타내는 구성도(schematic diagram)이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 채널 내의 수신부에 도달하는 파형을 도시하는 그래프이다.
도 14 내지 도 18은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 패키지 베이스 기판이 가지는 주요 배선 패턴을 나타내는 레이아웃들이다.
도 19는 본 발명의 일 실시 예 및 비교 실시 예에 따른 반도체 메모리 패키지 각각의 신호 아이 다이어그램(signal eye diagram)이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 메모리 패키지(1)는 패키지 베이스 기판(100) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
일부 실시 예에서, 패키지 베이스 기판(100)은 인쇄회로기판(Printed circuit Board)일 수 있다. 예를 들면, 패키지 베이스 기판(100)은 양면 인쇄 회로 기판(double-sided Printed Circuit Board) 또는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 패키지 베이스 기판(100)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스(110)를 포함할 수 있다. 기판 베이스(110)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 베이스(110)는 예를 들면, FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
패키지 베이스 기판(100)은 기판 베이스(110)의 상면 및 하면에 형성되는 배선 패턴(120)을 가질 수 있다. 일부 실시 예에서, 패키지 베이스 기판(100)이, 기판 베이스(110)가 복수의 층으로 이루어지는 멀티 레이어 기판인 경우, 배선 패턴(120)은 기판 베이스(110)가 이루는 복수의 층 각각의 사이에도 형성될 수 있다. 패키지 베이스 기판(100)은 기판 베이스(110) 내에서, 배선 패턴(120)을 연결하는 도전 비아(130)가 형성될 수 있다. 도전 비아(130)는 기판 베이스(110)의 전부 또는 일부분을 관통하여, 배선 패턴(120)을 전기적으로 연결할 수 있다. 배선 패턴(120) 및/또는 도전 비아(130)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
패키지 베이스 기판(100)의 상면과 하면에는 기판 베이스(110)의 상면과 하면에 배치된 배선 패턴(120)의 적어도 일부분을 덮는 솔더 레지스트층(도시 생략)이 형성될 수 있다. 기판 베이스(110)의 상면 및 하면에 배치된 배선 패턴(120) 중 상기 솔더 레지스트층에 덮이지 않는 부분은 적어도 반도체 메모리 칩(200)과 전기적으로 연결되기 위한 복수의 칩 연결 패드(122) 및 복수의 외부 연결 단자(500)와 전기적으로 연결되기 위한 복수의 외부 연결 패드(124)일 수 있다.
외부 연결 단자(500)가 솔더 볼인 경우, 외부 연결 패드(124)는 볼 랜드 패턴(ball land pattern)이라 호칭될 수 있고, 외부 연결 단자(500)가 핀인 경우, 외부 연결 패드(124)는 핀 랜드 패턴(pin land pattern)이라 호칭될 수 있다.
배선 패턴(120) 중 일부분은 서로 대응되는 칩 연결 패드(122)와 외부 연결 패드(124) 사이의 일부분으로부터 연장되는 오픈 스터브(126)일 수 있다. 오픈 스터브(126)에 대한 자세한 설명은 도 12를 통하여 자세히 설명하도록 한다.
일부 실시 예에서, 패키지 베이스 기판(100)이, 기판 베이스(110)가 복수의 층으로 이루어지는 멀티 레이어 기판인 경우, 기판 베이스(110)가 이루는 복수의 층 각각의 사이에 형성되는 배선 패턴(120) 중 일부는 접지 신호가 제공되는 그라운드 플레인 층(ground plane layer, 128)을 구성할 수 있다. 그라운드 플레인 층(128)은 기판 베이스(110)의 상면보다 하면에 가까운 레벨에 위치하도록 구성될 수 있다.
적어도 2개의 반도체 메모리 칩(200)은 패키지 베이스 기판(100) 상에 실장될 수 있다. 일부 실시 예에서, 적어도 2개의 반도체 메모리 칩(200)은 패키지 베이스 기판(100) 상에 수직 방향으로 적층될 수 있으나, 이에 한정되지 않는다. 적어도 2개의 반도체 메모리 칩(200)은 복수의 칩 연결 단자 패드(212, 222), 복수의 칩 패드(214, 224), 및 복수의 재배선 패턴(216, 226)을 포함할 수 있다.
적어도 2개의 반도체 메모리 칩(200)은 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220)으로 이루어질 수 있다. 일부 실시 예에서, 제1 반도체 메모리 칩(210)은 패키지 베이스 기판(100) 상면 상에 제1 다이 접착 필름(218)을 사이에 두고 실장될 수 있고, 제2 반도체 메모리 칩(220)은 제1 반도체 메모리 칩(210) 상에 제2 다이 접착 필름(228)을 사이에 두고 실장될 수 있다.
제1 반도체 메모리 칩(210)과 제2 반도체 메모리 칩(220)은 동일한 용량을 가지는 동종의 반도체 메모리 칩일 수 있으며, 특별한 언급이 없는 한 제1 반도체 메모리 칩(210)에 대한 설명은 제2 반도체 메모리 칩(220)에도 해당될 수 있다.
제1 반도체 메모리 칩(210), 및 제2 반도체 메모리 칩(220)은 반도체 기판을 포함할 수 있다. 상기 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 상기 반도체 기판은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 반도체 메모리 칩(210), 및 제2 반도체 메모리 칩(220)은 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
제1 반도체 메모리 칩(210), 및 제2 반도체 메모리 칩(220)은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 메모리 칩이거나, 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 메모리 칩일 수 있다.
제1 반도체 메모리 칩(210)은 상기 활성면 상에 복수의 제1 칩 연결 단자 패드(212), 복수의 제1 칩 패드(214), 및 각 제1 칩 연결 단자 패드(212)와 각 제1 칩 패드(214)를 연결하는 제1 재배선 패턴(216)을 포함할 수 있다. 마찬가지로, 제2 반도체 메모리 칩(220)은 상기 활성면 상에 복수의 제2 칩 연결 단자 패드(222), 복수의 제2 칩 패드(224), 및 각 제2 칩 연결 단자 패드(222)와 각 제2 칩 패드(224)를 연결하는 제2 재배선 패턴(226)을 포함할 수 있다. 복수의 제1 칩 연결 단자 패드(212)와 복수의 제1 칩 패드(214)는 동일 개수일 수 있고, 복수의 제2 칩 연결 단자 패드(222)와 복수의 제2 칩 패드(224)는 동일 개수일 수 있다.
복수의 제1 칩 패드(214) 및 복수의 제2 칩 패드(224)는 각각 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220) 각각의 상기 활성면의 중간 부분에 센터 패드(center pad) 방식으로 배치될 수 있다. 복수의 제1 칩 패드(214) 및 복수의 제2 칩 패드(224)는 각각 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220)이 가지는 반도체 소자와 전기적으로 연결될 수 있다.
제1 재배선 패턴(216) 및 제2 재배선 패턴(226)은 각각 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220) 각각의 상기 활성면 상에서 연장될 수 있다.
복수의 제1 칩 연결 단자 패드(212) 각각은 제1 재배선 패턴(216), 및 제1 칩 패드(214)를 거쳐서 제1 반도체 메모리 칩(210)이 가지는 반도체 소자와 전기적으로 연결될 수 있고, 복수의 제2 칩 연결 단자 패드(222) 각각은 제2 재배선 패턴(226), 및 제2 칩 패드(224)를 거쳐서 제2 반도체 메모리 칩(220)이 가지는 반도체 소자와 전기적으로 연결될 수 있다.
일부 실시 예에서, 복수의 제1 칩 패드(214) 및 복수의 제2 칩 패드(224)는 각각 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220) 각각의 상기 활성면의 가장 자리 부분에 에지 패드(edge pad) 방식으로 배치될 수 있다. 이 경우, 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220)은 각각 제1 칩 연결 단자 패드(212)와 제1 재배선 패턴(216), 및 제2 칩 연결 단자 패드(222)와 제2 재배선 패턴(226)을 가지지 않을 수 있으며, 복수의 제1 칩 패드(214) 및 복수의 제2 칩 패드(224)가 각각 제1 칩 연결 단자 패드(212) 및 제2 칩 연결 단자 패드(222)의 기능을 함께 수행할 수 있다.
다른 일부 실시 예에서, 복수의 제1 칩 패드(214) 및 복수의 제2 칩 패드(224)가 각각 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220) 각각의 상기 활성면의 가장 자리 부분에 에지 패드 방식으로 배치되는 경우에도, 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220)은 각각 제1 칩 연결 단자 패드(212)와 제1 재배선 패턴(216), 및 제2 칩 연결 단자 패드(222)와 제2 재배선 패턴(226)을 가질 수 있다.
적어도 2개의 반도체 메모리 칩(200)은 복수의 본딩 와이어(300)를 통하여 패키지 베이스 기판(100)과 전기적으로 연결될 수 있다. 구체적으로, 적어도 2개의 반도체 메모리 칩(200)과 패키지 베이스 기판(100)은 복수의 칩 연결 단자 패드(212, 222)와 복수의 칩 연결 패드(122) 사이를 각각 연결하는 복수의 본딩 와이어(300)를 통하여 전기적으로 연결될 수 있다. 복수의 본딩 와이어(300)는 칩 연결 패드(122)와 제1 반도체 메모리 칩(210)의 제1 칩 연결 단자 패드(212) 사이를 연결하는 제1 본딩 와이어(310)와 칩 연결 패드(122)와 제2 반도체 메모리 칩(210)의 제1 칩 연결 단자 패드(214) 사이를 연결하는 제2 본딩 와이어(320)를 포함할 수 있다.
패키지 베이스 기판(100) 상에는 적어도 2개의 반도체 메모리 칩(200), 및 본딩 와이어(300)를 덮는 몰딩 부재(400)가 배치될 수 있다. 몰딩 부재(400)는 예를 들면, EMC (epoxy molding compound)로 이루어질 수 있다.
패키지 베이스 기판(100)의 복수의 외부 연결 패드(124)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 복수의 외부 연결 단자(500)는 상대적으로 고속 신호를 송신, 또는 송수신하기 위한 제1 외부 연결 단자(502)와 상대적으로 저속 신호를 송신, 또는 송수신하기 위한 제2 외부 연결 단자(504)를 포함할 수 있다.
예를 들면, 복수의 외부 연결 단자(500) 중, 제1 외부 연결 단자(502)는 DQ(Data Input/Output) 또는 CK(Clock)을 위한 것일 수 있고, 제2 외부 연결 단자(504)는 제1 외부 연결 단자(502) 이외의 나머지 일부일 수 있다. 예를 들면, 제2 외부 연결 단자(502)는 CMD(Command), A(Adress Input), CS(Chip Select), VDDQ(Supply DQ Power Supply), VSSQ(Supply DQ Ground), ZQ(Supply Reference Pin for ZQ calibration) 등을 위한 것일 수 있다. 일부 실시 예에서, 복수의 외부 연결 단자(500) 중 일부는 내부 전기적 연결을 가지지 않는 NC(No connect)를 위한 것일 수 있다.
도 1에는 제1 외부 연결 단자(502)가 좌측에 위치하고, 제2 외부 연결 단자(504)가 우측에 위치하는 것으로 도시되었으나, 이는 도시의 편의를 위한 것일 뿐, 제1 외부 연결 단자(502)와 제2 외부 연결 단자(504)의 위치는 이에 한정되지 않는다.
제1 외부 연결 단자(502) 및 제2 외부 연결 단자(504)는 각각 외부 연결 패드(124), 기판 베이스(110)의 내부의 배선 패턴(120) 및/또는 도전 비아(130)를 통하여 칩 연결 패드(122)와 전기적으로 연결될 수 있다. 서로 대응되는 칩 연결 패드(122)와 외부 연결 패드(124)를 전기적으로 연결하는 기판 베이스(110)의 내부의 배선 패턴(120) 및/또는 도전 비아(130)를 내부 도전 라인이라 호칭할 수 있다.
하나의 칩 연결 패드(122)에는 서로 대응되는 제1 반도체 메모리 칩(210)의 제1 칩 연결 단자 패드(212) 및 제2 반도체 메모리 칩(220)의 제2 칩 연결 단자 패드(222)와 각각 연결되는 제1 본딩 와이어(310) 및 제2 본딩 와이어(320)가 공통으로(common) 연결될 수 있다.
제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124)는 패키지 터미널(PKT)라 호칭할 수 있고, 기판 베이스(110)의 내부의 배선 패턴(120) 및/또는 도전 비아(130)가 구성하는 외부 연결 패드(124)와 칩 연결 패드(122) 사이의 전기적 경로는 공통 라인(CML)이라 호칭할 수 있고, 칩 연결 패드(122)는 분기점(BPT)이라 호칭할 수 있고, 제1 본딩 와이어(310), 제1 칩 연결 단자 패드(212), 및 제1 재배선 패턴(216)이 구성하는 칩 연결 패드(122)와 제1 칩 패드(214)의 전기적 경로는 제1 분기 라인(BRL1)이라 호칭할 수 있고, 제2 본딩 와이어(320), 제2 칩 연결 단자 패드(222), 및 제2 재배선 패턴(226)이 구성하는 칩 연결 패드(122)와 제2 칩 패드(224)의 전기적 경로는 제2 분기 라인(BRL2)이라 호칭할 수 있다. 제2 분기 라인(BRL2)이 구성하는 전기적 경로의 길이는, 제1 분기 라인(BRL1)이 구성하는 전기적 경로의 길이보다 큰 값을 가질 수 있다. 이하에서, 제1 및 제2 분기 라인(BRL1, BRL2)이 구성하는 전기적 경로의 길이를, 제1 및 제2 분기 라인(BRL1, BRL2)의 연장 길이라 호칭할 수 있다.
제2 외부 연결 단자(504)가 부착되는 외부 연결 패드(124)로부터 제1 및 제2 칩 패드(214, 224)까지의 전기적 경로 또한 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124)로부터 제1 및 제2 칩 패드(214, 224)까지의 전기적 경로와 동일하게, 패키지 터미널(PKT), 공통 라인(CML), 분기점(BPT), 제1 및 제2 분기 라인(BRL1, BRL2)이라 호칭할 수 있다.
따라서 반도체 메모리 패키지(1)는 제1 및 제2 외부 연결 단자(502, 504)로부터 제1 및 제2 반도체 메모리 칩(210, 220)의 제1 및 제2 칩 패드(214, 224)까지 패키지 터미널(PKT)부터 분기점(BPT)까지는 하나의 전기적 경로인 공통 라인(CML)으로 연결되고, 분기점(BPT)에서 제1 및 제2 칩 패드(214, 224)까지는 각각 분기된 별도의 전기적 경로인 제1 및 제2 분기 라인(BRL1, BRL2)로 연결될 수 있다.
제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 오픈 스터브(126)가 연결될 수 있다. 예를 들면, 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124), 즉 공통 라인(CMP) 중 패키지 터미널(PKT)과 접하는 부분에는 오픈 스터브(126)가 연결될 수 있다. 오픈 스터브(126)는 기판 베이스(110)의 하면에 배치된 배선 패턴(120) 중 일부일 수 있다. 오픈 스터브(126)는 일단이 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124)와 연결되며, 타단은 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
오픈 스터브(126)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
일부 실시 예에서, 제2 외부 연결 단자(504)와 연결되는 공통 라인(CML)에는 오픈 스터브가 연결되지 않을 수 있다. 즉, 오픈 스터브(126)는 복수의 외부 연결 단자(500) 중 상대적으로 고속 신호를 송신, 또는 송수신하기 위한 제1 외부 연결 단자(502)와 연결되는 공통 라인(CML)에는 연결되고, 상대적으로 저속 신호를 송신, 또는 송수신하기 위한 제2 외부 연결 단자(504)와 연결되는 공통 라인(CML)에는 연결되지 않을 수 있다.
1채널의 메모리 인터페이스에 다수의 브런치(multiple branches)를 구성하는 복수의 분기 라인을 통하여 연결되는 복수의 반도체 메모리 칩을 포함하는 반도체 메모리 패키지에서, 상대적으로 연장 길이가 짧은 분기 라인과 연결되는 반도체 메모리 칩이 신호를 수신하는 경우에, 상대적으로 연장 길이가 긴 분기 라인의 끝단에서 반사되어 오는 신호에 의하여, 신호 왜곡이 발생할 수 있다.
그러나 본 발명에 따른 반도체 메모리 패키지(1)는 1채널의 메모리 인터페이스를 구성하는 공통 라인(CML)에 연결되는 오픈 스터브(126)를 포함한다. 따라서 상대적으로 연장 길이가 짧은 값을 가지는 제1 분기 라인(BRL1)과 연결되는 제1 반도체 메모리 칩(210)이 신호를 수신하는 경우에, 제2 분기 라인(BRL2)의 끝단에서 반사되어 오는 신호에 의한 신호 왜곡을 오픈 스터브(126)의 끝단에서 반사되어 오는 신호가 보상할 수 있다. 따라서 고속 동작을 하는 반도체 메모리 패키지의 신호 특성이 향상될 수 있다. 이에 대해서는 도 12 및 도 13을 통하여 자세히 설명하도록 한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 2에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 2를 참조하면, 반도체 메모리 패키지(1a)는 패키지 베이스 기판(100a) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 오픈 스터브(126a)가 연결될 수 있다. 예를 들면, 오픈 스터브(126a)는 기판 베이스(110)가 이루는 복수의 층의 사이에 형성될 수 있다. 구체적으로, 오픈 스터브(126a)는 기판 베이스(110)가 이루는 복수의 층의 사이에 배치된 배선 패턴(120) 중 일부일 수 있다. 오픈 스터브(126a)는 일단이 제1 외부 연결 단자(502)와 연결되는 공통 라인(CML)의 중간 부분 중, 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에 연결되며, 타단은 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
즉 패키지 베이스 기판(100)이 멀티 레이어 기판인 경우, 오픈 스터브(126a)는 복수의 칩 연결 패드(122)가 배치되는 레이어와는 다른 레이어에 배치될 수 있다.
오픈 스터브(126a)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126a)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 3에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 반도체 메모리 패키지(1b)는 패키지 베이스 기판(100b) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
공통 라인(CML)은 기판 베이스(110)의 하면을 따라서 연장되는 배선 패턴(120)의 부분을 포함할 수 있다. 즉 공통 라인(CML)은, 외부 연결 패드(124)로부터 기판 베이스(110)의 하면을 따라서 연장되는 부분을 가질 수 있다.
제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 오픈 스터브(126b)가 연결될 수 있다. 예를 들면, 오픈 스터브(126b)는 기판 베이스(110)가 이루는 복수의 층의 사이에 형성될 수 있다. 구체적으로, 오픈 스터브(126b)는 기판 베이스(110)가 이루는 복수의 층의 사이에 배치된 배선 패턴(120) 중 일부일 수 있다. 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124) 상에는 기판 베이스(110)의 일부분을 관통하는 보조 도전 비아(130a)가 배치될 수 있다. 오픈 스터브(126b)는 보조 도전 비아(130a)를 통하여 외부 연결 패드(124)와 전기적으로 연결될 수 있다. 보조 도전 비아(130a)의 높이는 오픈 스터브(126b)의 연장 길이에 비하여 상대적으로 매우 작은 값을 가질 수 있다. 따라서 오픈 스터브(126b)는 실질적으로 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124)에 연결된 것과 동일한 기능을 수행할 수 있다.
오픈 스터브(126b)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126b)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 4에 대한 설명 중 도 1 및 도 3과 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 반도체 메모리 패키지(1c)는 패키지 베이스 기판(100c) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
공통 라인(CML)은 기판 베이스(110)의 하면을 따라서 연장되는 배선 패턴(120)의 부분(120a)을 포함할 수 있다. 즉 공통 라인(CML)은, 외부 연결 패드(124)로부터 기판 베이스(110)의 하면을 따라서 연장되는 부분(120a)을 가질 수 있다.
외부 연결 패드(124)로부터 기판 베이스(110)의 하면을 따라서 연장되며 공통 라인(CML)의 부분을 이루는 배선 패턴(120)의 부분(120a)에는 오픈 스터브(126c)가 연결될 수 있다. 오픈 스터브(126c)는 기판 베이스(110)의 하면을 따라서 연장될 수 있다. 구체적으로, 오픈 스터브(126c)는 기판 베이스(110)의 하면에 배치된 배선 패턴(120) 중 일부일 수 있다.
공통 라인(CML) 중 기판 베이스(110)의 하면을 따라서 연장되는 배선 패턴(120)의 부분(120a)의 연장 길이는, 공통 라인(CML)의 나머지 부분의 연장 길이보다 작은 값을 가질 수 있다. 즉, 오픈 스터브(126c)는 제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 연결될 수 있다.
오픈 스터브(126c)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126c)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 5에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 5를 참조하면, 반도체 메모리 패키지(2)는 패키지 베이스 기판(102) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다. 일부 실시 예에서, 패키지 베이스 기판(102)은 인쇄회로기판일 수 있다.
적어도 2개의 반도체 메모리 칩(200)은 패키지 베이스 기판(102) 상에 실장될 수 있다. 일부 실시 예에서, 적어도 2개의 반도체 메모리 칩(200)은 패키지 베이스 기판(102) 상에 수평 방향으로 서로 이격되며 부착될 수 있다. 적어도 2개의 반도체 메모리 칩(200)은 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220)으로 이루어질 수 있다. 일부 실시 예에서, 제1 반도체 메모리 칩(210)은 패키지 베이스 기판(102) 상면 상에 제1 다이 접착 필름(218)을 사이에 두고 실장될 수 있고, 제2 반도체 메모리 칩(220)은 제1 반도체 메모리 칩(210)과 이격되며, 패키지 베이스 기판(102) 상면 상에 제2 다이 접착 필름(228)을 사이에 두고 실장될 수 있다.
도 5에는 복수의 제1 칩 패드(214) 및 복수의 제2 칩 패드(224)가 각각 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220) 각각의 상기 활성면의 가장 자리 부분에 에지 패드 방식으로 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 제1 칩 패드(214) 및 복수의 제2 칩 패드(224)는 각각 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220) 각각의 상기 활성면의 중간 부분에 센터 패드 방식으로 배치될 수 있다. 또한 도시하지는 않았으나, 제1 반도체 메모리 칩(210) 및 제2 반도체 메모리 칩(220) 각각은 도 1에 보인 것과 마찬가지로 제1 칩 연결 단자 패드(212)와 제1 재배선 패턴(216), 및 제2 칩 연결 단자 패드(222)와 제2 재배선 패턴(226)을 더 포함할 수 있다.
제1 외부 연결 단자(502)는 외부 연결 패드(124), 기판 베이스(110)의 내부의 배선 패턴(120) 및/또는 도전 비아(130)를 통하여 칩 연결 패드(122)와 전기적으로 연결될 수 있다. 서로 대응되는 제1 반도체 메모리 칩(210)의 제1 칩 연결 단자 패드(212) 및 제2 반도체 메모리 칩(220)의 제2 칩 연결 단자 패드(222)와 각각 연결되는 제1 본딩 와이어(310) 및 제2 본딩 와이어(320)는 서로 다른 칩 연결 패드(122)에 연결될 수 있다.
제1 본딩 와이어(310) 및 제2 본딩 와이어(320)와 각각 연결되는 서로 다른 칩 연결 패드(122)는 기판 베이스(110)의 상면 및/또는 내부의 배선 패턴(120), 그리고 도전 비아(130)를 통하여 전기적 경로를 이루다가, 기판 베이스(110) 내부의 배선 패턴(120) 또는 도전 비아(130)의 부분인 분기점(BPT)에서 서로 연결될 수 있다. 따라서, 외부 연결 패드(124)와 분기점(BPT) 사이의 전기적 경로는 공통 라인(CML)이고, 분기점(BPT)으로부터 제1 칩 패드(214) 및 제2 칩 패드(224)까지의 전기적 경로는 각각 제1 분기 라인(BRL1) 및 제2 분기 라인(BRL2)일 수 있다.
즉, 도 1에 보인 반도체 메모리 패키지(1)의 분기점(BPT)은 칩 연결 패드(122)인 것과 달리, 반도체 메모리 패키지(2)의 분기점(BPT)은 기판 베이스(110) 내부의 배선 패턴(120) 또는 도전 비아(130)의 부분일 수 있다.
따라서 제1 분기 라인(BRL1)은, 기판 베이스(110) 내부의 배선 패턴(120) 및/또는 도전 비아(130), 칩 연결 패드(122), 및 제1 본딩 와이어(310)로 이루어질 수 있다. 일부 실시 예에서, 제1 분기 라인(BRL1)은 도 1에 보인 제1 칩 연결 단자 패드(212) 및 제1 재배선 패턴(216)을 더 포함할 수 있다. 또한 제2 분기 라인(BRL2)은, 기판 베이스(110) 내부의 배선 패턴(120) 및/또는 도전 비아(130), 칩 연결 패드(122), 및 제2 본딩 와이어(310)로 이루어질 수 있다. 일부 실시 예에서, 제2 분기 라인(BRL2)은 도 1에 보인 제2 칩 연결 단자 패드(222) 및 제2 재배선 패턴(226)을 더 포함할 수 있다. 제2 분기 라인(BRL2)의 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가질 수 있다.
제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124), 즉 공통 라인(CMP) 중 패키지 터미널(PKT)과 접하는 부분에는 오픈 스터브(126)가 연결될 수 있다. 오픈 스터브(126)는 기판 베이스(110)의 하면에 배치된 배선 패턴(120) 중 일부일 수 있다. 오픈 스터브(126)는 일단이 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124)와 연결되며, 타단은 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
오픈 스터브(126)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
도 5에는 도시의 편의를 위하여 도 1에 보인 제2 외부 연결 단자(504)를 생략하였으나, 반도체 메모리 패키지(2)은 제2 외부 연결 단자(504)를 포함할 수 있다. 또한 제2 외부 연결 단자(504)와 연결되는 공통 라인(CML)에는 오픈 스터브가 연결되지 않을 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 6에 대한 설명 중 도 2 및 도 5와 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 반도체 메모리 패키지(2a)는 패키지 베이스 기판(102a) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 오픈 스터브(126a)가 연결될 수 있다. 예를 들면, 오픈 스터브(126a)는 기판 베이스(110)가 이루는 복수의 층의 사이에 형성될 수 있다. 구체적으로, 오픈 스터브(126a)는 기판 베이스(110)가 이루는 복수의 층의 사이에 배치된 배선 패턴(120) 중 일부일 수 있다. 오픈 스터브(126a)는 일단이 제1 외부 연결 단자(502)와 연결되는 공통 라인(CML)의 중간 부분 중, 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에 연결되며, 타단은 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
즉 패키지 베이스 기판(100)이 멀티 레이어 기판인 경우, 오픈 스터브(126a)는 복수의 칩 연결 패드(122)가 배치되는 레이어와는 다른 레이어에 배치될 수 있다.
오픈 스터브(126a)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126a)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 7에 대한 설명 중 도 3 및 도 5와 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 반도체 메모리 패키지(2b)는 패키지 베이스 기판(102b) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
공통 라인(CML)은 기판 베이스(110)의 하면을 따라서 연장되는 배선 패턴(120)의 부분을 포함할 수 있다. 즉 공통 라인(CML)은, 외부 연결 패드(124)로부터 기판 베이스(110)의 하면을 따라서 연장되는 부분을 가질 수 있다.
제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 오픈 스터브(126b)가 연결될 수 있다. 예를 들면, 오픈 스터브(126b)는 기판 베이스(110)가 이루는 복수의 층의 사이에 형성될 수 있다. 구체적으로, 오픈 스터브(126b)는 기판 베이스(110)가 이루는 복수의 층의 사이에 배치된 배선 패턴(120) 중 일부일 수 있다. 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124) 상에는 기판 베이스(110)의 일부분을 관통하는 보조 도전 비아(130a)가 배치될 수 있다. 오픈 스터브(126b)는 보조 도전 비아(130a)를 통하여 외부 연결 패드(124)와 전기적으로 연결될 수 있다. 보조 도전 비아(130a)의 높이는 오픈 스터브(126b)의 연장 길이에 비하여 상대적으로 매우 작은 값을 가질 수 있다. 따라서 오픈 스터브(126b)는 실질적으로 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124)에 연결된 것과 동일한 기능을 수행할 수 있다.
오픈 스터브(126b)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126b)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 8에 대한 설명 중 도 4 및 도 5와 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 반도체 메모리 패키지(2c)는 패키지 베이스 기판(102c) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
공통 라인(CML)은 기판 베이스(110)의 하면을 따라서 연장되는 배선 패턴(120)의 부분(120a)을 포함할 수 있다. 즉 공통 라인(CML)은, 외부 연결 패드(124)로부터 기판 베이스(110)의 하면을 따라서 연장되는 부분(120a)을 가질 수 있다.
외부 연결 패드(124)로부터 기판 베이스(110)의 하면을 따라서 연장되며 공통 라인(CML)의 부분을 이루는 배선 패턴(120)의 부분(120a)에는 오픈 스터브(126c)가 연결될 수 있다. 오픈 스터브(126c)는 기판 베이스(110)의 하면을 따라서 연장될 수 있다. 구체적으로, 오픈 스터브(126c)는 기판 베이스(110)의 하면에 배치된 배선 패턴(120) 중 일부일 수 있다.
공통 라인(CML) 중 기판 베이스(110)의 하면을 따라서 연장되는 배선 패턴(120)의 부분(120a)의 연장 길이는, 공통 라인(CML)의 나머지 부분의 연장 길이보다 작은 값을 가질 수 있다. 즉, 오픈 스터브(126c)는 제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 연결될 수 있다.
오픈 스터브(126c)의 일단으로부터 타단까지 연장 길이는, 제1 분기 라인(BRL1)의 연장 길이보다 큰 값을 가지는 제2 분기 라인(BRL2)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126c)의 연장 길이는, 제2 분기 라인(BRL2)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 9에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 반도체 메모리 패키지(4)는 패키지 베이스 기판(100) 및 복수의 반도체 메모리 칩(200a)을 포함한다. 복수의 반도체 메모리 칩(200a)은 패키지 베이스 기판(100) 상에 실장될 수 있다. 일부 실시 예에서, 복수의 반도체 메모리 칩(200a)은 패키지 베이스 기판(100) 상에 수직 방향으로 적층될 수 있으나, 이에 한정되지 않는다.
복수의 반도체 메모리 칩(200a)은 제1 반도체 메모리 칩(210), 제2 반도체 메모리 칩(220), 제3 반도체 메모리 칩(230), 및 제4 반도체 메모리 칩(240)으로 이루어질 수 있다. 일부 실시 예에서, 제1 반도체 메모리 칩(210)은 패키지 베이스 기판(100) 상면 상에 제1 다이 접착 필름(218)을 사이에 두고 실장될 수 있고, 제2 반도체 메모리 칩(220)은 제1 반도체 메모리 칩(210) 상에 제2 다이 접착 필름(228)을 사이에 두고 실장될 수 있고, 제3 반도체 메모리 칩(230)은 제2 반도체 메모리 칩(220) 상에 제3 다이 접착 필름(238)을 사이에 두고 실장될 수 있고, 제4 반도체 메모리 칩(240)은 제3 반도체 메모리 칩(240) 상에 제4 다이 접착 필름(248)을 사이에 두고 실장될 수 있다. 복수의 반도체 메모리 칩(200a) 각각의 구성은 도 1에 보인 제1 및 제2 반도체 메모리 칩(210, 220)과 유사한 바, 자세한 설명은 생략하도록 한다.
제1 내지 제4 반도체 메모리 칩(210, 220, 230, 240)로 이루어지는 복수의 반도체 메모리 칩(200a)은 제1 내지 제4 본딩 와이어(310, 320, 330, 340)으로 이루어지는 복수의 본딩 와이어(300a)를 통하여 칩 연결 패드(122)와 전기적으로 연결될 수 있다.
칩 연결 패드(122)와 제1 내지 제4 반도체 메모리 칩(210, 220, 230, 240) 각각 사이의 전기적 경로는 제1 내지 제4 분기 라인(BRL1, BRL2, BRL3, BRL4)이라 호칭할 수 있다. 제1 내지 제4 분기 라인(BRL1, BRL2, BRL3, BRL4) 중 제4 분기 라인(BRL4)의 연장 길이는 제1 내지 제3 분기 라인(BRL1, BRL2, BRL3) 각각의 연장 길이보다 큰 값을 가질 수 있다.
제1 외부 연결 단자(502)와 연결되는 공통 라인(CML) 중 분기점(BPT)보다 패키지 터미널(PKT)에 가까운 부분에는 오픈 스터브(126)가 연결될 수 있다. 예를 들면, 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124), 즉 공통 라인(CMP) 중 패키지 터미널(PKT)과 접하는 부분에는 오픈 스터브(126)가 연결될 수 있다. 오픈 스터브(126)는 기판 베이스(110)의 하면에 배치된 배선 패턴(120) 중 일부일 수 있다. 오픈 스터브(126)는 일단이 제1 외부 연결 단자(502)가 부착되는 외부 연결 패드(124)와 연결되며, 타단은 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
오픈 스터브(126)의 일단으로부터 타단까지 연장 길이는, 제4 분기 라인(BRL4)의 연장 길이의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브(126)의 연장 길이는, 제4 분기 라인(BRL4)의 연장 길이와 실질적으로 동일한 값을 가질 수 있다.
본 발명에 따른 반도체 메모리 패키지(4)는 1채널의 메모리 인터페이스를 구성하는 공통 라인(CML)에 연결되는 오픈 스터브(126)를 포함한다. 따라서 상대적으로 연장 길이가 짧은 값을 가지는 제1 내지 제3 분기 라인(BRL1, BRL2, BRL3)과 연결되는 제1 내지 제3 반도체 메모리 칩(210, 220, 230) 중 어느 하나가 신호를 수신하는 경우에, 제4 분기 라인(BRL4)의 끝단에서 반사되어 오는 신호에 의한 신호 왜곡을 오픈 스터브(126)의 끝단에서 반사되어 오는 신호가 보상할 수 있다. 따라서 고속 동작을 하는 반도체 메모리 패키지의 신호 특성이 향상될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 10에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 10을 참조하면, 반도체 메모리 패키지(4)는 패키지 베이스 기판(100d) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다.
반도체 메모리 패키지(4)는 제1 패키지 터미널(PKT1)과 제1 분기점(BPT1) 사이를 연결하는 제1 공통 라인(CML1) 및 제2 패키지 터미널(PKT2)과 제2 분기점(BPT2) 사이를 연결하는 제2 공통 라인(CML2)을 포함한다. 제1 분기점(BPT1)과 연결되는 적어도 2개의 분기 라인과 제2 분기점과 연결되는 적어도 2개의 분리 라인 각각은 도 1에 보인 제1 분기 라인(BRL1) 및 제2 분기 라인(BRL2)과 유사한 바, 자세한 설명은 생략한다.
본딩 와이어(302)는 제1 본딩 와이어(312) 및 제2 본딩 와이어(314)를 포함한다.
제1 분기점(BPT1) 및 제2 분기점(BPT2) 각각과 제1 반도체 메모리 칩(210) 사이를 연결하는 제1 본딩 와이어(312) 각각은 제1 반도체 메모리 칩(210)의 서로 다른 제1 칩 연결 단자 패드(212)에 연결될 수 있다. 제1 분기점(BPT1) 및 제2 분기점(BPT2) 각각과 제2 반도체 메모리 칩(220) 사이를 연결하는 제2 본딩 와이어(322) 각각은 제2 반도체 메모리 칩(220)의 서로 다른 제2 칩 연결 단자 패드(222)에 연결될 수 있다.
패키지 베이스 기판(100)이 멀티 레이어 기판인 경우, 제1 공통 라인(CML1)에 연결되는 제1 오픈 스터브(126-1)와 제2 공통 라인(CML2)에 연결되는 제2 오픈 스터브(126-2)는 서로 다른 레이어에 배치될 수 있다. 예를 들면, 제1 오픈 스터브(126-1)는 도 1에 보인 오픈 스터브(126)와 유사하게 기판 베이스(110)의 하면에 배치된 배선 패턴(120) 중 일부일 수 있고, 제2 오픈 서트드(126-2)는 도 2에 보인 오픈 스터브(126a)와 유사하게, 기판 베이스(110)가 이루는 복수의 층의 사이에 배치된 배선 패턴(120) 중 일부일 수 있다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타내는 단면도이다. 도 11에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 11을 참조하면, 반도체 메모리 패키지(5)는 패키지 베이스 기판(100) 및 적어도 2개의 반도체 메모리 칩(200)을 포함한다. 패키지 베이스 기판(100)의 복수의 외부 연결 패드(124)에는 복수의 외부 연결 단자(500a)가 부착될 수 있다. 복수의 외부 연결 단자(500a)는 상대적으로 고속 신호를 송신, 또는 송수신하기 위한 제1 외부 연결 단자(502a)와 상대적으로 저속 신호를 송신, 또는 송수신하기 위한 제2 외부 연결 단자(504a)를 포함할 수 있다. 복수의 외부 연결 단자(500a)는 예를 들면, 핀일 수 있다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 채널을 나타내는 구성도(schematic diagram)이다.
도 12를 참조하면, 반도체 메모리 패키지(10)는 시스템 보드(B/D)에 실장될 수 있다. 반도체 메모리 패키지(10)는 시스템 보드(B/D)를 통하여 외부 시스템의 송신부(STM)로부터 신호를 전달받을 수 있다.
반도체 메모리 패키지(10)는 예를 들면, 도 1 내지 도 11에 보인 반도체 메모리 패키지(1, 1a, 1b, 1c, 2, 2a, 2b, 2c, 3, 4, 5) 중 어느 하나일 수 있다.
반도체 메모리 패키지(10)는 패키지 터미널(PKT)을 통하여 외부 시스템의 송신부(STM)로부터 신호를 수신할 수 있다. 패키지 터미널(PKT)과 분기점(BPT)은 공통 라인(CML)에 의하여 전기적으로 연결될 수 있다. 패키지 터미널(PKT)과 분기점(BPT) 사이에는 오픈 스터브(OS)가 연결될 수 있다. 패키지 터미널(PKT)과 분기점(BPT) 사이와 일단이 연결되며, 타단은 다른 전기적 경로와 연결되지 않고 오픈될 수 있다. 오픈 스터브(OS)는 오픈 스터브(OS)는 도 1 내지 도 11에서 설명한 오픈 스터브(126, 126a, 126b, 126c), 제1 오픈 스터브(126-1), 및 제2 오픈 스터브(126-2) 중 어느 하나일 수 있다.
분기점(BPT)과 제1 반도체 메모리 칩의 수신부(RCV1)는 제1 분기 라인(BRL1)에 의하여 연결될 수 있다. 분기점(BPT)과 제2 반도체 메모리 칩의 수신부(RCV2)는 제2 분기 라인(BRL2)에 의하여 연결될 수 있다. 즉, 제1 분기 라인(BRL1) 및 제2 분기 라인(BRL2)은 분기점(BPT)으로부터 분기되어 제1 반도체 메모리 칩의 수신부(RCV1)와 제2 반도체 메모리 칩의 수신부(RCV2)와 연결될 수 있다.
제1 반도체 메모리 칩의 수신부(RCV1)는 도 1 내지 도 11에 보인 제1 칩 연결 단자 패드(212)와 연결되는 제1 반도체 메모리 칩(210) 내부의 구성일 수 있고, 제2 반도체 메모리 칩의 수신부(RCV2)는 도 1 내지 도 11에 보인 제2 칩 연결 단자 패드(222)와 연결되는 제2 반도체 메모리 칩(220) 내부의 구성일 수 있다. 또는 제1 반도체 메모리 칩의 수신부(RCV1) 및 제2 반도체 메모리 칩의 수신부(RCV2) 각각은 도 9에 보인 제1 내지 제4 반도체 메모리 칩(210, 220, 230, 240) 중 어느 하나의 내부의 구성일 수 있다.
오픈 스터브(OS)가 공통 라인(CML)과 연결되는 부분과 패키지 터미널(PKT)과의 거리인 제1 연장 길이(Lc1)는 오픈 스터브(OS)가 공통 라인(CML)과 연결되는 부분과 분기점(BPT)과의 거리인 제2 연장 길이(Lc2)보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 연장 길이(LC1)는 0일 수 있다.
제1 분기 라인(BRL1)의 연장 길이인 제1 분기 연장 길이(Lb1)은 제2 분기 라인(BRL2)의 연장 길이인 제2 분기 연장 길이(Lb2)보다 작은 값을 가질 수 있다. 오픈 스터브(OS)의 일단으로부터 타단까지 연장 길이인 오픈 스터브 연장 길이(Los)는 제2 분기 연장 길이(Lb2)의 절반보다 길고, 2배보다 짧은 값을 가질 수 있다. 일부 실시 예에서, 오픈 스터브 연장 길이(Los)는, 제2 분기 연장 길이(Lb2)와 실질적으로 동일한 값을 가질 수 있다.
제1 연장 길이(Lc1)와 제2 연장 길이(Lc2)의 합은 공통 라인(CML)의 물리적인 길이 또는 공통 라인(CML)이 가지는 임피던스(Z0)일 수 있다. 마찬가지로, 제1 분기 연장 길이(Lb1) 및 제2 분기 연장 길이(Lb2) 각각은 제1 분기 라인(BRL1) 및 제2 분기 라인(BRL2) 각각의 물리적인 길이 또는 제1 분기 라인(BRL1)이 가지는 임피던스(Z1a) 및 제2 분기 라인(BRL2)이 가지는 임피던스(Z1b)일 수 있다. 또한 오픈 스터브 연장 길이(Los)는 오픈 스터브(OS)의 물리적인 길이 또는 오픈 스터브(OS)가 가지는 임피던스(Z2)일 수 있다.
제1 반도체 메모리 칩의 수신부(RCV1)에서 외부 시스템의 송신부(STM)로부터 전달된 신호(S1)를 제1 분기 라인(BRL1)을 통하여 수신하는 경우, 제2 분기 라인(BRL2)의 끝단에서 반사되어 오는 신호(S2)에 의하여 신호 왜곡이 발생할 수 있다.
그러나 본 발명에 따른 반도체 메모리 패키지(1)는 오픈 스터브(OS)의 끝단에서 반사되어 오는 신호가 제2 분기 라인(BRL2)의 끝단에서 반사되어 오는 신호(S2)에 의한 신호 왜곡을 보상할 수 있다. 따라서 고속 동작을 하는 반도체 메모리 패키지(10)의 신호 특성이 향상될 수 있다.
도 12에서는 제1 반도체 메모리 칩의 수신부(RCV1) 및 제2 반도체 메모리 칩의 수신부(RCV2)가 외부 시스템의 송신부(STM)로부터 신호를 수신하는 경우를 도시하였으나, 외부 시스템의 수신부가 제1 반도체 메모리 칩의 송신부 및 제2 반도체 메모리 칩의 송신부로부터 신호를 수신하는 경우에도 오픈 스터드(OS)에 의하여 메모리 패키지(10)의 신호 특성이 향상될 수 있다. 일부 실시 예에서, 제1 반도체 메모리 칩의 수신부(RCV1) 및 제2 반도체 메모리 칩의 수신부(RCV2)는 각각 제1 반도체 메모리 칩의 송신부 및 제2 반도체 메모리 칩의 송신부로 기능할 수 있고, 외부 시스템의 송신부(STM)는 외부 시스템의 수신부로 기능하여, 양방향 통신이 가능할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 채널 내의 수신부에 도달하는 파형을 도시하는 그래프이다.
도 12 및 13을 함께 참조하면, 도 13의 (a)에는 외부 시스템의 송신부(STM)로부터 전달되어 제1 반도체 메모리 칩의 수신부(RCV1)에서 수신된 제1 신호(S1)가 도시되고, (b)에는 제2 분기 라인(BRL2)의 끝단에서 반사되어 제1 반도체 메모리 칩의 수신부(RCV1)에서 수신된 제2 신호(S2)가 도시된다. (c)에는 오픈 스터브(OS)의 끝단에서 반사되어 제1 반도체 메모리 칩의 수신부(RCV1)에서 수신된 제3 신호(S3) 및 오픈 스터브(OS)의 끝단에서 반사된 후 제2 분기 라인(BRL2)의 끝단에서 다시 반사되어 제1 반도체 메모리 칩의 수신부(RCV1)에서 수신된 제4 신호(S3a)가 도시된다.
td는 외부 시스템의 송신부(STM)로부터 제1 반도체 메모리 칩의 수신부(RCV1)까지의 신호 전달 시간을 의미하고, tr은 신호의 상승 시간을 의미한다. 또한 t1은 공통 라인(CML)에서 오픈 스터브(OS)로 전달된 신호가 오픈 스터브(OS)의 끝단에서 반사되어 다시 공통 라인(CML)까지 도달할 때까지의 시간인 제1 시간을 의미하고, t2는 분기점(BPT)에서 제2 분기 라인(BRL2)으로 전달된 신호가 제2 분기 라인(BRL2)의 끝단에서 반사되어 다시 분기점(BPT)까지 도달할 때까지의 시간인 제2 시간을 의미한다.
오픈 스터브(OS)가 없는 경우, 제1 반도체 메모리 칩의 수신부(RCV1)에서는 제1 신호(S1) 및 제2 신호(S2)를 함께 수신한다. 따라서 제2 신호(S2)가 가지는 신호의 굴곡에 의하여, 신호 왜곡이 발생할 수 있다.
(d)와 (e)는 제1 내지 제4 신호(S1, S2, S3, S4)가 중첩된 보상 신호(SC1, SC2)가 도시된다. (d)에는 신호의 상승 시간(tr)이 제2 시간(t2)보다 큰 경우의 보상 신호(SC1)가 도시되고, (e)에는 신호의 상승 시간(tr)이 제2 시간(t2)보다 작은 경우의 보상 신호(SC1)가 도시된다.
도 13의 (d)와 (e)를 참조하면, 보상 신호(SC1, SC2)는 제2 신호(S2)가 가지는 신호의 굴곡에 의하여 발생할 수 있는 신호 왜곡이 제3 신호(S3) 및 제4 신호(S4)에 의하여 보상되어 굴곡이 감소되거나 나타나지 않음을 알 수 있다.
도 14 내지 도 18은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 패키지 베이스 기판이 가지는 주요 배선 패턴을 나타내는 레이아웃들이다.
도 1, 도 5 및 도 14를 함께 참조하면, 패키지 베이스 기판(100)의 기판 베이스(110)의 하면에 배치되는 하면 레이어(LB)와 상면에 배치되는 상면 레이어(LT)가 도시된다.
패키지 터미널(PKT)에 인접한 하면 레이어(LB)의 부분에, 오픈 스터브(OS)를 배치할 공간이 확보되는 경우, 오픈 스터브(OS)는 패키지 터미널(PKT)이 배치되는 하면 레이어(LB)에 배치될 수 있다. 오픈 스터브(OS)는 패키지 터미널(PKT)로부터 하면 레이어(LB)를 따라서 연장될 수 있다. 오픈 스터브(OS)는 도 1 또는 도 5에 보인 오픈 스터브(126)일 수 있다. 상면 레이어(LT)에는 분기점(BPT)이 배치될 수 있다. 패키지 터미널(PKT)과 분기점(BPT)은 공통 라인(CML)에 의하여 연결될 수 있다.
도 2, 도 6 및 도 15를 함께 참조하면, 패키지 베이스 기판(100a)의 기판 베이스(110)의 하면에 배치되는 하면 레이어(LB)와 기판 베이스(110)가 이루는 복수의 층 각각의 사이에 배치되는 중간면 레이어(LM)가 도시된다.
패키지 터미널(PKT)에 인접한 하면 레이어(LB)의 부분에, 다른 배선 패턴들로 인하여 오픈 스터브(OS)를 배치할 공간이 확보되지는 않는 경우, 오픈 스터브(OS)는 패키지 터미널(PKT)이 배치되는 하면 레이어(LB)가 아닌 중간면 레이어(LM)에 배치될 수 있다.
오픈 스터브(OS)는 공통 라인(CML)으로부터 중간면 레이어(LM)를 따라서 연장될 수 있다. 오픈 스터브(OS)는 도 2 또는 도 6에 보인 오픈 스터브(126a)일 수 있다.
도 3, 도 7 및 도 16을 함께 참조하면, 패키지 베이스 기판(100b)의 기판 베이스(110)의 하면에 배치되는 하면 레이어(LB)와 기판 베이스(110)가 이루는 복수의 층 각각의 사이에 배치되는 중간면 레이어(LM)가 도시된다.
패키지 터미널(PKT)에 인접한 하면 레이어(LB)의 부분에, 공통 라인(CML)의 일부분인 배선 패턴(120)의 부분(120a)이 배치되어 오픈 스터브(OS)를 배치할 공간이 확보되지는 않는 경우, 오픈 스터브(OS)는 패키지 터미널(PKT)이 배치되는 하면 레이어(LB)가 아닌 중간면 레이어(LM)에 배치될 수 있다. 오픈 스터브(OS)는 패키지 터미널(PKT) 상에 배치되어 기판 베이스(110)의 일부분을 관통하는 보조 도전 비아(130a)를 통하여 패키지 터미널(PKT)과 전기적으로 연결되며, 중간면 레이어(LM)를 따라서 연장될 수 있다. 오픈 스터브(OS)는 도 3 또는 도 7에 보인 오픈 스터브(126b)일 수 있다.
도 4, 도 8 및 도 17을 함께 참조하면, 패키지 베이스 기판(100c)의 기판 베이스(110)의 하면에 배치되는 하면 레이어(LB)와 기판 베이스(110)가 이루는 복수의 층 각각의 사이에 배치되는 중간면 레이어(LM)가 도시된다.
패키지 터미널(PKT)에 인접한 하면 레이어(LB)의 부분에, 공통 라인(CML)의 일부분인 배선 패턴(120)의 부분(120a)이 배치되어 오픈 스터브(OS)를 배치할 공간이 확보되지는 않는 경우, 오픈 스터브(OS)는 패키지 터미널(PKT)로부터 연장된 배선 패턴(120)의 부분(120a)으로부터 연장되도록 하면 레이어(LB)에 배치될 수 있다. 도 17에는 오픈 스터브(OS)가 배선 패턴(120)의 부분(120a) 중 패키지 터미널(PKT)과 연결되는 일단과 반대되는 타단에 연결된 것으로 도시되었으나, 이에 한정되지 않으며, 배선 패턴(120)의 부분(120a)의 중간 부분에 연결될 수도 있다. 오픈 스터브(OS)는 도 4 또는 도 8에 보인 오픈 스터브(126c)일 수 있다.
도 2, 도 6 및 도 18을 함께 참조하면, 패키지 베이스 기판(100a)의 기판 베이스(110)의 하면에 배치되는 하면 레이어(LB)와 기판 베이스(110)가 이루는 복수의 층 각각의 사이에 배치되는 중간면 레이어(LM)가 도시된다.
패키지 터미널(PKT)에 인접한 하면 레이어(LB)의 부분에, 다른 배선 패턴들로 인하여 오픈 스터브(OS)를 배치할 공간이 확보되지는 않는 경우, 오픈 스터브(OS)는 패키지 터미널(PKT)이 배치되는 하면 레이어(LB)가 아닌 중간면 레이어(LM)에 배치될 수 있다.
중간면 레이어(LM)는 그라운드 플레인 층(128)이 배치되는 레이어일 수 있다. 오픈 스터브(OS)는 공통 라인(CML)으로부터 중간면 레이어(LM)에서 그라운드 플레인 층(128) 사이를 따라서 상기 그라운드 플레인 층(128)과 이격되며 연장될 수 있다. 오픈 스터브(OS)는 오픈 스터브(OS)는 도 2 또는 도 6에 보인 오픈 스터브(126a)일 수 있다. 그라운드 플레인 층(128)이 배치되는 중간면 레이어(LM)에서는 그라운드 플레인 층(128)이 대부분의 면적을 차지할 수 있다. 따라서 그라운드 플레인 층(128)의 일부분을 제거하여 오픈 스터브(OS)가 배치될 공간인 슬릿(slit)을 형성하는 경우에도, 그라운드 플레인 층(128)의 기능에는 영향을 주지 않을 수 있다.
도 19는 본 발명의 일 실시 예 및 비교 실시 예에 따른 반도체 메모리 패키지 각각의 신호 아이 다이어그램이다.
도 19를 참조하면, (a) 및 (b)는 각각 전송 속도가 4266Mbps인 경우에 비교 실시 예에 따른 반도체 메모리 패키지 및 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 신호 아이 다이어그램이고, (c) 및 (d)는 각각 전송 속도가 5600Mbps인 경우에 비교 실시 예에 따른 반도체 메모리 패키지 및 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 신호 아이 다이어그램이다.
비교 실시 예에 따른 반도체 메모리 패키지는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지와 달리, 오픈 스터브(도 1 내지 도 11의 126, 126a, 126b, 126c)를 가지지 않는다.
비교 실시 예에 따른 반도체 메모리 패키지의 신호 아이 다이어그램인 (a) 및 (c)에 비하여, 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 신호 아이 다이어그램인 (b) 및 (d)는 아이 패턴(eye pattern))의 눈 열림(eye opening)의 크기가 더 크게 나타난다. 따라서 본 발명의 일 실시 예에 따른 반도체 메모리 패키지에서 수신한 신호의 품질이 우수함을 알 수 있다.
또한 비교 실시 예에 따른 반도체 메모리 패키지에서 전송 속도가 4266Mbps인 경우(a)와 비교한 전송 속도가 5600Mbps인 경우(c)에서 눈 열림의 크기의 감소 정도보다, 본 발명의 일 실시 예에 따른 반도체 메모리 패키지는 전송 속도가 4266Mbps인 경우(b)와 비교한 전송 속도가 5600Mbps인 경우(d)에서 눈 열림의 크기의 감소 정도가 적은 것을 알 수 있다. 따라서 본 발명의 일 실시 예에 따른 반도체 메모리 패키지는 우수한 고속 동작 특성을 가짐을 알 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 2, 2a, 2b, 2c, 3, 4, 5 : 반도체 메모리 패키지, 100, 100a, 100b, 100c, 102, 102a, 102b, 102c : 패키지 베이스 기판, 126, 126a, 126b, 126c, OS : 오픈 스터브, 128 : 그라운드 플레인 층, 200 : 반도체 메모리 칩, 300 : 본딩 와이어, PKT : 패키지 터미널, CML : 공통 라인, BPT : 분기점, BRL1 : 제1 분기 라인, BRL2 : 제2 분기 라인

Claims (10)

  1. 기판 베이스, 및 상기 기판 베이스의 상면과 하면에 각각 배치되는 복수의 칩 연결 패드와 복수의 외부 연결 패드를 포함하는 패키지 베이스 기판; 및
    상기 패키지 베이스 기판 상에 실장되며 상기 복수의 칩 연결 패드와 전기적으로 연결되는 복수의 칩 패드를 각각 가지는 적어도 2개의 반도체 메모리 칩;를 포함하며,
    상기 복수의 외부 연결 패드 중 하나로부터 상기 적어도 2개의 반도체 메모리 칩 각각의 서로 대응되는 칩 패드까지의 전기적 경로는, 하나의 상기 외부 연결 패드로부터 분기점까지 연장되는 공통 라인, 상기 분기점으로부터 분기하여 상기 적어도 2개의 반도체 메모리 칩 각각의 서로 대응되는 칩 패드까지 연장되는 적어도 2개의 분기 라인으로 구성되고,
    상기 패키지 베이스 기판은, 상기 공통 라인과 연결되는 일단으로부터 다른 전기적 경로와 연결되지 않고 오픈되는 타단까지 연장되며, 상기 적어도 2개의 분기 라인 중 연장 길이가 가장 큰 분기 라인의 연장 길이의 절반보다 길고, 2배보다 짧은 값의 연장 길이를 가지는 오픈 스터브를 더 포함하는 반도체 메모리 패키지.
  2. 제1 항에 있어서,
    상기 오픈 스터브의 상기 일단은 상기 공통 라인의 부분 중 상기 분기점보다 상기 칩 연결 패드에 가까운 부분과 연결되는 것을 특징으로 하는 반도체 메모리 패키지.
  3. 제1 항에 있어서,
    상기 오픈 스터브의 상기 일단은 하나의 상기 외부 연결 패드와 연결되는 것을 특징으로 하는 반도체 메모리 패키지.
  4. 제1 항에 있어서,
    상기 오픈 스터브는 상기 기판 베이스의 하면을 따라서 연장되는 것을 특징으로 하는 반도체 메모리 패키지.
  5. 제1 항에 있어서,
    상기 기판 베이스는 복수의 층으로 이루어지며,
    상기 오픈 스터브는 상기 기판 베이스를 이루는 복수의 층의 사이를 따라서 연장되는 것을 특징으로 하는 반도체 메모리 패키지.
  6. 제5 항에 있어서,
    상기 패키지 베이스 기판은, 상기 기판 베이스를 이루는 복수의 층의 사이에 구성되는 그라운드 플레인 층을 더 포함하고,
    상기 오픈 스터브는 상기 그라운드 플레이 층 사이를 따라서 상기 그라운드 플레인 층과 이격되며 연장되는 것을 특징으로 하는 반도체 메모리 패키지.
  7. 기판 베이스, 상기 기판 베이스의 상면과 하면에 각각 배치되며 전기적으로 연결되는 칩 연결 패드와 외부 연결 패드, 상기 외부 연결 패드와 전기적으로 연결되는 일단과 상기 일단으로부터 연장되며 다른 전기적 경로와 연결되지 않고 오픈되는 타단을 가지는 오픈 스터브를 포함하는 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 실장되며 칩 연결 단자 패드, 칩 패드, 및 상기 칩 연결 단자 패드와 상기 칩 패드를 연결하는 재배선 패턴을 각각 가지는 적어도 2개의 반도체 메모리 칩; 및
    상기 칩 연결 패드와 상기 적어도 2개의 반도체 메모리 칩 각각의 상기 칩 연결 단자 패드 사이를 연결하는 적어도 2개의 본딩 와이어;를 포함하며,
    상기 오픈 스터브의 상기 일단으로부터 상기 타단까지의 연장 길이는, 상기 2개의 본딩 와이어 중 연장 길이가 큰 하나의 연장 길이, 및 상기 재배선 패턴의 연장 길이의 합의 절반보다 길고, 2배보다 짧은 값을 가지는 반도체 메모리 패키지.
  8. 제7 항에 있어서,
    상기 오픈 스터브의 일단은, 상기 칩 연결 패드와 상기 외부 연결 패드 사이의 전기적 경로 중 상기 칩 연결 패드에 가까운 부분과 연결되는 것을 특징으로 하반도체 메모리 패키지.
  9. 복수의 층으로 이루어지는 기판 베이스, 상기 기판 베이스의 상면과 하면에 각각 배치되며 전기적으로 연결되는 칩 연결 패드와 외부 연결 패드, 상기 기판 베이스를 이루는 복수의 층의 사이에 구성되는 그라운드 플레인 층, 상기 외부 연결 패드와 전기적으로 연결되며 상기 그라운드 플레이 층 사이를 따라서 상기 그라운드 플레인 층과 이격되며 연장되는 오픈 스터브를 포함하는 패키지 베이스 기판;
    칩 연결 단자 패드, 칩 패드, 및 상기 칩 연결 단자 패드와 상기 칩 패드를 연결하는 재배선 패턴을 각각 가지고, 상기 패키지 베이스 기판 상에 부착되는 제1 반도체 메모리 칩 및 상기 제1 반도체 메모리 칩 상에 적층되는 제2 반도체 메모리 칩; 및
    상기 제1 및 제2 반도체 메모리 칩의 상기 칩 연결 단자 패드와 상기 칩 연결 패드 사이를 각각 연결하는 제1 본딩 와이어 및 제2 본딩 와이어;를 포함하는 반도체 메모리 패키지.
  10. 제9 항에 있어서,
    상기 그라운드 플레이 층은 상기 기판 베이스의 상면보다 하면에 가까운 레벨에 위치하고,
    상기 오픈 스터브의 연장 길이는, 상기 제2 본딩 와이어의 연장 길이 및 상기 제2 반도체 메모리 칩의 상기 재배선 패턴의 연장 길이의 합의 절반보다 길고, 2배보다 작은 값을 가지는 것을 특징으로 하는 반도체 메모리 패키지.
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