KR20200106337A - 하이브리드 인터포저 및 반도체 패키지 - Google Patents

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KR20200106337A
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

본 개시의 일 실시예는, 적어도 하나의 캐비티를 가지며 상면 및 하면을 연결하는 관통 비아를 갖는 코어 기판과, 상기 코어 기판의 상면에 배치된 절연 부재와 상기 절연 부재에 형성된 재배선층을 갖는 연결 구조체를 구비한 인터포저 기판;과, 상기 인터포저 기판의 연결 구조체의 상면에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 적어도 하나의 반도체 칩;과, 상기 적어도 하나의 캐비티에 수용된 수동 부품;과, 상기 코어 기판과 상기 연결 구조체 사이에 배치되며 상기 적어도 하나의 캐비티를 봉합하는 제1 절연층;과, 상기 제1 절연층에 배치되며 상기 관통 비아와 상기 수동 부품을 상기 재배선층과 연결하는 제1 배선층;과, 상기 코어 기판의 하면에 배치된 제2 절연층;과, 상기 제2 절연층의 하면에 배치되며 상기 관통 비아에 연결되는 제2 배선층을 포함하는 반도체 패키지를 제공한다.

Description

하이브리드 인터포저 및 반도체 패키지{HYBRID INTERPOSER AND SEMICONDUCTOR PACKAGE}
본 개시는 하이브리드 인터포저 및 이를 구비한 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및 HBM(High Bandwidth Memory) 채용으로 인터포저(Interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류를 이루고 있으나, 대면적화 및 저 코스트화를 위하여 글라스(Glass)나 올가닉(Organic) 방식의 개발이 이루어지고 있다.
고성능 반도체 패키지는 기생 인덕턴스 발생으로 인한 파워 노이즈(Power Noise) 및 파워 인티그리티(Power Integrity)를 개선하기 위해서 캐패시터와 같은 수동 부품을 반도체 칩의 인접한 영역에 배치할 필요가 있다.
본 개시를 통하여 해결하고자 하는 기술적 과제들 중 하나는, 수동 부품이 내장될 수 있는 하이브리드 인터포저 및 이를 구비한 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 적어도 하나의 캐비티를 가지며 상면 및 하면을 연결하는 관통 비아를 갖는 코어 기판과, 상기 코어 기판의 상면에 배치된 절연 부재와 상기 절연 부재에 형성된 재배선층을 갖는 연결 구조체를 구비한 인터포저 기판;과, 상기 인터포저 기판의 연결 구조체의 상면에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 적어도 하나의 반도체 칩;과, 상기 적어도 하나의 캐비티에 수용된 수동 부품;과, 상기 코어 기판과 상기 연결 구조체 사이에 배치되며 상기 적어도 하나의 캐비티를 봉합하는 제1 절연층;과, 상기 제1 절연층에 배치되며 상기 관통 비아와 상기 수동 부품을 상기 재배선층과 연결하는 제1 배선층;과, 상기 코어 기판의 하면에 배치된 제2 절연층;과, 상기 제2 절연층의 하면에 배치되며 상기 관통 비아에 연결되는 제2 배선층을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 적어도 하나의 캐비티를 가지며 상면 및 하면을 연결하는 관통 비아를 갖는 코어 기판;과, 상기 적어도 하나의 캐비티에 수용된 수동 부품;과, 상기 코어 기판의 상면에 배치되며 상기 적어도 하나의 캐비티를 봉합하는 제1 절연층;과, 상기 제1 절연층에 배치되며 상기 관통 비아와 상기 수동 부품에 연결되는 제1 배선층;과, 상기 코어 기판의 하면에 배치된 제2 절연층;과, 상기 절연층의 하면에 배치되며 상기 관통 비아와 연결되는 제2 배선층;과, 상기 코어 기판의 상면에 배치된 절연 부재와 상기 절연 부재에 형성되며 상기 제1 배선층에 연결된 재배선층을 갖는 연결 구조체;를 포함하는 하이브리드 인터포저를 제공한다.
본 개시의 여러 효과 중 일 효과로서, 인터포저의 일부를 코어 기판으로 채용하고 코어 기판에 수동 부품을 내장함으로써 수동 부품을 반도체 칩과 인접한 영역에 배치할 수 있다. 코어 기판은 인터포저 제조과정에서 캐리어로 사용됨으로써 별도의 캐리어 없이 인터포저의 연결 구조체(즉, 재배선층)를 형성할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타내는 사시도이다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도다.
도 7은 도 6에 도시된 반도체 패키지를 나타내는 상부 평면도이다.
도 8a 내지 도 8f는 코어 기판 제조과정을 설명하기 위한 주요 공정별 단면도이다.
도 9a 내지 도 9d는 하이브리드 인터포저 및 반도체 패키지 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 10 내지 도 13은 본 개시의 다양한 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타 부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 장치는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 이들 중 일부는 반도체 장치(1121)일 수 있다. 한편, 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 다른 전자기기일 수도 있음은 물론이다.
반도체 장치(또는 반도체 패키지)
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속 패드의 크기와 접속 패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 반도체 장치에 대하여 보다 자세히 알아보도록 한다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체 칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체 칩의 실장 전에 수천 내지 수십 만개의 접속 패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체 칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2220)과 같은 반도체 칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)이 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체 칩과 HBM(2240)과 같은 제2반도체 칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 반도체 장치(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수십만개의 접속 패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 반도체 장치(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1반도체 칩과 HBM(2240)과 같은 제2반도체 칩을 나란하게 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 반도체 장치(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수십만개의 접속 패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 반도체 장치(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다.
한편, 이러한 반도체 장치(2320)의 경우 인터포저(2260) 상에 칩(2220, 2240)을 실장한 후 이를 몰딩하는 패키지 공정을 수행하여 제조한다. 이는 몰딩 공정을 진행하지 않으면 핸들링이 되지 않아 BGA 기판(2210) 등과 연결할 수 없기 때문이며, 따라서 몰딩을 통해 강성을 유지하고 있다. 다만, 몰딩 공정을 진행하는 경우, 상술한 바와 같이 인터포저(2260) 및 칩(2220, 2240)의 몰딩재와의 열팽창계수(CTE) 불일치 등의 이유로 워피지 발생, 언더필수지 채움성 악화, 다이와 몰딩재간 크랙 발생 등의 문제가 발생할 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예를 구체적으로 설명한다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이며, 도 7은 도 6에 도시된 반도체 패키지를 나타내는 상부 평면도이다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 반도체 패키지(300)는, 인터포저 기판(100)과, 인터포저 기판(100) 상에 배치된 복수의 반도체 칩(310A,310B,310C)을 포함한다. 본 실시예에 채용된 인터포저 기판(100)은 코어 기판(110)과 연결 구조체(130)를 결합된 하이브리드 인터포저일 수 있다.
상기 코어 기판(110)은, 제1 및 제2 캐비티(110Ha,110Hb)를 가지며 상면 및 하면을 연결하는 관통 비아(123)를 가지며, 상기 제1 및 제2 캐비티(110Ha,110Hb)에는 복수의 수동 부품(125)이 수용된다. 상기 코어 기판(110)의 상면 및 하면에는 제1 및 제2 절연층(121,122)이 각각 배치된다.
상기 코어 기판(110)은 복수의 수동 부품(1225)을 수용하기 위한 공간을 제공하면서, 인터포저 기판(100)의 강성을 강화하는 역할을 수행할 수 있다. 상기 코어 기판(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 같은 유기 절연물질을 포함할 수 있다. 일부 실시예에서, 상기 코어 기판(110)은 절연 물질을 주된 재료로 다른 무기성분과 혼합되어 사용될 수 있다. 예를 들어, 상기 절연 부재는 무기 필러와 혼합된 수지 또는 무기 필러와 함께 유리섬유(glass fiber)가 함침된 수지를 포함할 수 있다. 특정 예에서, 상기 절연 부재는 ABF(Ajinomoto Build-up Film) 또는 프리프레그(prepreg)일 수 있다.
상기 제1 절연층(121)은 상기 코어 기판(110)과 상기 연결 구조체(130) 사이에 배치되며, 제1 및 제2 캐비티(110Ha,110Hb)의 적어도 일부에 충전되어 복수의 수동 부품(125)을 봉합할 수 있다. 상기 제1 절연층(121)에는 상기 관통 비아(123)와 상기 복수의 수동 부품(125)에 각각 연결된 제1 배선층(115a)이 배치될 수 있다. 구체적으로, 상기 제1 배선층(115a)은 상기 제1 절연층(121) 상면에 배치되며 상기 관통 비아(123)에 연결된 제1 배선 패턴(112a)과, 상기 제1 절연층(121)을 부분적으로 관통하며 상기 복수의 수동 부품(125)의 전극에 연결된 연결 비아(113a)를 포함할 수 있다.
상기 제2 절연층(122)은 상기 코어 기판(110)의 하면에 배치되며, 상기 제2 절연층(122)의 하면에 상기 관통 비아(125)에 연결된 제2 배선층(115b)이 배치된다. 상기 복수의 수동 부품(125)의 전극은 상기 제1 배선층(115a)의 연결 비아(113a)에 연결될 수 있다. 예를 들어, 복수의 수동 부품(125)은, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다.
상기 복수의 수동 부품(125)은 서로 다른 크기와 두께를 가질 수 있다. 상기 제1 및 제2 캐비티(110Ha,110Hb)는 가장 큰 두께의 수동 부품과 동일하거나 클 수 있다. 상기 복수의 수동 부품(125)은 하나의 기준면에 동일한 레벨로 배치될 수 있다. 본 실시예에서는, 제2 절연층(122)의 상면을 기준면으로 하여 복수의 수동 부품(125)의 일면들이 평행하게 배열될 수 있다.
상기 연결 구조체(130)는 상기 코어 기판(110)의 상면에 배치된 절연 부재(131)와 상기 절연 부재(131)에 형성된 재배선층(135)을 포함한다.
본 실시예에 채용된 재배선층(135)은 3 레벨로 예시되어 있다. 구체적으로, 상기 절연 부재(131)는 3개의 절연층을 포함하며, 예를 들어 감광성 절연물질((Photo Imeagable Dielectric, PID)을 포함할 수 있다. 감광성 절연물질을 이용함으로써 포토리소그래피 공정을 이용하여 재배선층(135)을 미세 패턴으로 형성할 수 있다.
상기 재배선층(135)은 3개의 절연층(131) 각각에 배치된 3 레벨의 재배선 패턴(132)과, 상기 절연층(131)을 관통하며 상기 재배선 패턴(132)에 연결된 재배선 비아(133)를 포함한다. 최하부에 위치한 재배선층(135)은 코어 기판(110) 상에 위치한 제1 배선층(121)에 연결되며, 최상부에 위치한 재배선층(135), 특히 재배선 패턴(132)은 접속 랜드(132P)로 제공될 수 있다. 상기 접속 랜드(132P)는 상기 제1 내지 제3 반도체 칩(310A,310B,310C)의 접속 패드(310P)와 제1 전기 연결 금속체(360)에 의해 접속될 수 있다. 상기 접속 랜드(132P)는 표면처리층을 포함할 수 있다. 표면 처리층은 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
이와 같이, 본 실시예에 따른 인터포저(100)는 수동 부품(125)을 실장하기 위한 코어 기판(110)과 그 위에 미세 패턴으로 구현된 연결 구조체(130)를 결합하여 구성함으로써, 전체 두께를 비교적 얇게 유지하면서 수동 부품(125)을 제1 내지 제3 반도체 칩(310A,310B,310C)과 인접하게 배치하고, 인터포저(100)의 제조과정에서는 코어 기판(110)을 캐리어로 사용할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)에 포함되는 각각의 구성 요소에 대하여 더욱 상세히 설명한다.
제1 내지 제3 반도체 칩(310A,310B,310C)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 각각의 바디에는 다양한 회로가 형성되어 있을 수 있다.
제 내지 제3 반도체 칩(310A,310B,310C) 각각의 접속 패드(310P)는 다른 구성요소(예, 인터포저(100))와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 각각의 바디 상에는 접속 패드(310P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 일부 실시예에서, 제1 내지 제3 반도체 칩(310A,310B,310C)의 활성면 상에 별도의 재배선층이 더 형성될 수 있으며, 제1 전기 연결 금속체(360)는 접속 패드(310P)를 접속 랜드(132P)에 연결하며, 솔더와 같은 저융점 금속을 포함할 수 있다. 제1 내지 제3 반도체 칩(310A,310B,310B)은 언더필 수지(330)로 인터포저(100) 상에 고정될 수 있다.
예를 들어, 제2 반도체 칩(310B)은 그래픽스 프로세싱 유닛(GPU)과 같은 어플리케이션 전용 집적회로(ASIC)일 수 있다. 제1 및 제3 반도체 칩(310A,310C)은 각각 고대역폭 메모리(HBM)와 같은 메모리(Memory)일 수 있다. 즉, 제1 내지 제3 반도체 칩(310A,310B,310C)은 각각 수십 만개 이상의 I/O를 갖는 고가의 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 고대역폭 메모리(HBM) 등의 제1 및 제3 반도체 칩(310A,310C)은 그래픽스 프로세싱 유닛(GPU) 등의 어플리케이션 전용 집적회로인 제2 반도체 칩(310B)의 양측에 이와 나란하게 배치될 수 있다.
인터포저(100)의 연결 구조체(110)는 제1 내지 제3 반도체 칩(310A,310B,310C) 각각의 접속 패드(310P)를 재배선한다. 인터포저(120)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(310A,310B,310C) 각각의 접속 패드(310P)가 재배선될 수 있으며, 제2 전기연결 금속체(260)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 구조체(130)는 앞서 설명한 바와 같이, 복수의 절연층(131)과 상기 복수의 절연층(131)에 배치된 재배선층(135)을 포함한다. 연결 구조체(130)의 레벨 수는 3개로 예시되어 있으나, 하나 또는 다른 복수의 개수로 형성될 수 있다.
재배선층(135)은 실질적으로 접속 패드(310P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(135)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선층(135)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(135)은 비아 패드, 접속 랜드를 포함할 수 있다.
제1 및 제2 절연층(121,122)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 제1 및 제2 배선층(115a,115b)과 관통 비아(123)는 연결 구조체(130)의 재배선층(135)과 제2 전기 연결 금속체(260)를 연결하는 배선구조를 제공한다. 또한, 제1 배선층(115a)은 복수의 수동 부품(125)에 접속되어 제1 내지 제3 반도체 칩(310A,310B,310C)과 다른 회로층과 전기적으로 연결시킬 수 있다. 예를 들어, 제1 및 제2 배선층115a,115b)과 관통 비아(123)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다.
제1 및 제2 패시베이션층(210,220)은 인터포저(100)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 구체적으로, 제1 패시베이션층(210)은 연결 구조체(130)의 상면에 배치되어 연결 구조체(130) 및 재배선층(135)를 보호하고, 제2 패시베이션층(220)은 코어 기판(110)의 하면에 배치될 수 있다. 상기 제1 및 제2 패시베이션층(210,220)은 각각 접속 랜드(132P)와 제2 배선층(115b)의 일부를 개방하는 개구를 포함할 수 있다. 예를 들어, 제1 및 제2 패시베이션층(210,220)은 상술한 제1 및 제2 절연층(121,122)의 절연물질에서 설명한 물질, 예를 들면, ABF를 사용할 수 있다.
언더범프 금속층(250)은 전기연결 금속체(260)의 접속 신뢰성을 향상시켜주며, 그 결과 반도체 패키지(100)의 보드 레벨 신뢰성을 개선해준다. 언더범프 금속층(250)은 제2 패시베이션층(220)의 개구 상에 형성되어 제2 배선층(115b)과 전기적으로 연결될 수 있다. 언더범프 금속층(250)은 공지의 메탈화 방법으로 형성 가능하다. 예를 들어, 언더범프금속층(250)은 구리(Cu) 등의 공지의 금속물질을 포함할 수 있다.
제2 전기연결 금속체(220)는 유기 인터포저를 포함하는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100)는 전기연결 금속체(220)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 금속체(220)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결 금속체(220)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 금속체(220)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결 금속체(260)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결 금속체(260)의 수는 제1 내지 제3 반도체 칩(310A,310B,310C)의 접속 패드(310P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결 금속체(260) 중 일부는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 제1 내지 제3 반도체 칩(310A,310B,310C)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 하이브리드 인터포저를 포함하는 반도체 패키지(100)는 팬-아웃 반도체 장치일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
언더필(330)은 제1 내지 제3 반도체 칩(310A,310B,310C)을 하이브리드 인터포저(100) 상에 고정할 수 있다. 언더필(330)는 에폭시 등을 포함하는 공지의 재료를 적용할 수 있다. 일부 실시예에서, 언더필 수지(330)은 생략될 수 있다. 한편, 도면에는 도시하지 않았으나, 필요에 따라서 추가적인 수동부품이 인터포저(100) 상에 제1 내지 제3 반도체 칩(310A,310B,310C)과 나란하게 배치되어 패키징될 수도 있다.
이하, 도 6에 도시된 반도체 패키지 제조방법을 도 8a 내지 도 8e와 도 9a 내지 도 9d를 참조하여 설명한다. 반도체 패키지 제조방법, 특히 하이브리드 인터포저의 제조과정에서 다양한 장점과 효과가 상세히 설명될 수 있다.
도 8a 내지 도 8e는 코어 기판 제조과정을 설명하기 위한 주요 공정별 단면도이다.
도 8a를 참조하면, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 갖는 코어 기판(110)에 제1 및 제2 캐비티(110Ha,110Hb)를 형성한다.
코어 기판(110)의 제1 및 제2 면(110A,110B)을 각각 배치된 금속층을 갖는 동박 적층판(CCL: Copper Clad Laminate)일 수 있다. 도 8a에 도시된 코어 기판(110)은 하나의 반도체 패키지에 해당되는 부분으로서 대형 판넬의 일부로 이해될 수 있다. 실제 공정은 판넬 단위로 수행될 수 있으며, 최종적(예, 도 9d의 공정 후)으로 판넬을 절단한 후에 개별 패키지로 얻어질 수 있다. 상기 제1 및 제2 캐비티(110Ha,110Hb) 형성과정은 레이저 드릴 및/또는 기계적 드릴 및/또는 샌드 블라스트 등을 이용하여 수행될 수 있다.
도 8b를 참조하면, 코어 기판(110)의 제2 면(110B)에 점착성 필름(210)에 부착하고, 제1 및 제2 캐비티(110Ha,110Hb)에 복수의 수동 부품(125)을 배치한다.
점착성 필름(410)은 에폭시 수지를 포함하는 점착성 테이프일 수 있다. 복수의 수동 부품(125)은, MLCC와 같은 캐패시터 뿐만 아니라, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC, EMI 필터를 포함할 수 있다. 상기 복수의 수동 부품(125)은 동일한 두께를 갖는 형태로 예시되어 있으나. 서로 다른 크기와 두께를 가질 수 있다. 상기 제1 및 제2 캐비티(110Ha,110Hb)는 가장 큰 두께의 수동 부품과 동일하거나 클 수 있다. 상기 복수의 수동 부품(125)은 캐리어 필름(410) 상에 평행하게 배열될 수 있다.
도 8c를 참조하면, 복수의 수동 부품(125)이 배치된 제1 및 제2 캐비티(110Ha,110Hb)를 갖는 코어 기판(110)의 제1 면(110A)에 제1 절연층(121)을 형성한다.
본 공정에서는, ABF와 같은 절연 물질을 이용하여 제1 및 제2 캐비티(110Ha,110Hb)의 적어도 일부를 충전하면서 코어 기판(110)의 제1 면(110A)을 덮도록 제1 절연층(121)을 형성한다. 상기 제1 절연층(121)은 복수의 수동 부품(125)을 밀봉하는 봉합 영역(121a)과 후속 공정에서 제1 배선층을 위한 평탄 영역(121b)을 포함할 수 있다.
도 8d를 참조하면, 점착성 필름(410)을 제거하고 코어 기판(110)의 제2 면(110B)에 제2 절연층(122)을 형성한다.
점착성 필름이 제거된 면은 코어 기판의 제2 면과 함께 제1 절연층의 봉합 영역 및 복수의 수동 부품의 일면이 노출될 수 있다. 이러한 제거된 표면에 제2 절연층을 형성한다. 제2 절연층은 제1 절연층의 형성공정과 유사하게 ABF와 같은 절연물질을 이용한 라미네이션 또는 도포 방법을 이용하여 형성될 수 있다.
도 8e를 참조하면, 코어 기판(110)과 제1 절연층에 관통홀과 비아홀을 형성한다.
제1 및 제2 절연층(121,122)이 양면에 배치된 코어 기판(110)을 가공하여 관통홀(TH)을 형성하고, 제1 절연층(121)을 부분적으로 관통시켜 복수의 수동 부품(125)의 전극에 연결된 비아홀(V)을 형성한다. 이러한 가공 공정은 레이저 드릴 공정을 이용하여 수행될 수 있다. 일부 실시예에서, 제2 절연층(122)에도 수동 부품(15)에 연결된 추가적인 비아홀(미도시)을 형성할 수도 있다(도 11 참조).
도 8f를 참조하면, 관통 비아(123)와 함께 제1 및 제2 배선층(115a,115b)을 형성하여 코어 기판(110)의 배선 구조를 제공할 수 있다.
본 공정은 하나의 도금 공정을 이용하여 수행될 수 있다. 상기 코어 기판(110)의 관통홀(TH)에 관통 비아(123)를 형성하여 코어 기판(110)의 양면을 연결하는 전기적 연결경로를 형성한다. 상기 제1 절연층(121) 상에 상기 복수의 수동 부품(125)에 연결되는 제1 배선층(115a)을 형성하고, 상기 제2 절연층(122) 상에 상기 관통 비아(113)와 연결된 제2 배선층(115b)을 형성한다. 상기 제1 배선층(115a)은 상기 제1 절연층(121)에 배치된 제1 배선 패턴(112a)과 제1 절연층(121)을 관통하여 복수의 수동 부품(125)에 연결되는 연결 비아(113a)를 포함할 수 있다.
상기 예시된 공정들을 이용하여 복수의 수동 부품(125)이 내장된 코어 기판(110)을 마련할 수 있다. 도 8f에 도시된 코어 기판(110)은 후속되는 하이브리드 인터포저의 제조공정에서 연결 구조체(130)를 형성하기 위한 캐리어 기능을 대신할 수 있다. 따라서, 연결 구조체를 형성하는 과정에서 별도로 캐리어를 사용하지 않을 수 있다.
도 9a 내지 도 9d는 하이브리드 인터포저 및 반도체 패키지 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 9a를 참조하면, 코어 기판(110) 상에 연결 구조체를 위한 절연층(131a)을 형성한다.
상기 절연층(131a)은 라미네이션 또는 도포 방법을 이용하여 제1 절연층(132) 상에 제1 배선층을 덮도록 형성될 수 있다. 연결 구조체를 위한 절연층(131a)은 앞서 설명한 바와 같이, 감광성 절연물질(PID)을 사용할 수 있다. 따라서, 포토리소그래피 방법을 이용하여 재배선층을 미세 패턴으로 형성할 수 있다.
도 9b를 참조하면, 재배선층(135)을 갖는 연결 구조체(130)를 형성한다.
절연층(131a)에 포토리소그래피 공정을 이용하여 홀을 형성하고, 시드층을 형성하고, 드라이 필름 등을 이용하여 패턴을 형성한 다음, 도금 공정으로 패턴을 채워 재배선층(135)을 형성할 수 있다. 도금 공법으로는 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다. 절연층(131) 및 재배선층(135)을 원하는 횟수로 반복 수행하여 연결 구조체(130)를 형성할 수 있다.
도 9c를 참조하면, 제2 절연층(122)의 하면에 각각 제2 패시베이션층(220)을 형성하고, 제2 패시베이션층(220)에 제2 배선층(115b)의 일부 영역에 노출되도록 개구를 형성한다. 이어, 상기 개구를 통해서 제2 배선층(115b)에 접속되도록 제2 패시베이션층(220) 상에 언더범프 금속층(260)을 형성한다.
또한, 접속 랜드(132P)는 최상위의 재배선 패턴(132) 상에 표면처리층을 형성함으로써 제공될 수 있다. 본 공정을 완료한 후에, 필요에 따라 쿼드 루트(Quad Route) 검사, 재배선층(132) 및 배선 구조의 전기검사 등을 수행할 수 있다.
도 9d를 참조하면, 하이브리드 인터포저(100) 상에 제1 내지 제3 반도체 칩(310A,310B,310C)을 실장한다.
이러한 실장 공정에 앞서, 연결 구조체(130)의 상면에 각각 제1 패시베이션층(210)을 형성하고, 제1 패시베이션층(210)에 접속 랜드(132P)의 일부 영역에 노출되도록 개구를 형성한다. 상에 제1 내지 제3 반도체 칩(310A,310B,310C)의 각 접속 패드가 솔더와 같은 제1 전기 연결 구조체(360)을 이용하여 접속 랜드(132P)에 연결되며, 언더필 수지(330)에 의해 제1 내지 제3 반도체 칩(310A,310B,310C)를 하이브리드 인터포저(100)에 견고하게 고정할 수 있다.
상술된 공정은 예시에 불과하며, 필요에 따라 일부 공정이 추가/변경/삭제되거나, 설명된 공정 순서와 다른 순서로 수행될 수도 있다. 일부 실시예에서, 제1 내지 제3 반도체 칩(310A,310B,310C)의 실장 공정 후에 하이브리드 인터포저(100) 상에 제1 내지 제3 반도체 칩(310A,310B,310C)을 둘러싸는 봉합재를 추가로 형성할 수 있다(도 10 참조). 일부 실시예에서, 제2 패시베이션층(220) 및 언더범프 금속층(250) 형성 공정은 제1 패시베이션층(210) 형성 후에 수행될 수도 있다.
상술된 반도체 패키지는 다양한 형태로 변경되어 실시될 수 있다. 예를 들어, 코어 기판에 내장된 수동 부품은 반도체 칩과 같은 다른 부분을 대체될 수 있다(도 10 참조). 또한, 코어 기판에 내장된 부품은 제1 배선층 뿐만 아니라 제2 배선층과도 연결될 수 있다(도 11 및 도 12 참조).
이하, 첨부된 도면을 참조하여 본 개시에 따른 반도체 패키지의 다양한 실시예를 상세히 설명한다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 10을 참조하면, 본 실시예에 따른 반도체 패키지(300A)는, 제1 캐비티(110Ha)에 수동 부품 대신에 추가적인 반도체 칩(320)을 채용한 점과, 봉합재(340)가 형성된 점을 제외하고, 도 6 및 도 7에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 6 및 도 7에 도시된 반도체 패키지(300)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에서, 제2 캐비티(110Hb)에는 상기 수동 부품(125)이 수용되며, 제1 캐비티(110Ha)에는 추가적인 반도체 칩(320)이 수용될 수 있다. 이와 같이, 복수의 캐비티를 포함할 경우에, 일부 캐비티 또는 수동 부품이 탑재된 캐비티의 잔여 공간에 수동 부품이 아닌 반도체 칩과 같은 다른 형태의 부품이 수용될 수 있다.
또한, 봉합재(340)를 제1 내지 제3 반도체 칩(310A,310B,310C)을 둘러싸도록 인터포저(100) 상에 배치할 수 있다. 본 실시예에서, 봉합재(340)의 상면은 제1 내지 제3 반도체 칩(310A,310B,310C)의 상면들이 노출되도록 그 상면들과 실질적으로 평탄한 공면을 가질 수 있다.
도 11은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 11을 참조하면, 본 실시예에 따른 반도체 패키지(300B)는, 복수의 수동 부품(125)이 제1 배선층(115a) 뿐만 아니라 제2 배선층(115b)에도 연결되는 점을 제외하고, 도 6 및 도 7에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 6 및 도 7에 도시된 반도체 패키지(300)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에서, 복수의 수동 부품(125)이 제1 배선층(115a) 뿐만 아니라 제2 배선층(115b)에도 연결될 수 있다. 상기 제2 배선층(115b)은 상기 제2 절연층(122)의 하면에 배치되며 상기 관통 비아(123)에 연결된 제2 배선 패턴(112b)과, 상기 제2 절연층(122)을 관통하며 상기 수동 부품(125)에 연결된 제2 연결 비아(113b)를 포함할 수 있다. 본 실시예에서는, 수동 부품(125)의 양면 모두에 제1 및 제2 배선층(115a,115b)이 연결된 형태를 예시하였으나, 다른 실시예에서 제1 배선층(115a)이 아닌 제2 배선층(115b)만 수동 부품(125)의 일면에 연결되도록 구성될 수도 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 패키지(300C)는, 제1 캐비티(110Ha)에 수동 부품 대신에 추가적인 반도체 칩(320)을 채용한 점과, 복수의 수동 부품(125)은 물론, 추가적인 반도체 칩(320)도 제1 배선층(115a) 및 제2 배선층(115b) 모두에 연결되는 점을 제외하고, 도 6 및 도 7에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 6 및 도 7에 도시된 반도체 패키지(300)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
상기 제2 배선층(115b)은 도 11에 도시된 실시예와 유사하게, 상기 제2 절연층(122)의 하면에 배치되며 상기 관통 비아(123)에 연결된 제2 배선 패턴(112b)과, 상기 제2 절연층(122)을 관통하며 상기 수동 부품(125)에 연결된 제2 연결 비아(113b)를 포함할 수 있다.
본 실시예에서, 상기 수동 부품(15)뿐만 아니라 추가적인 반도체 칩(320)도 제1 및 제2 배선층(115a,115b)에 연결될 수 있다. 추가적인 반도체 칩(320)은 상하면에 접속 패드(320P)를 갖는 반도체 칩일 수 있다. 예를 들어, 추가적인 반도체 칩(320)은 IGBT 및 FET과 같은 파워 디바이스 칩일 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 13을 참조하면, 본 실시예에 따른 반도체 패키지(300D)는, 코어 기판(100')이 복수의 코어층(110A,110B)으로 구성되는 점을 제외하고, 도 6 및 도 7에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 6 및 도 7에 도시된 반도체 패키지(300)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 코어 기판(100')이 제1 및 제2 코어층(110A,110B)을 포함할 수 있다. 상기 제1 및 제2 코어층(110A,110B)은 그 사이에 배치된 중간 절연층(124)에 결합될 수 있다. 상기 코어 기판(100')은 제1 및 제2 코어층(110A,110B) 및 중간 절연층(124)을 관통하는 관통 비아(123)을 포함할 수 있다. 제1 코어층(110A)은 도 6에 도시된 코어 기판(110)과 유사하게 제1 및 제2 캐비티(110Ha,110Hb)를 구비하며, 각 캐비티(110Ha,110Hb)에 복수의 수동 부품(125)이 탑재되고, 제1 배선층(115a)에 전기적으로 연결될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
상술된 실시예에서는 코어 기판에 복수의 캐비티를 포함하는 형태로만 예시되어 있으나, 하나의 캐비티를 포함하며, 캐비티에 실장되는 수동 부품도 복수로 한정되지 않으며 하나의 수동 부품을 포함할 수 있다. 동일한 캐비티에 수동 부품과 반도체 칩이 함께 탑재될 수도 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 적어도 하나의 캐비티를 가지며 상면 및 하면을 연결하는 관통 비아를 갖는 코어 기판과, 상기 코어 기판의 상면에 배치된 절연 부재와 상기 절연 부재에 형성된 재배선층을 갖는 연결 구조체를 구비한 인터포저 기판;
    상기 연결 구조체의 상면에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 적어도 하나의 반도체 칩;
    상기 적어도 하나의 캐비티에 수용된 수동 부품;
    상기 코어 기판과 상기 연결 구조체 사이에 배치되며 상기 적어도 하나의 캐비티를 봉합하는 제1 절연층;
    상기 제1 절연층에 배치되며 상기 관통 비아와 상기 수동 부품을 상기 재배선층과 연결하는 제1 배선층;
    상기 코어 기판의 하면에 배치된 제2 절연층; 및
    상기 제2 절연층의 하면에 배치되며 상기 관통 비아에 연결되는 제2 배선층을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 배선층은 상기 제1 절연층의 상면에 배치되며 상기 관통 비아에 연결된 제1 배선 패턴과, 상기 제1 절연층을 부분적으로 관통하며 상기 수동 부품에 연결된 제1 연결 비아를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 배선층은 상기 제2 절연층의 하면에 배치되며 상기 관통 비아에 연결된 제2 배선 패턴과, 상기 제2 절연층을 관통하며 상기 수동 부품에 연결된 제2 연결 비아를 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 연결 구조체의 절연 부재는 감광성 절연(PID) 물질을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    적어도 하나의 캐비티는 제1 캐비티 및 제2 캐비티를 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 수동 부품은 상기 제1 및 제2 캐비티에 각각 배치된 복수의 수동 부품을 포함하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 수동 부품은 상기 제1 캐비티에 배치되며.
    상기 제2 캐비티에 수용되며, 상기 제1 및 제2 배선층 중 적어도 하나에 연결된 추가적인 반도체 칩을 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 칩의 접속 패드와 상기 재배선층은 제1 전기 연결 금속체에 의해 연결되는 반도체 패키지.
  9. 제8항에 있어서,
    상기 반도체 칩과 상기 연결 구조체의 상면 사이에 배치된 언더필을 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 연결 구조체의 상면에 배치되며, 상기 재배선층의 일 영역을 개방하는 복수의 개구를 갖는 제1 패시베이션층을 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제2 절연층의 하면에 배치되며, 상기 제2 배선층의 일 영역을 개방하는 복수의 개구를 갖는 제2 패시베이션층을 더 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제2 패시베이션층 상에 배치되며 상기 복수의 개구를 통해서 상기 제2 배선층의 일 영역에 연결된 복수의 전기 연결 금속체를 더 포함하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 코어 기판은 복수의 코어층과 그 사이에 배치된 추가적인 절연층을 포함하는 반도체 패키지.
  14. 적어도 하나의 캐비티를 가지며 상면 및 하면을 연결하는 관통 비아를 갖는 코어 기판;
    상기 적어도 하나의 캐비티에 수용된 수동 부품;
    상기 코어 기판의 상면에 배치되며 상기 적어도 하나의 캐비티를 봉합하는 제1 절연층;
    상기 제1 절연층에 배치되며 상기 관통 비아와 상기 수동 부품에 연결되는 제1 배선층;
    상기 코어 기판의 하면에 배치된 제2 절연층;
    상기 절연층의 하면에 배치되며 상기 관통 비아와 연결되는 제2 배선층; 및
    상기 코어 기판의 상면에 배치된 절연 부재와 상기 절연 부재에 형성되며 상기 제1 배선층에 연결된 재배선층을 갖는 연결 구조체;를 포함하는 하이브리드 인터포저.
  15. 제14항에 있어서,
    상기 절연 부재는 감광성 절연물질로 이루어진 복수의 절연층을 포함하며, 상기 재배선층은 상기 복수의 절연층 상에 각각 배치된 복수의 재배선층을 포함하는 하이브리드 인터포저.
  16. 제14항에 있어서,
    상기 제1 배선층은 상기 제1 절연층의 상면에 배치되며 상기 관통 비아에 연결된 제1 배선 패턴과, 상기 제1 절연층을 부분적으로 관통하며 상기 수동 부품에 연결된 제1 연결 비아를 포함하고,
    상기 제2 배선층은 상기 제2 절연층의 하면에 배치되며 상기 관통 비아에 연결된 제2 배선 패턴과, 상기 제2 절연층을 관통하며 상기 수동 부품에 연결된 제2 연결 비아를 포함하는 하이브리드 인터포저.
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