KR20190105378A - 팬-아웃 반도체 패키지 모듈 - Google Patents

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KR20190105378A
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Abstract

본 발명은 제조가 용이한 팬-아웃 반도체 패키지 모듈에 관한 것이다. 본 발명의 실시예에 따른 팬-아웃 반도체 패키지 모듈은, 배선층을 구비하는 제1 연결부재, 상기 제1 연결부재에 실장되는 제1수동부품, 상기 제1 연결부재 및 상기 제1수동부품의 적어도 일부를 봉합하는 제1봉합부, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며 상기 제1 연결부재와 상기 제1 봉합부를 관통하는 제1관통홀 내에 배치되는 반도체칩, 상기 반도체칩의 적어도 일부를 덮으며, 상기 제1 봉합부와 상기 제1 연결부재의 적어도 일부를 봉합하는 제2 봉합부, 및 상기 제1 연결부재와 상기 반도체칩의 활성면에 배치되며 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 재배선층을 포함하는 제2 연결부재를 포함할 수 있다.

Description

팬-아웃 반도체 패키지 모듈{FAN-OUT SEMICONDUCTOR PACKAGE MODULE}
본 개시는 반도체칩을 다수의 수동부품과 함께 하나의 패키지 내에 실장하여 모듈화한 반도체 패키지 모듈에 관한 것이다.
휴대용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
일본공개특허 제2005-311249호
본 발명의 여러 목적 중 하나는 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있는 팬-아웃 반도체 패키지 모듈을 제공하는 것이다.
또한 본 발명의 여러 목적 중 하나는 봉합재를 형성하는 과정에서 소형의 부품들이 들뜨거나 실장 위치에서 벗어나는 것을 방지할 수 있는 용이한 팬-아웃 반도체 패키지 모듈을 제공하는 것이다.
본 발명에서 제안하는 여러 해결 수단 중 하나는 다수의 수동부품과 반도체칩을 함께 하나의 패키지 내에 실장하여 모듈화하되, 수동부품을 크기에 따라 다른 영역에 배치하여 봉합하는 것이다.
예를 들면, 본 발명의 실시예에 따른 팬-아웃 반도체 패키지 모듈은, 배선층을 구비하는 제1 연결부재, 상기 제1 연결부재에 실장되는 제1수동부품, 상기 제1 연결부재 및 상기 제1수동부품의 적어도 일부를 봉합하는 제1봉합부, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며 상기 제1 연결부재와 상기 제1 봉합부를 관통하는 제1관통홀 내에 배치되는 반도체칩, 상기 반도체칩의 적어도 일부를 덮으며, 상기 제1 봉합부와 상기 제1 연결부재의 적어도 일부를 봉합하는 제2 봉합부, 및 상기 제1 연결부재와 상기 반도체칩의 활성면에 배치되며 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 재배선층을 포함하는 제2 연결부재를 포함할 수 있다.
본 발명의 여러 효과 중 일 효과로서 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고 반도체칩과 수동부품간 전기적 경로를 최소화하면서 수율 문제를 해결할 수 있다. 또한 봉합재를 형성하는 과정에서 크기가 작은 수동부품들이 봉합재에 의해 가해지는 압력에 의해 들뜨거나 틀어지는 것을 방지할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도.
도 9는 팬-아웃 반도체 패키지 모듈의 실시예를 개략적으로 나타낸 단면도.
도 10은 도 9의 Ⅰ-Ⅰ'에 따른 단면도.
도 11은 도 9의 팬-아웃 반도체 패키지 모듈에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도.
도 12a 내지 도 12d는 도 9에 도시된 팬-아웃 반도체 패키지 모듈의 개략적인 제조 방법을 설명하는 도면.
도 13은 팬-아웃 반도체 패키지 모듈의 다른 실시예를 개략적으로 나타낸 단면도.
도 14는 팬-아웃 반도체 패키지 모듈의 다른 실시예를 개략적으로 나타낸 단면도.
도 15는 본 발명에 따른 팬-아웃 반도체 패키지 모듈을 전자기기에 적용하는 경우의 효과를 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130, encapsulant)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(123) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
반도체 패키지 모듈
도 9는 팬-아웃 반도체 패키지 모듈의 실시예를 개략적으로 나타낸 단면도이고, 도 10은 도 9의 Ⅰ-Ⅰ'에 따른 단면도이다.
도면을 참조하면, 본 실시예에 따른 팬-아웃 반도체 패키지 모듈(100A)은 제1 내지 제5관통홀(110HA, 110HB, 110HC, 110HD, 110HE)과 배선층을 갖는 제1 연결부재(110), 제1관통홀(110HA)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 제1 연결부재(110)에 실장되는 하나 이상의 제1수동부품(125A), 제2관통홀(110HB) 내지 제5관통홀(110HE)에 배치되는 하나 이상의 제2수동부품(125B), 제1 연결부재(110) 및 제1수동부품(125A)의 적어도 일부를 덮으며 제2 내지 제5관통홀(110HB, 110HC, 110HD, 110HE) 각각의 적어도 일부를 봉합하는 제1봉합부(131), 반도체칩(120)의 적어도 일부를 덮으며 제1 연결부재(110)와 제1봉합부(131)의 적어도 일부를 봉합하는 제2봉합부(132), 제1 연결부재(110)와 반도체칩(120)의 활성면에 배치되며 접속패드(122) 및 상기 제1 내지 제2수동부품(125A, 125B)과 전기적으로 연결된 재배선층(142)을 포함하는 제2 연결부재(140), 제2 연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부에 형성되며 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되며 언더범프금속층(160)을 통하여 재배선층(142)과 전기적으로 연결된 전기연결구조체(170)를 포함한다.
최근 모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다. 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
반면, 본 실시예에 따른 팬-아웃 반도체 패키지 모듈(100A)은 다수의 수동부품(125A, 125B)이 반도체칩(120)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있어 마더보드(mother board) 등의 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 반도체칩(120)과 수동부품(125A, 125B) 사이의 전기적인 경로를 최소화할 수 있으므로, 노이즈 문제를 개선할 수 있다.
이에 더하여, 본 실시예에 따른 팬-아웃 반도체 패키지 모듈(100A)은 2단계(2-Step)로 봉합 공정을 진행하며, 이때 상대적으로 두께가 얇은 제1수동부품(125A)을 먼저 제1 연결부재(110)의 표면에 실장한 후, 제2수동부품(125B)을 제2 내지 5관통홀(110HB, 110HC, 110HD, 110HE)에 배치하여 제1봉합부(131)로 봉합한다. 그리고 반도체칩(120)을 제1관통홀(110HA)에 배치하여 제2봉합부(132)로 봉합한다.
이에 제1수동부품(125A)과 제2 수동부품(125B)을 봉합하는 제1봉합부(131)에 이용되는 봉합 물질(예컨대 레진 등)의 양을 줄일 수 있으며, 봉합 물질의 플로우 제어가 가능해져, 수동부품(125A, 125B)이 들뜨거나 실장 위치에서 벗어나는 등의 실장 불량 문제를 개선할 수 있다.
이에 더하여, 크기가 작은 제1수동부품들(125A)을 제1 연결부재(110)에 먼저 실장한 후, 제1봉합부(131)로 봉합하므로, 봉합 물질을 주입하는 과정에서 크기가 작은 제1수동부품들(125A)이 봉합 물질로부터 가해지는 압력에 의해 틀어지거나 들뜨는 문제를 해소할 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1 연결부재(110)는 구체적인 재료에 따라 패키지 모듈(100A)의 강성을 보다 개선시킬 수 있으며, 봉합부(131, 132)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1 연결부재(110)는 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE)을 가진다. 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE)은 각각 물리적으로 이격되어 있을 수 있다. 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE) 내에는 반도체칩(120) 및 제2수동부품(125B)이 배치된다. 반도체칩(120) 및 제2수동부품(125B)은 각각 관통홀(110HA, 110HB, 110HC, 110HD, 110HE)의 벽면과 소정거리 이격되어 관통홀(110HA, 110HB, 110HC, 110HD, 110HE)의 벽면으로 둘러싸일 수 있다. 다만, 필요에 따라 변형도 가능하다. 제1 연결부재(110)의 두께는 반도체칩(120) 보다 상대적으로 얇을 수 있으며, 예컨대 0.5T(㎜) 이하일 수 있으나, 이에 한정되는 것은 아니다.
제1 연결부재(110)는 절연층(111)을 포함한다. 절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-upFilm), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 제1 연결부재(110)는 강성 유지를 위하여 제1봉합부(131) 대비 엘라스틱 모듈러스(elastic modulus)가 클 수 있다. 예컨대, 제1 연결부재(110)의 절연층(111)은 유리섬유, 무기필러, 및 절연수지를 포함하는, 예컨대 프리프레그일 수 있고, 제1봉합부(131)는 무기필러 및 절연수지를 포함하는, 예컨대 ABF일 수 있으나, 이에 한정되는 것은 아니다.
제1 연결부재(110)의 상면과 하면, 그리고 제2 내지 제5관통홀(110HB, 110HC, 110HD, 110HE)의 벽면에는 필요에 따라서 각각 배선층(115)이 형성될 수 있다. 배선층(115)은 절연층(111)의 벽면, 상면 및 하면 중 적어도 한 곳에 배치될 수 있다. 배선층(115)을 통하여 전자파 차폐와 방열 효과를 가질 수 있다. 배선층(115)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다.
이러한 배선층(115)은 회로 배선의 형태로 배치될 수 있으며, 후술되는 제1수동부품(125A)은 상기한 배선층(115)을 통해 제2 연결부재(140)와 전기적으로 연결될 수 있다.
또한 제1 연결부재(110)의 내부에는 적어도 하나의 비아(113)가 구비될 수 있다.
비아(113)는 제1 연결부재(110)의 상면과 하면에 배치된 배선층(115)을 전기적으로 연결시키며, 그 결과 제1 연결부재(110) 내에 전기적 경로를 형성시킨다.
비아(113)는 도전성 물질로 형성되며, 비아 홀 내에 도전성 물질을 완전히 충전하여 형성하거, 도전성 물질을 비아 홀의 벽면에 도포한 형태로 형성될 수 있다.
또한, 본 실시예에서 비아(113)는 원기둥 평태로 형성되나, 이에 한정되는 것은 아니며, 원뿔 형상이나 테이퍼형상 등 공지된 모든 형상이 적용될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니다. 한편, 반도체칩(120)은 별도의 범프나 재배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 이 경우, 반도체칩(120)은 제2 연결부재(140)의 비아(143)와 물리적으로 접할 수 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다.
수동부품(125A, 125B)으로는 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 파워 인덕터, 비드(bead) 중 어느 하나가 이용될 수 있으나 이에 한정되는 것은 아니다. 수동부품들(125A, 125B)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품들(125A, 125B)은 반도체칩(120)과도 다른 두께를 가질 수 있다. 상대적으로 높이가 낮은, 예컨대 두께 0.5mm 이하의 제1 수동부품(125A)은 제1 연결부재(110)의 상부면에 실장되며, 상대적으로 높이가 높은, 예컨대 두께 0.7mm 이하의 제2수동부품(125B)은 제2 내지 5관통홀(110HB, 110HC, 110HD, 110HE)에 배치된다.
본 실시예에 따른 팬-아웃 반도체 패키지 모듈(100A)은 이와 같이 두 단계 이상의 봉합 과정을 통해 전자 소자들(120, 125A, 125B)을 봉합하는 바, 상술한 두께 편차에 따른 여러 불량 문제를 최소화 시킬 수 있다. 수동부품(125A, 125B) 각각의 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 더 많을 수도 있고, 더 적을 수도 있다.
제1수동부품(125A) 각각은 제1 연결부재(110)의 배선층(115)과 비아(113)를 통해 제2 연결부재(140)와 물리적으로 접할 수 있으며, 재배선층(142)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다.
또한 제2수동부품(125B) 각각은 제2 연결부재(140)의 비아(143)나 재배선층(142)과 물리적으로 접할 수 있으며, 재배선층(142)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다.
제1봉합부(131)는 제1 연결부재(110) 및 제1 내지 제2수동부품(125A, 125B) 각각의 적어도 일부를 덮으며 봉합한다. 또한, 재2 내지 제5관통홀(110HB, 110HC, 110HD, 110HE) 각각의 적어도 일부를 채운다.
제1봉합부(131)는 절연물질을 포함하는 봉합재(encapsulant)로 구성된다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 프리프레그, ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수 있으며, 필요에 따라서는 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
한편, 제1봉합부(131)와 제1 연결부재(110)의 표면에는 제1차폐층(116)이 구비될 수 있다. 제1차폐층(116)은 전자기파를 차폐하기 위해 구비되며, 이에 따라 금속 재질로 형성될 수 있다.
예를 들어 1차폐층(116)은 구리층으로 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다.
제2봉합부(132)는 반도체칩(120)의 적어도 일부를 덮으며, 제1봉합부(131)와 제1 연결부재(110)의 적어도 일부를 덮으며 봉합한다. 또한, 제1관통홀(110HA)의 적어도 일부를 채운다.
제2봉합부(132) 역시 절연물질을 포함하는 봉합재(encapsulant)로 구성된다 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 프리프레그, ABF, FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC, PIE 등의 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
제2봉합부(132)는 제1봉합부(131)를 덮는 형태로 배치된다. 따라서 제2봉합부(132)의 상면은 제1봉합부(131)의 상면 보다 상부에 위치한다.
한편, 제2봉합부(132)의 표면에 제2차폐층(117)이 구비될 수 있다.
제2차폐층(117)은 제1차폐층(116)과 마찬가지로 전자기파를 차폐하기 위해 구비되며, 따라서 제1차폐층(116)을 형성하는 물질 중 어느 하나가 이용될 수 있다.
예컨대 제2차폐층(117)은 제1차폐층(116)과 동일한 물질로 형성될 수 있으나, 본 발명의 구성이 이에 한정되는 것은 아니며, 전자기파를 차폐할 수만 있다면 다양한 물질이 이용될 수 있다.
제1봉합부(131)와 제2봉합부(132)는 동일한 재료를 포함할 수 있고, 다른 재료를 포함할 수도 있다. 제1봉합부(131)와 제2봉합부(132)가 동일한 재료를 포함하는 경우라도 이들 사이의 경계가 확인될 수 있다. 제1봉합부(131)와 제2봉합부(132)는 유사한 물질을 포함하되, 색이 다를 수도 있다. 예를 들면, 제1봉합부(131)가 제2봉합부(132) 보다 투명할 수 있다. 즉, 경계가 분명할 수 있다.
제2 연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선한다. 또한, 반도체칩(120)과 수동부품(125A, 125B)을 전기적으로 연결한다. 제2 연결부재(140)를 통하여 다양한 기능을 가지는 수십 내지 수백만 개의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다.
제2 연결부재(140)는 절연층(141), 절연층(141) 상에 적층 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 제2 연결부재(140)의 절연층(141)과 재배선층(142)은 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
따라서, 반도체칩(120)은 제2 연결부재(140)의 표면에 배치되어 재배선층(142)과 전기적으로 연결된다. 또한 제1 연결부재(110)는 제2 연결부재(140)의 표면에 적층되는 형태로 배치된다.
절연층(141)의 물질로는 전술한 다양한 절연물질이 선택적으로 사용될 수 있다. 또한 상술한 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 예컨대, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치(Fine pitch)를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122), 제2수동부품(125B) 등을 전기적으로 연결시킨다. 비아(143)는 반도체칩(120)의 접속패드(122) 및 제2수동부품(125B)의 전극패드와 물리적으로 접할 수 있다. 이때, 반도체칩(120)은 범프나 솔더볼이 등이 없는 베어 다이 형태로 마련되어 제2 연결부재(140)의 비아(143)에 직접 연결될 수 있다. 또한 제2수동부품(125B) 역시 솔더범프 등을 이용하는 표면실장 타입이 아닌 임베디드 타입으로 마련되어 제2 연결부재(140)의 비아(143)에 직접 연결될 수 있다. 다만, 필요에 따라서는 제2수동부품(125B)이 임베디드 타입(예컨대 빌드업용)이 아닌 일반 타입(예컨대 표면실장형)일 수 있으며, 이 경우 솔더범프 등을 이용하여 실장될 수도 있다.
비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 비아(143)의 형상으로는 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(150)은 제2 연결부재(140)를 외부 환경으로부터 보호할 수 있다. 패시베이션층(150)은 제2 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속층(160) 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지 모듈(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 제2 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지된 금속 배선 기술(Metallization)로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 반도체 패키지 모듈(100A)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 반도체 패키지 모듈(100A)은 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11은 도 9의 팬-아웃 반도체 패키지 모듈에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 대형 사이즈의 판넬(500)을 이용하여 제조될 수 있다. 판넬(500)의 사이즈는 통상의 웨이퍼의 사이즈의 2배~4배 이상일 수 있으며, 따라서 한 번의 공정을 통하여 보다 많은 수의 팬-아웃 반도체 패키지 모듈(100A)을 제조할 수 있다. 즉, 생산성을 매우 높일 수 있다. 특히, 각각의 패키지 모듈(100A)의 사이즈가 클 수록 웨이퍼를 이용하는 경우 대비 상대적인 생산성이 높아질 수 있다. 판넬(500)의 각각의 유닛 부분은 후술하는 제조방법에 처음으로 준비되는 제1 연결부재(110)일 수 있다. 이러한 판넬(500)을 이용하여 한 번의 공정으로 복수의 팬-아웃 반도체 패키지 모듈(100A)을 동시에 제조한 후, 공지의 절단 공정, 예컨대 다이싱 공정 등을 이용하여 이들을 절단하여 각각의 팬-아웃 반도체 패키지 모듈(100A)을 얻을 수 있다.
도 12a 내지 도 12d는 도 9에 도시된 팬-아웃 반도체 패키지 모듈의 개략적인 제조 방법을 설명하는 도면이다.
도 12a를 참조하면, 먼저, 제1 연결부재(110)를 준비한다. 제1 연결부재(110)는 상술한 판넬(500)로 동박적층판(CCL)을 도입한 것일 수 있다.
제1 연결부재(110)는 적어도 하나의 비아(113)를 구비한다. 비아(113)는 제1 연결부재(110)를 천공하여 비아 홀(hole)을 형성한 후, 비아 홀 내에 도전성 물질을 도포하거나 충전함으로써 형성될 수 있다.
다음으로, 제1 연결부재(110)에 관통홀(110HB, 110HC, 110HD, 110HE)을 형성한다. 도 12a는 단면도이므로 제2 및 제3관통홀(110HB, 110HC)만 표현되었으나, 제4 내지 제5관통홀(110HD, 100HE) 역시 형성될 수 있음은 물론이다. 관통홀(110HB, 110HC, 110HD, 110HE)은 각각 절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 형성할 수 있다. 경우에 따라서는 샌드 블러스트나 화학적인 방법이 이용될 수도 있다.
이어서, 제1 연결부재(110)의 표면에 배선층(115)을 형성한다.
먼저 동박적층판의 동박을 시드층으로 하여 도금공정을 진행함으로써 금속층을 형성한다. 이 과정에서 금속층은 비아(113)와 연결된다.
이어서, 제1 연결부재(110)의 표면에 형성된 금속층을 패터닝하여 배선층(115)을 완성한다. 배선층(115)은 포토리소그래피 방법을 통해 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 12b를 참조하면, 제1 연결부재(110)의 표면에 형성된 배선층(115) 상에 제1수동부품(125A)을 실장한다. 제1 연결부재(110) 상에 실장되는 제1수동부품(125A)은 0.5mm 이하의 두께를 갖는 부품들로 구성될 수 있다. 본 단계에서 제1수동부품(125A)은 도전성 접착제를 매개로 배선층(115)에 접합된다. 예를 들어 제1수동부품(125A)은 솔더링(soldering)을 통해 배선층(115)에 실장될 수 있다. 따라서 제1수동부품(125A)은 임베딩용 부품이 아닌 일반 부품(예컨대 표면 실장용 부품)으로 구성될 수 있다.
다음으로, 제1 연결부재(110)의 하면에 제1점착필름(211)을 부착하고, 관통홀(110HB, 110HC, 110HD, 110HE) 내에 각각 제2수동부품(125B)을 배치한다. 제1점착필름(211)은 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다.
이어서 제1 연결부재(110) 상에 절연부재(133)를 적층한다.
절연부재(133)를 생략하는 경우, 후술되는 봉합 과정에서 봉합 물질이 공급되면서 가해지는 압력에 의해 제1 연결부재(110)와 높이 차가 큰 제2수동부품들(125B) 이 넘어지거나 실장 위치에서 틀어질 수 있다.
따라서 상기한 문제를 방지하기 위해, 본 실시예에서는 절연부재(133)를 관통홀(110HB, 110HC, 110HD, 110HE)이 형성되지 않은 제1 연결부재(110) 상부면에 적층배치한다. 절연부재(133)는 후술되는 제1봉합부(131) 내에 완전히 매립될 수 있다. 이 경우, 절연부재(133)의 두께는 제1봉합부(131)의 두께보다 작게 형성된다.
절연부재(133)는 제1봉합부(131)와 동일한 재질로 구성될 수 있다. 이 경우, 완성된 패키지 모듈(100A)에서는 절연부재(133)와 제1봉합부(131)가 명확하게 구분되지 않을 수 있다. 그러나 이에 한정되지 않으며 필요에 따라 절연부재(133)를 제1봉합부(131)와 다른 재질로 구성하는 것도 가능하다.
다음으로, 도 12c를 참조하면, 제1봉합부(131)를 이용하여 제1 연결부재(110) 및 수동부품(125A, 125B)을 봉합한다. 제1봉합부(131)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 또한 이 과정에서 제1봉합부(131)는 절연부재(133)를 내부에 완전히 매립할 수 있다.
다음으로, 제1점착필름(211)을 제거한다. 제1점착필름(211)을 떼어내는 방법으로는 기계적인 방법을 이용할 수 있다. 다음으로, 제1봉합부(131)와 제1 연결부재(110)를 관통하는 제1관통홀(110HA)을 형성한다. 제1 관통홀(110HA)은 제1 연결부재(110)나 절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 형성할 수 있다. 경우에 따라서는 샌드 블러스트나 화학적인 방법을 이용할 수도 있다.
제1관통홀(110HA)이 형성되면, 제1봉합부(131)와 제1 연결부재(110)의 표면에 제1차폐층(116)을 형성한다. 제1차폐층(116)은 전자기파를 차폐하기 위해 구비된다. 따라서 제1차폐층(116)은 금속 재질로 형성될 수 있으며, 예를 들어 구리층으로 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다.
제1차폐층(116)은 제1봉합부(131)와 제1 연결부재(110)가 형성하는 표면 전체에 형성될 수 있다. 따라서 제1관통홀(110HA)의 내부 벽면에도 형성된다.
다음으로, 제1 연결부재(110)의 하면에 제2점착필름(212)을 부착하고, 제1관통홀(110HA) 내에 반도체칩(120)을 배치한다. 반도체칩(120)은 페이스-다운 형태로 배치될 수 있다. 제2점착필름(212) 역시 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 12d를 참조하면, 제2봉합부(132)를 이용하여 제1관통홀(110HA) 내부를 채우며 반도체칩(120) 및 제1봉합부(131)의 적어도 일부를 봉합한다. 이 과정에서 제1관통홀(110HA)로 노출된 제1 연결부재(110, 실질적으로는 노출면에 제1차폐층(116)이 형성됨)도 함께 봉합된다.
또한 제2봉합부(132)는 제1봉합부(131)의 상부에도 배치되어 제1봉합부(131) 전체를 봉합할 수 있다.
제2봉합부(132) 역시 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다.
이어서, 제2봉합부(132)의 표면에 제2차폐층(117)을 형성한다. 제2차폐층(117)은 제1차폐층(116)과 마찬가지로 전자기파를 차폐하기 위해 구비된다. 따라서 제2차폐층(117)은 제1차폐층(116)을 형성하는 물질 중 어느 하나가 이용될 수 있으며, 제1차폐층(116)과 동일한 물질로 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 전자기파를 차폐할 수만 있다면 다양한 물질이 이용될 수 있다.
다음으로, 제2점착필름(212)을 제거하고, 제2점착필름(212)이 제거된 하부 영역에 제2 연결부재(140)를 형성한다. 제2 연결부재(140)는 공지의 라미네이션 방법이나 도포 방법으로 절연층(141)을 형성하고, 포토리소그래피 방법이나 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 비아(143)를 위한 홀을 형성한 후, 전해도금, 무전해도금 등의 공지의 도금 방법으로 재배선층(142) 및 비아(143)를 형성하는 방법으로 형성할 수 있다. 다음으로, 공지의 라미네이션 방법이나 도포 방법으로 패시베이션층(150)을, 공지의 메탈화 방법으로 언더범프금속층(160)을, 그리고 공지의 방법으로 전기연결구조체(170)를 형성한다.
도 11의 판넬(500)등을 이용하는 경우, 일련의 과정을 통하여 한 번의 공정 과정으로 복수의 팬-아웃 반도체 패키지 모듈(100A)이 제조될 수 있다. 이후, 다이싱 공정 등을 통하여 각각의 팬-아웃 반도체 패키지 모듈(100A)을 얻을 수 있다.
도 13은 팬-아웃 반도체 패키지 모듈의 다른 실시예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 본 일례에 따른 팬-아웃 반도체 패키지 모듈(100B)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 제1 연결부재(110)가 제2 연결부재(140)와 접하는 제1절연층(111a), 제2 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1 연결부재(110)의 배선층(112a, 112b, 112c)의 두께는 제2 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1 연결부재(110)는 기판 공정을 통하여 제조될 수 있는바 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2 연결부재(140)는 반도체 공정을 통하여 제조될 수 있는바, 박형화를 위하여 배선층(112a, 112b, 112c) 보다 작은 사이즈로 형성할 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-upFilm), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다. 또한, 수동부품(125A, 125B)와도 전기적으로 연결될 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 제1 연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 제1비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
도 14는 팬-아웃 반도체 패키지 모듈의 다른 실시예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100C)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 제1 연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a) 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 재배선층(112c), 제1절연층(111a) 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 제1 연결부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3비아(113b, 113c)보다 직경이 클 수 있다.
제1 연결부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 제2 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1 연결부재(110)의 배선층(112a, 112b, 112c, 112d)는 접속패드(122) 및 수동부품(125A, 125B)와 전기적으로 연결될 수 있다.
도 15는 본 발명에 따른 팬-아웃 반도체 패키지 모듈을 전자기기에 적용하는 경우의 효과를 설명하기 위한 도면이다.
도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 마더보드(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 본 개시에 따른 팬-아웃 반도체 패키지 모듈(100A, 100B, 100C, 100D)를 적용하는 경우, 모듈(1150)의 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 반도체 패키지
100A~100C: 팬-아웃 반도체 패키지 모듈
110: 제1 연결부재 111, 111a~111d: 절연층
112a~112d, 115: 배선층 113a~113c: 비아
116: 제1차폐층 117: 제2 차폐층
120: 반도체칩 121: 바디
122: 접속패드 125A, 125B: 수동부품
131, 132: 봉합부
140: 제2 연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 160: 언더범프금속층
170: 전기연결구조체
211, 212: 점착필름

Claims (16)

  1. 배선층을 구비하는 제1 연결부재;
    상기 제1 연결부재에 실장되는 제1수동부품;
    상기 제1 연결부재 및 상기 제1수동부품의 적어도 일부를 봉합하는 제1봉합부;
    접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 제1 연결부재와 상기 제1봉합부를 관통하는 제1관통홀 내에 배치되는 반도체칩;
    상기 반도체칩의 적어도 일부를 덮으며, 상기 제1봉합부와 상기 제1 연결부재의 적어도 일부를 봉합하는 제2봉합부; 및
    상기 제1 연결부재와 상기 반도체칩의 활성면에 배치되며, 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 재배선층을 포함하는 제2 연결부재;
    를 포함하는 팬-아웃 반도체 패키지 모듈.
  2. 제 1 항에 있어서,
    상기 제1 연결부재는 상기 제1관통홀과 이격 배치되는 제2관통홀을 더 포함하고,
    상기 제2관통홀에는 제2수동부품이 배치되는 팬-아웃 반도체 패키지 모듈.
  3. 제 2 항에 있어서,
    상기 제1수동부품의 높이는 상기 제2수동부품의 높이보다 낮은 팬-아웃 반도체 패키지 모듈.
  4. 제 1 항에 있어서,
    상기 반도체칩은 상기 제1 연결부재보다 두께가 두꺼운 팬-아웃 반도체 패키지 모듈.
  5. 제 1 항에 있어서,
    상기 제1 연결부재는 상기 제1수동부품과 상기 제2 연결부재를 전기적으로 연결하는 비아를 더 포함하는 팬-아웃 반도체 패키지 모듈.
  6. 제 1 항에 있어서,
    상기 제1봉합부와 상기 제1 연결부재가 형성하는 표면에 배치되는 제1차폐층을 더 포함하는 팬-아웃 반도체 패키지 모듈.
  7. 제 1 항에 있어서,
    상기 제2봉합부의 표면에 배치되는 제2 차폐층을 더 포함하는 팬-아웃 반도체 패키지 모듈.
  8. 제 1 항에 있어서,
    상기 제2봉합부의 상면은 상기 제1봉합부의 상면 보다 상부에 위치하는 팬-아웃 반도체 패키지 모듈.
  9. 제 1 항에 있어서,
    상기 제1수동부품은 도전성 접착제를 매개로 상기 제1 연결부재에 접합되는 팬-아웃 반도체 패키지 모듈.
  10. 제 1 항에 있어서,
    상기 반도체칩은 전력관리 집적회로(PMIC)를 포함하고,
    상기 제1 및 제2수동부품은 각각 커패시터를 포함하는 팬-아웃 반도체 패키지 모듈.
  11. 제 1 항에 있어서, 상기 제1 연결부재는,
    상기 제2 연결부재와 접하는 제1절연층, 상기 제2 연결부재와 접하며 상기 제1절연층에 매립된 제1배선층, 및 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측에 배치된 제2배선층을 포함하며,
    상기 제1 및 제2배선층은 상기 접속패드와 전기적으로 연결되는 팬-아웃 반도체 패키지 모듈.
  12. 제 11 항에 있어서,
    상기 제1 연결부재는, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3배선층을 더 포함하며,
    상기 제3배선층은 접속패드와 전기적으로 연결되는 팬-아웃 반도체 패키지 모듈.
  13. 제 1 항에 있어서,
    상기 제1 연결부재는, 제1절연층, 및 상기 제1절연층의 양면에 배치된 제1배선층 및 제2배선층을 포함하며,
    상기 제1 및 제2배선층은 상기 접속패드와 전기적으로 연결되는 팬-아웃 반도체 패키지 모듈.
  14. 제 13 항에 있어서,
    상기 제1 연결부재는, 상기 제1절연층 상에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층 상에 배치되어 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층을 더 포함하며,
    상기 제3 및 제4배선층은 상기 접속패드와 전기적으로 연결되는 팬-아웃 반도체 패키지 모듈.
  15. 재배선층을 포함하는 제2 연결부재;
    상기 제2 연결부재의 표면에 배치되어 상기 재배선층과 전기적으로 연결되는 반도체칩;
    상기 제2 연결부재의 표면에 적층 배치되는 제1 연결부재; 및
    상기 제1 연결부재의 표면에 실장되는 수동부품;
    을 포함하는 팬-아웃 반도체 패키지 모듈.
  16. 제 16 항에 있어서,
    상기 수동부품은, 상기 제1 연결부재를 관통하는 비아를 통해 상기 재배선층과 전기적으로 연결되는 팬-아웃 반도체 패키지 모듈.
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