TWI700805B - 具有電磁干擾遮蔽的半導體裝置 - Google Patents

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Abstract

一種用於形成一具有一電磁干擾遮蔽的半導體裝置的方法被揭示，並且其可包含耦接一半導體晶粒至一基板的一第一表面；利用一囊封材料以囊封所述半導體晶粒以及所述基板的部分；將所述經囊封的基板以及半導體晶粒設置在一黏著帶上以及在所述囊封材料上、在所述基板的側表面上、以及在所述黏著帶的相鄰所述經囊封的基板以及半導體晶粒的部分上形成一電磁干擾(EMI)遮蔽層。所述黏著帶可以從所述經囊封的基板以及半導體晶粒加以剝離，藉此在所述囊封材料上以及在所述基板的側表面上留下所述EMI遮蔽層的部分，其中所述EMI遮蔽層的其它部分是保持在所述黏著帶的部分上。接點可被形成在與所述基板的所述第一表面相對的所述基板的一第二表面上。

Description

具有電磁干擾遮蔽的半導體裝置
本揭露內容的某些範例實施例是有關於半導體晶片封裝。更明確地說，本揭露內容的某些範例實施例是有關於一種具有一電磁干擾(EMI)遮蔽的半導體裝置。
相關的申請案的交互參照
本申請案是參考到2015年11月18日申請的韓國專利申請案號10-2015-0162075、主張其優先權並且主張其益處，所述韓國專利申請案的內容是藉此以其整體被納入在此作為參考。
當半導體封裝持續傾向小型化時，被納入到產品中的半導體裝置亦需要具有增進的功能以及縮小的尺寸。此外，為了縮減半導體裝置的尺寸，所述半導體裝置的面積與厚度是需要加以縮減的。
習知及傳統的方式的進一步限制及缺點對於具有此項技術的技能者而言，透過此種系統與如同在本申請案的其餘部分中參考圖式所闡述的本揭露內容的比較將會變成是明顯的。
一種具有一電磁干擾(EMI)遮蔽的半導體裝置，其實質如同 在圖式中的至少一圖中所示且/或相關所述圖敘述的，即如同更完整地在所述請求項中闡述的。
本揭露內容的各種優點、特點以及新穎的特徵、以及各種支持實施例的所描繪的例子的細節從以下的說明及圖式將會更完整地瞭解。
101、102‧‧‧半導體裝置
110‧‧‧基板
111‧‧‧頂表面
112‧‧‧底表面
113、114‧‧‧側表面
115‧‧‧絕緣主體
116‧‧‧電路圖案
120‧‧‧半導體晶粒
121‧‧‧微凸塊
130‧‧‧模製部分
131‧‧‧頂表面
132、133‧‧‧側表面
140‧‧‧電磁干擾(EMI)遮蔽層
141‧‧‧第一區域
142‧‧‧第二區域
143‧‧‧第三區域
150‧‧‧導電的凸塊
151‧‧‧導電的凸塊(接點)
160‧‧‧間隙
200‧‧‧半導體裝置群組
201‧‧‧第一黏著帶
202‧‧‧臨時的黏著層
203‧‧‧第二黏著帶
204‧‧‧鑽石刀片
205‧‧‧拾放設備
206‧‧‧拾放設備
230‧‧‧環形框架
圖1A及1B是描繪根據本揭露內容的實施例的半導體裝置的橫截面圖。
圖2A至2E是依序地描繪根據本揭露內容的一實施例的一種製造一半導體裝置的方法的橫截面圖。
圖3A至3D是依序地描繪根據本揭露內容的另一實施例的一種製造一半導體裝置的方法的橫截面圖。
本揭露內容的某些特點可見於一種具有一電磁干擾(EMI)遮蔽的半導體裝置中。本揭露內容的範例特點可包括耦接一半導體晶粒至一基板的一第一表面；利用一囊封材料以囊封所述半導體晶粒以及所述基板的所述第一表面的部分；將所述經囊封的基板以及半導體晶粒設置在一黏著帶上；以及在所述囊封材料上、在所述基板的側表面上、以及在所述黏著帶的相鄰所述經囊封的基板以及半導體晶粒的部分上形成一電磁干擾(EMI)遮蔽層。所述黏著帶可以從所述經囊封的基板以及半導體晶粒加以剝離，藉此在所述囊封材料上以及在所述基板的側表面上留下所述EMI遮蔽層的部分，其中所述EMI遮蔽層的其它部分是保持在所述黏著帶的相鄰所述經囊封的基板以及半導體晶粒的部分上。接點可被形成在與所述基板的 所述第一表面相對的所述基板的一第二表面上。所述接點可包括導電的凸塊或是導電的焊盤(lands)。一黏著層可被設置在所述接點以及所述基板的所述第二表面上，使得所述接點是藉由所述黏著層而被囊封。所述黏著層可以在所述黏著帶的所述剝離中被移除。所述EMI遮蔽層可包括銀、銅、鋁、鎳、鈀、以及鉻中的一或多種。所述EMI遮蔽層可以耦接至所述基板的一接地電路圖案。
此揭露內容是提供支持的範例實施例。本揭露內容的範疇並不限於這些範例實施例。例如是在結構、尺寸、材料的類型、以及製程上的變化的許多變化，不論是明確由所述說明書提供的、或是由所述說明書所意涵的，都可以由熟習此項技術者鑒於此揭露內容下加以實施。
參照圖1A及1B，描繪根據本揭露內容的實施例的半導體裝置101及102的橫截面圖被描繪。
如同在圖1A及1B中所繪，根據本揭露內容的實施例的半導體裝置101及102的每一個是包括一基板110、一半導體晶粒120、一模製部分130、以及一電磁干擾(EMI)遮蔽層140。此外，根據本揭露內容的實施例的半導體裝置101及102分別可包括導電的凸塊150及151。
所述基板110可以具有一實質平面的頂表面111、一與所述頂表面111相對的實質平面的底表面112、以及四個被形成在所述頂表面111與所述底表面112之間的側表面113及114。所述基板110可包括複數個被形成在一絕緣主體115內及/或在所述絕緣主體115的一表面上的電路圖案116。所述基板110可以在所述半導體晶粒120與一外部的裝置之間提供一電性信號路徑，同時提供機械式支撐給所述半導體晶粒120。
所述基板110可包括一剛性印刷電路板、一撓性印刷電路板、一陶瓷電路板、一中介體、以及類似的結構中之一種。一剛性印刷電路板可被配置成使得複數個電路圖案可被形成在其表面上及/或內部，其利用一苯酚樹脂或是一環氧樹脂作為一主要的材料。一撓性印刷電路板可被配置成使得複數個電路圖案可被形成在其表面上及/或內部，其利用一聚醯亞胺樹脂作為一主要的材料。一陶瓷電路板可被配置成使得複數個電路圖案被形成在其表面上及/或內部，其利用一陶瓷材料作為一主要的材料。一中介體可包括一矽基的中介體或是一介電材料基的中介體。此外，各種類型的基板都可以在無限制下被利用於本揭露內容中。
所述半導體晶粒120可以電連接至所述基板110的電路圖案116。所述半導體晶粒120可以例如是藉由微凸塊121來電連接至所述基板110的電路圖案116、或是可以藉由導線(未顯示)來電連接至所述基板110的電路圖案116。所述半導體晶粒120例如可以是藉由一質量回焊製程、一熱壓縮製程或是一雷射接合製程來電連接至所述基板110的電路圖案116。所述半導體晶粒120可包括在一水平的方向及/或一垂直的方向上的複數個半導體晶粒。
再者，所述半導體晶粒120可包括從一半導體晶圓分開的積體電路晶片。此外，所述半導體晶粒120例如可包括像是中央處理單元(CPU)、數位信號處理器(DSP)、網路處理器、電源管理單元、音訊處理器、RF電路、無線基頻系統單晶片(SoC)處理器、感測器以及特殊應用積體電路的電路。
所述半導體晶粒120的微凸塊121可被用來電耦接至例如是 焊料球的導電球、例如是銅柱的導電柱、及/或分別具有一被形成在一銅柱上的焊料蓋的導電柱。
所述模製部分130可以囊封在所述基板110上的半導體晶粒120，藉此保護所述半導體晶粒120以對抗外部的機械/電性/化學的污染或衝擊。所述模製部分130可包括一平的頂表面131、以及四個從所述頂表面131在一實質垂直的方向上延伸至所述基板110的側表面132及133。在一範例情節中，被形成在所述模製部分130上的四個側表面132及133可以是與所述基板110的四個側表面113及114共平面的。
若所述模製部分130的各種成分中的一填充物在尺寸上是小於在所述半導體晶粒120與基板110之間的一間隙，則所述填充物可以填入在所述半導體晶粒120與基板110之間的空間內，其被稱為一種模製的底膠填充(underfill)。在某些情形中，一底膠填充(未顯示)可以先被填入在所述半導體晶粒120與基板110之間的間隙中。
此外，所述模製部分130例如可包括一囊封材料，例如是一環氧模製化合物、或是一環氧樹脂模製化合物。所述模製部分130可以藉由例如是轉移模製、壓縮模製或是注入模製來加以形成。然而，本揭露內容並未將所述模製部分130的材料、以及用於形成所述模製部分130的方法限制到在此揭露者。
此外，當一相對剛性的半導體裝置被利用時，一種具有一相對高的模數的材料可被使用作為所述模製部分130的材料。當一相對撓性的半導體裝置被利用時，一種具有一相對低的模數的材料可被使用作為所述模製部分130的材料。
所述電磁干擾(EMI)遮蔽層140可以覆蓋或圍繞所述基板110以及模製部分130，藉此防止EMI衝擊到所述半導體裝置。所述EMI遮蔽層140可包括一覆蓋所述模製部分130的頂表面131的第一區域141、一覆蓋所述模製部分130以及基板110的側表面132及113的第二區域142、以及一覆蓋所述模製部分130以及基板110的另一側表面133及114的第三區域143。
所述EMI遮蔽層140的第二及第三區域142及143可以完全地覆蓋所述模製部分130的四個側表面132及133以及所述基板110的四個側表面113及114。換言之，由於只有所述模製部分130的相對的側表面132及133以及所述基板110的相對的側表面113及114被描繪在圖1A中，因此只有所述EMI遮蔽層140的第二及第三區域142及143被描繪。所述EMI遮蔽層140可以進一步包括覆蓋所述模製部分130以及基板110的其餘的相對的側表面的第四及第五區域。
如上所述，所述EMI遮蔽層140的第一區域141可以實質垂直於所述第二及第三區域142及143，並且所述EMI遮蔽層140的第二及第三區域142及143可以是彼此平行的。
此外，在某些情形中，所述EMI遮蔽層140可以電連接至被形成在所述基板110上的電路圖案116中的接地電路圖案。因此，所述半導體裝置的一接地信號可以進一步藉由所述EMI遮蔽層140來加以穩定化。
所述EMI遮蔽層140可包括以下的一或多種：銀(Ag)、銅(Cu)、鋁(Al)、鎳(Ni)、鈀(Pd)、鉻(Cr)以及類似的材料，但是本揭露內容的特點並不限於此。此外，所述EMI遮蔽層140可被形成為一約0.1μm到約 20μm的厚度，但是本揭露內容的特點並不限於此。換言之，所述EMI遮蔽層140的厚度可以根據半導體裝置的特徵或類型，尤其是半導體裝置的材料及/或層的數目而變化。
接點可被形成在所述基板110的底表面112上。在圖1A的例子中，所述接點可包括所述導電凸塊150，而在圖1B的例子中，所述接點可包括導電的焊盤151。所述導電凸塊150可以電連接至被形成在所述基板110的底表面112上的電路圖案116。如同在圖1A中所繪的，所述導電凸塊150可以用一球體類型或是一半圓類型來加以形成。在此例中，所述半導體裝置101可被定義為一球格陣列封裝。此外，如同在圖1B中所繪，所述接點151可包括一導電的焊盤、或是一矩形類型。在此例中，所述半導體裝置102可被定義為一焊盤柵格陣列封裝。所述焊盤柵格陣列封裝可以具有一比所述球格陣列封裝小的厚度或高度。
所述導電凸塊150可包括以下的一或多種：一共晶焊料(Sn37Pb)、一高鉛的焊料(Sn95Pb)、一無鉛的焊料(SnAg、SnAu、SnCu、SnZn、SnZnBi、SnAgCu、或是SnAgBi)、以及類似的材料，但是本揭露內容的特點並不限於此。
如上所述，在根據本揭露內容的各種實施例的半導體裝置101及102中，EMI可以有效率地避免影響到所述半導體裝置101及102，因為所述EMI遮蔽層140完全地圍繞所述模製部分130的頂表面131以及四個側表面132及133、以及所述基板110的四個側表面113及114。
參照圖2A至2E，依序地描繪根據本揭露內容的一實施例的一種製造一半導體裝置101的方法的橫截面圖被描繪。
根據本揭露內容的一實施例的製造所述半導體裝置101的方法是包含將一半導體裝置群組200附接到一第一黏著帶201之上；鋸切、附接個別的半導體裝置101到一第二黏著帶203之上；形成一EMI遮蔽層140；以及從所述第二黏著帶203分開個別的半導體裝置101。
如同在圖2A中所繪，所述半導體裝置群組200可以被附接到所述第一黏著帶201之上，其中所述裝置群組200包括一基板110、三個半導體晶粒120、以及一模製部分130。
所述半導體裝置群組200的模製部分130可以被附接到所述第一黏著帶201之上。在圖2A中，包括三個半導體裝置單元的半導體裝置群組200被描繪，但是本揭露內容並未限制半導體裝置單元的數目為三個。例如，所述半導體裝置群組200可以根據例如是晶片尺寸及/或系統複雜度，而為任意數目的半導體裝置單元。
所述半導體裝置群組200可包括被形成在所述基板110上的導電凸塊150，其可以被一臨時的黏著層202所覆蓋。因此，由於所述臨時的黏著層202完全地覆蓋並且圍繞所述導電凸塊150，因此所述導電凸塊150並未被露出。所述臨時的黏著層202可以藉由從疊層、塗覆、網版印刷以及類似的製程中選擇的一種來加以形成，但是本揭露內容的特點並不限於此。再者，所述導電凸塊150可被用來接觸球或是焊盤。
所述臨時的黏著層202可包含一高耐熱性基膜，其例如是由聚醯亞胺(PI)或是聚萘二甲酸乙二醇酯(PEN)、一丙烯酸或聚矽氧烷基的黏著層所做成的，其被黏著至所述基板110。所述臨時的黏著層可以具有藉由紫外線及/或熱而降低的黏著性，且/或其是可藉由紫外線及/或熱固化的，以強 化耐熱性。一中間層可以圍繞所述導電凸塊150、或是填入在所述導電凸塊150之間的間隙。所述中間層亦可以是一丙烯酸或聚矽氧烷基的中間層，其具有藉由紫外線及/或熱而降低的黏著性，且/或其是可藉由紫外線及/或熱固化的，以避免變形或是強化耐熱性。
所述黏著層以及中間層可以一體地加以形成、或是可包括多個層。所述臨時的黏著層202是在圖2A中被描繪為包括單一層，但是本揭露內容的特點並不限於此。在另一範例情節中，所述臨時的黏著層202包括一種三層的結構，其包括在一頂端至底部方向上堆疊的一基膜、一黏著層以及一中間層。在此範例情節中，所述臨時的黏著層202的一頂表面是對應於所述非黏著的基膜。
所述臨時的黏著層202可包括以下的物理及化學的特點。首先，由於一濺鍍製程可能在一真空狀況下，在一約100℃到約180℃的溫度加以執行，因此所述臨時的黏著層202可以呈現耐熱性，以便於在無冒煙、變形、分離、或是燃燒下承受高溫。於是，如上所述，一由PI或PEN所做成的高耐熱性膜可以合適地被使用作為所述基膜。此外，一丙烯酸或聚矽氧烷基的高耐熱性黏著劑可被使用作為所述黏著層。然而，若一遮蔽層是利用一低溫製程而被形成，則耐熱可以不是一所需的特點。
其次，所述臨時的黏著層202應該是輕易地黏著或釋放的，其在於所述臨時的黏著層202甚至是在鋸切或濺鍍期間，都應該維持其相關所述基板110的後表面112、150及151的黏著性。若所述EMI遮蔽層140是藉由濺鍍而被形成時，則所述臨時的黏著層202應該在無殘留下完全地被釋放。第三，所述臨時的黏著層202應該足夠良好地圍繞所述導電凸塊 150，以避免所述導電凸塊150變形。
所述EMI遮蔽層140可包括以下的一或多種：銀(Ag)、銅(Cu)、鋁(Al)、鎳(Ni)、鈀(Pd)、鉻(Cr)以及類似的材料，但是本揭露內容的特點並不限於此。此外，所述EMI遮蔽層140可被形成為一約0.1μm到約20μm的厚度，但是本揭露內容的特點並不限於此。於是，所述EMI遮蔽層140的厚度可以根據半導體裝置的特徵或類型，尤其是半導體裝置的材料及/或層的數目而變化。
為了擁有這些特點，所述臨時的黏著層202可包含多個層。例如，如上所述，所述臨時的黏著層202可包括一黏著至所述基板的黏著層、一圍繞所述導電凸塊的中間層、以及一基膜。第四，所述臨時的黏著層202可以具有耐化學性，因而不與所述EMI遮蔽層140反應。因此，當所述EMI遮蔽層140是藉由電鍍或噴塗來加以形成，而不是藉由濺鍍時，所述臨時的黏著層202不應該因為被溶解在內含於一電鍍溶液或是一噴塗溶液內的一溶劑中、或是與所述溶劑反應而變形。如上所述，具有前述特點的臨時的黏著層202可包括一丙烯酸或聚矽氧烷基的材料、或是其它類似的材料。
選配的是，為了在一鋸切製程中輕易地識別一基準標記，所述臨時的黏著層202可以是透明的。於是，所述臨時的黏著層202可以具有一相關可見光或紫外(UV)光的例如是約60%到90%的透射率。如上所述，由於被形成在一基板、中介體、或是電路板上的基準標記可以在所述鋸切製程期間輕易地被鋸切設備所識別，因此所述鋸切製程可以更準確地被執行，以分開成為個別的半導體裝置。
如同在圖2B中所繪的，鋸切可以在構成所述半導體裝置群組200的基板110以及模製部分130上加以執行。在此步驟中，所述臨時的黏著層202亦遭受到鋸切。在所述鋸切製程中，所述半導體裝置群組200可以被分開成為多個半導體裝置。所述鋸切例如可以藉由一般的鑽石刀片204或是雷射射束來加以實施，但是本揭露內容的特點並不限於此。由於所述鋸切，所述基板110、模製部分130以及臨時的黏著層202的側表面可以變成是共面的。
如同在圖2C中所繪，所述個別的半導體裝置可以被附接成使得所述臨時的黏著層202被附接到所述第二黏著帶203之上。由於所述個別的半導體裝置可以彼此間隔開一預設的距離，並且所述臨時的黏著層202可以被附接至下面的第二黏著帶203，因此所述模製部分130可以是面向上的。
如同在圖2D中所繪，所述EMI遮蔽層140可被形成在被附接到所述第二黏著帶203之上的個別的半導體裝置101上。所述EMI遮蔽層140可以藉由從濺鍍、噴塗、塗覆、無電的電鍍、電鍍以及類似的製程、或是其之一組合所選的一製程來加以形成，但是本揭露內容的特點並不限於此。
所述EMI遮蔽層140可被形成在所述模製部分130的頂表面131、所述模製部分130的彼此面對的相對的側表面132及133，亦即四個表面、所述基板110的彼此面對的相對的側表面113及114，亦即四個表面、以及所述臨時的黏著層202的彼此面對的相對的側表面，亦即四個表面上。
所述EMI遮蔽層140可被形成在被設置於所述基板110之下的臨時的黏著層202的面對的側表面上。所述EMI遮蔽層140亦可被形成在對應於在所述和彼此間隔開的個別的半導體裝置101之間的一間隙160的第二黏著帶203上。
如同在圖2E中所繪，在從所述第二黏著帶203分開所述個別的半導體裝置101中(或是在從所述個別的半導體裝置101分開所述第二黏著帶203中)，所述第二黏著帶203以及臨時的黏著層202可以利用一例如是鉗子(未顯示)的用於拉動所述帶的工具，以從所述個別的半導體裝置101加以剝離。以此種方式，所述基板110與覆蓋被形成在所述基板110上的導電凸塊150的臨時的黏著層202及第二黏著帶203可以利用所述鉗子而被強制地剝開，藉此將所述基板110的導電凸塊150露出至外部，並且切割被一體地形成在所述基板110的側表面113及114上以及在所述臨時的黏著層202的側表面上的EMI遮蔽層140，而留下所述EMI遮蔽層140的一部分210在所述第二黏著帶203上。由於在所述EMI遮蔽層140與所述基板110之間的一黏著力是大於在所述臨時的黏著層202與所述基板110之間的一黏著力，因此被附接至所述基板110的側表面113及114的EMI遮蔽層140並未和所述基板110的側表面113及114分開。
如上所述，根據本揭露內容，在半導體裝置之間的EMI可以藉由完全地覆蓋所述模製部分130的頂表面131以及四個側表面132及133、以及所述基板110的四個側表面113及114的EMI遮蔽層140來加以避免。在一範例情節中，所述臨時的黏著層202可被形成在所述基板110的底表面112上，所述EMI遮蔽層140可被形成以從所述模製部分130以 及所述基板110的側表面113及114延伸至所述臨時的黏著層202的表面，並且所述臨時的黏著層202接著可被移除，藉此提供具有所述基板110的側表面113及114完全被所述EMI遮蔽層140覆蓋的半導體裝置。
參照圖3A至3D，依序地描繪根據本揭露內容的另一實施例的一種製造一半導體裝置的方法的橫截面圖被描繪。
根據本揭露內容的實施例的製造所述半導體裝置101的方法是包含將一半導體裝置群組200附接到一臨時的黏著層202之上；鋸切、形成一EMI遮蔽層140；以及從所述臨時的黏著層202分開個別的半導體裝置101。
如同在圖3A中所繪，包括一基板110、三個半導體晶粒120以及一模製部分130的半導體裝置群組200可以被附接至所述臨時的黏著層202。所述半導體裝置群組200的導電凸塊150可以被附接到所述臨時的黏著層202之上，並且可以被所述臨時的黏著層202所覆蓋。所述基板110的一底表面可以直接被附接至所述臨時的黏著層202。於是，由於所述臨時的黏著層202完全地覆蓋所述導電凸塊150，因此所述導電凸塊150並未被露出至外部。
所述臨時的黏著層202可以預先被附接至一環形框架230，並且壓縮所述半導體裝置群組200在一其中所述半導體裝置群組200的導電凸塊150是被設置以面對所述臨時的黏著層202的狀態中，藉此將所述基板110以及導電凸塊150附接至所述臨時的黏著層202。
此外，由於所述臨時的黏著層202的物理及化學的特點可以是類似於上述者，因此將不會給予其詳細說明。
如同在圖3B中所繪，構成所述半導體裝置群組200的基板110、晶粒120、以及模製部分130可以在一鋸切製程中被單粒化。在此步驟中，所述臨時的黏著層202亦可以是受到鋸切。在所述鋸切製程中，所述半導體裝置群組200可以被分開成為多個半導體裝置。所述鋸切可以藉由一般的鑽石刀片204或雷射射束來加以實施，但是本揭露內容的特點並不限於此。
如同在圖3C中所繪，所述EMI遮蔽層140可被形成在被附接至所述臨時的黏著層202的個別的半導體裝置101上。所述EMI遮蔽層140可被形成在所述模製部分130的一頂表面131、所述模製部分130的彼此面對的相對的側表面132及133，亦即四個表面、所述基板110的彼此面對的相對的側表面113及114，亦即四個表面、以及所述臨時的黏著層202的彼此面對的相對的側表面，亦即四個表面上。
所述EMI遮蔽層140可被形成在被設置於所述基板110之下的臨時的黏著層202的表面上、以及在對應於在所述和彼此間隔開的個別的半導體裝置101之間的一間隙160的臨時的黏著層202的表面上。
如同在圖3D中所繪，所述個別的半導體裝置101可以藉由從所述臨時的黏著層202，例如利用是拾放設備206以拾取所述個別的半導體裝置101來加以分開。於是，在所述臨時的黏著層202利用一針205而被稍微向上推之後，所述半導體裝置101可以利用所述拾放設備206而被向上拉起或是拾取，藉此將所述基板110以及導電凸塊150與所述臨時的黏著層202分開。
由於在所述EMI遮蔽層140與所述基板110之間的黏著力 是大於在所述臨時的黏著層202與所述基板110之間的黏著力，因此所述EMI遮蔽層140並未和所述基板110的側表面113及114分開。因此，所述EMI遮蔽層140的一部分維持被附接至所述基板110的側表面113及114，並且所述EMI遮蔽層140的一部分維持被附接至所述臨時的黏著層202。
由於所述臨時的黏著層202的底表面可包括一不具有黏著性的基膜，因此所述針205並不會附接至所述臨時的黏著層202的基膜，也不會變成受到其污染。
儘管未被展示，所述個別的半導體裝置101及102的分開可以藉由將所述臨時的黏著層202溶解在一用於移除的化學溶液中來加以執行，而所述化學溶液並不與所述EMI遮蔽層140起反應。
如上所述，根據本揭露內容，在半導體裝置之間的EMI可以藉由完全地覆蓋所述模製部分130的頂表面131以及四個側表面132及133、以及所述基板110的四個側表面113及114的EMI遮蔽層140來加以避免。尤其，根據本揭露內容，所述臨時的黏著層202可被形成在所述基板110的底表面112上。所述EMI遮蔽層140可被形成以從所述模製部分130以及所述基板110的側表面113及114延伸至所述臨時的黏著層202的側表面。所述半導體裝置接著可以從所述臨時的黏著層202被移除，藉此提供具有所述基板110的側表面113及114完全被所述EMI遮蔽層140覆蓋的半導體裝置。
在本揭露內容的一範例實施例中，一種具有一電磁干擾(EMI)遮蔽的半導體裝置是包括一基板，其包括一第一表面以及一與所述第一表面相對的第二表面；一半導體晶粒，其耦接至所述基板的所述第一表 面；一囊封材料，其囊封所述半導體晶粒以及所述基板的所述第一表面的部分；以及一電磁干擾(EMI)遮蔽層，其是在所述囊封材料以及所述基板的在所述第一及第二表面之間的側表面上。接點可以是在所述基板的所述第二表面上，其中所述接點可包括導電凸塊或是導電的焊盤。所述EMI遮蔽層可包括銀、銅、鋁、鎳、鈀、以及鉻中的一或多種。所述EMI遮蔽層可以耦接至所述基板的一接地電路圖案。
在本揭露內容的另一範例實施例中，一種形成具有一電磁干擾(EMI)遮蔽的半導體裝置的方法是包括耦接一半導體晶粒至一基板的一第一表面；利用一囊封材料以囊封所述半導體晶粒以及所述基板的所述第一表面的部分；將電性接點耦接至與所述基板的所述第一表面相對的所述基板的一第二表面；以及將一黏著層設置在所述基板的所述第二表面上，使得所述黏著層圍繞所述電性接點。所述經囊封的基板以及半導體晶粒可被置放在一黏著帶上。一電磁干擾(EMI)遮蔽層可被形成在所述囊封材料上、在所述基板的側表面上、以及在所述黏著帶的相鄰所述經囊封的基板以及半導體晶粒的部分上。所述黏著帶以及所述黏著層可以從所述經囊封的基板以及半導體晶粒加以剝離，藉此在所述囊封材料上以及在所述基板的側表面上留下所述EMI遮蔽層的部分，其中所述EMI遮蔽層的其它部分是保持在所述黏著帶的相鄰所述經囊封的基板以及半導體晶粒的部分上。所述電性接點可包括導電凸塊或是導電的焊盤。所述EMI遮蔽層可包括銀、銅、鋁、鎳、鈀、以及鉻中的一或多種。所述EMI遮蔽層可以耦接至所述基板的一接地電路圖案。所述黏著層可包括一耐熱性基膜，其包括以下中的一種：聚醯亞胺(PI)、聚萘二甲酸乙二醇酯(PEN)、或是一聚矽氧烷基的黏著層。
儘管各種支持本揭露內容的特點已經參考某些範例實施例來加以敘述，但是熟習此項技術者將會理解到可以做成各種的改變，並且等同物可加以取代，而不脫離本揭露內容的範疇。此外，可以做成許多修改以將一特定的情況或材料調適至本揭露內容的教示，而不脫離其範疇。因此，所欲的是本揭露內容並不受限於所揭露之特定的範例實施例，而是本揭露內容將會包含所有落入所附的請求項的範疇內的實施例。
101‧‧‧半導體裝置
110‧‧‧基板
111‧‧‧頂表面
112‧‧‧底表面
113、114‧‧‧側表面
115‧‧‧絕緣主體
116‧‧‧電路圖案
120‧‧‧半導體晶粒
121‧‧‧微凸塊
130‧‧‧模製部分
131‧‧‧頂表面
132、133‧‧‧側表面
140‧‧‧電磁干擾(EMI)遮蔽層
141‧‧‧第一區域
142‧‧‧第二區域
143‧‧‧第三區域
150‧‧‧導電的凸塊

Claims (20)

  1. 一種形成半導體裝置的方法，所述方法包括：耦接半導體晶粒至基板，以使得每一個基板的第一表面具有與其耦接的半導體晶粒；利用囊封材料以囊封所述半導體晶粒以及所述基板的所述第一表面的部分；在與所述基板的所述第一表面相對的所述基板的第二表面上形成接點；在所述接點以及所述基板的所述第二表面上設置黏著層，以使得所述接點是藉由所述黏著層而被囊封；切割穿過所述黏著層和所述囊封材料以單粒化經囊封的所述基板與所述半導體晶粒；在切割穿過所述黏著層和所述囊封材料之後，針對經囊封的所述基板與所述半導體晶粒的每一者，經由所述黏著層將經囊封的所述基板與所述半導體晶粒設置在黏著帶上；形成電磁干擾(EMI)遮蔽層：在所述囊封材料上、在所述基板的側表面上以及在所述黏著層的側表面上，以用於每一經囊封的基板與半導體晶粒；以及在所述黏著帶的相鄰每一經囊封的基板與半導體晶粒的部分上；以及從經囊封的所述基板與所述半導體晶粒剝離所述黏著帶，藉此針對每一經囊封的基板與半導體晶粒，在所述囊封材料上以及在所述基板的所述 側表面上留下所述EMI遮蔽層的部分，其中所述EMI遮蔽層的其它部分是保持在所述黏著帶的相鄰經囊封的基板與半導體晶粒的部分上。
  2. 如請求項1的方法，其進一步包括在剝離所述黏著帶之前，施加光至所述黏著層以降低所述黏著層的黏著性。
  3. 如請求項1的方法，其中所述接點包括導電凸塊。
  4. 如請求項1的方法，其中所述接點包括導電的焊盤。
  5. 如請求項1的方法，其進一步包括在剝離所述黏著帶之前，施加熱至所述黏著層以降低所述黏著層的黏著性。
  6. 如請求項1的方法，其中所述黏著層是在所述黏著帶的所述剝離中從經囊封的所述基板與所述半導體晶粒被移除。
  7. 如請求項1的方法，其中所述EMI遮蔽層包括以下的一或多種：銀、銅、鋁、鎳、鈀、及/或鉻。
  8. 如請求項1的方法，其中所述EMI遮蔽層是耦接至所述基板的接地電路圖案。
  9. 如請求項1的方法，其中形成所述EMI遮蔽層以將所述EMI遮蔽層耦接至在所述基板的側表面的所述基板的接地電路圖案。
  10. 如請求項1的方法，其中針對每一經囊封的基板與半導體晶粒，相應黏著層的所述側表面在所述黏著帶和相應基板的所述第二表面之間延伸。
  11. 一種製造半導體裝置的方法，所述方法包括：經由基板中的每一個各別的基板的第一表面，將半導體晶粒耦接至所述基板； 利用囊封材料以囊封所述半導體晶粒以及所述基板的所述第一表面的部分；將電性接點耦接至與所述基板的所述第一表面相對的所述基板的第二表面；將黏著層設置在所述基板的所述第二表面上，使得所述黏著層圍繞所述電性接點；經由在所述基板的所述第二表面上的所述黏著層，將經囊封的所述基板與所述半導體晶粒設置在黏著帶上；切割穿過所述黏著層和所述囊封材料以單粒化經囊封的所述基板與所述半導體晶粒；形成電磁干擾(EMI)遮蔽層：在所述囊封材料上、在所述基板的側表面上以及在所述黏著層的側表面上，以用於每一經囊封的基板；以及在所述黏著帶的相鄰每一經囊封的基板與半導體晶粒的部分上；以及從經囊封的所述基板與所述半導體晶粒剝離所述黏著帶以及所述黏著層，藉此針對每一經囊封的基板與半導體晶粒，在所述囊封材料上以及在所述基板的所述側表面上留下所述EMI遮蔽層的部分，其中所述EMI遮蔽層的其它部分是保持在所述黏著帶的相鄰每一經囊封的基板與半導體晶粒的部分上。
  12. 如請求項11的方法，其中所述電性接點包括導電凸塊。
  13. 如請求項11的方法，其中所述電性接點包括導電的焊盤。
  14. 如請求項11的方法，其中所述EMI遮蔽層包括銀、銅、鋁、鎳、鈀、以及鉻中的一或多種。
  15. 如請求項11的方法，其中所述EMI遮蔽層是耦接至所述基板的接地電路圖案。
  16. 如請求項11的方法，其中所述黏著層包括耐熱性基膜，所述耐熱性基膜包括以下的一或多種：聚醯亞胺(PI)、聚萘二甲酸乙二醇酯(PEN)、及/或聚矽氧烷基的黏著層。
  17. 如請求項11的方法，其進一步包括在剝離所述黏著帶之前，施加光至所述黏著層以降低所述黏著層的黏著性。
  18. 如請求項11的方法，其進一步包括在剝離所述黏著帶之前，施加熱至所述黏著層以降低所述黏著層的黏著性。
  19. 如請求項11的方法，其中形成所述EMI遮蔽層以將所述EMI遮蔽層耦接至在所述基板的側表面的所述基板的接地電路圖案。
  20. 如請求項11的方法，其中針對每一經囊封的基板與半導體晶粒，相應黏著層的所述側表面在所述黏著帶和相應基板的所述第二表面之間延伸。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163867B2 (en) 2015-11-12 2018-12-25 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
JP6679162B2 (ja) * 2016-02-17 2020-04-15 株式会社ディスコ 半導体パッケージの製造方法
US10553542B2 (en) 2017-01-12 2020-02-04 Amkor Technology, Inc. Semiconductor package with EMI shield and fabricating method thereof
US10037949B1 (en) * 2017-03-02 2018-07-31 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
WO2018222187A1 (en) * 2017-05-31 2018-12-06 Intel Corporation Microelectronic package having electromagnetic interference shielding
CN107342279A (zh) * 2017-06-08 2017-11-10 唯捷创芯(天津)电子技术股份有限公司 一种防电磁干扰的射频模块及其实现方法
CN110914957A (zh) * 2017-07-20 2020-03-24 三井化学东赛璐株式会社 电子装置的制造方法
US10714431B2 (en) 2017-08-08 2020-07-14 UTAC Headquarters Pte. Ltd. Semiconductor packages with electromagnetic interference shielding
US10504871B2 (en) 2017-12-11 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
US11043420B2 (en) * 2018-09-28 2021-06-22 Semiconductor Components Industries, Llc Fan-out wafer level packaging of semiconductor devices
KR102399748B1 (ko) * 2018-10-01 2022-05-19 주식회사 테토스 입체형 대상물 표면의 금속막 증착 장치
US11694906B2 (en) * 2019-09-03 2023-07-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
KR102335618B1 (ko) * 2020-01-20 2021-12-03 최재균 반도체 패키지 스퍼터링용 쉴딩필름 제조방법, 쉴딩필름 제조방법에 의해 제조된 쉴딩필름 및 이를 이용한 반도체 패키지 스퍼터링 방법
US11605552B2 (en) 2020-02-21 2023-03-14 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
US11915949B2 (en) 2020-02-21 2024-02-27 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
CN112289689B (zh) * 2020-10-29 2024-04-02 甬矽电子(宁波)股份有限公司 半导体封装结构制作方法和半导体封装结构
US11764127B2 (en) * 2021-02-26 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11682631B2 (en) * 2021-06-11 2023-06-20 Advanced Semiconductor Engineering, Inc. Manufacturing process steps of a semiconductor device package

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200908127A (en) * 2007-06-19 2009-02-16 Micron Technology Inc Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
US7741151B2 (en) * 2008-11-06 2010-06-22 Freescale Semiconductor, Inc. Integrated circuit package formation
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
US8022511B2 (en) * 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8039304B2 (en) * 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
TW201243970A (en) * 2011-02-10 2012-11-01 Stats Chippac Ltd Semiconductor device and method of forming a vertical interconnect structure for 3-D fo-WLCSP
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US20130217189A1 (en) * 2012-02-17 2013-08-22 Fujitsu Limited Method of manufacturing semiconductor device and method of manufacturing electronic device
TW201415999A (zh) * 2012-09-28 2014-04-16 Skyworks Solutions Inc 用於提供模組內射頻隔離之系統及方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999036957A1 (fr) * 1998-01-19 1999-07-22 Citizen Watch Co., Ltd. Boitier de semiconducteur
US6546620B1 (en) * 2000-06-29 2003-04-15 Amkor Technology, Inc. Flip chip integrated circuit and passive chip component package fabrication method
DE10333841B4 (de) * 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
US8212339B2 (en) * 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
TWI397964B (zh) * 2011-01-19 2013-06-01 Unisem Mauritius Holdings Ltd 部分圖案化之引線框架及其在半導體封裝中製作與使用的方法
KR20140023112A (ko) * 2012-08-17 2014-02-26 삼성전자주식회사 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법
TWI553825B (zh) * 2013-01-11 2016-10-11 日月光半導體製造股份有限公司 堆疊式封裝模組與其製造方法
JP2015115552A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置およびその製造方法
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
US20150303170A1 (en) * 2014-04-17 2015-10-22 Amkor Technology, Inc. Singulated unit substrate for a semicondcutor device
KR101479248B1 (ko) * 2014-05-28 2015-01-05 (주) 씨앤아이테크놀로지 액상 점착제를 이용한 반도체 패키지의 전자파 차폐를 위한 스퍼터링 방법 및 이를 위한 스퍼터링 장치
US9570406B2 (en) * 2015-06-01 2017-02-14 Qorvo Us, Inc. Wafer level fan-out with electromagnetic shielding

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200908127A (en) * 2007-06-19 2009-02-16 Micron Technology Inc Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
US8022511B2 (en) * 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7741151B2 (en) * 2008-11-06 2010-06-22 Freescale Semiconductor, Inc. Integrated circuit package formation
US8039304B2 (en) * 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
TW201243970A (en) * 2011-02-10 2012-11-01 Stats Chippac Ltd Semiconductor device and method of forming a vertical interconnect structure for 3-D fo-WLCSP
US20130217189A1 (en) * 2012-02-17 2013-08-22 Fujitsu Limited Method of manufacturing semiconductor device and method of manufacturing electronic device
TW201415999A (zh) * 2012-09-28 2014-04-16 Skyworks Solutions Inc 用於提供模組內射頻隔離之系統及方法

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Publication number Publication date
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