KR20070104236A - 반도체 장치, 전자 장치, 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 전자 장치, 및 반도체 장치의 제조 방법 Download PDF

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KR20070104236A
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semiconductor device
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semiconductor
connection terminal
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히데노리 다카야나기
유키하루 다케우치
히로키 도야자키
도시오 고묘
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신꼬오덴기 고교 가부시키가이샤
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Abstract

제 1 반도체칩(11)과, 제 1 반도체칩(11) 상에 적층된 제 2 반도체칩(12)과, 와이어(21)를 경유하여 제 1 반도체칩(11)과 전기적으로 접속된 제 1 외부 접속 단자(16)와, 와이어(22)를 경유하여 제 2 반도체칩(12)과 전기적으로 접속된 제 2 외부 접속 단자(17)와, 제 1 및 제 2 반도체칩(11,12)을 덮는 방식으로 밀봉하는 제 1 및 제 2 저탄성 수지(13,15)를 포함하는 반도체 장치가 제공된다.
저탄성 수지, 외부 접속 단자, 패드, 금속판

Description

반도체 장치, 전자 장치, 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, ELECTRONIC APPARATUS AND SEMICONDUCTOR DEVICE FABRICATING METHOD}
도 1은 종래의 반도체 장치의 단면도.
도 2는 종래의 반도체 장치의 제조 단계를 나타내는 (제 1) 도면.
도 3은 종래의 반도체 장치의 제조 단계를 나타내는 (제 2) 도면.
도 4는 종래의 반도체 장치의 제조 단계를 나타내는 (제 3) 도면.
도 5는 종래의 반도체 장치의 제조 단계를 나타내는 (제 4) 도면.
도 6은 종래의 반도체 장치의 제조 단계를 나타내는 (제 5) 도면.
도 7은 종래의 반도체 장치의 제조 단계를 나타내는 (제 6) 도면.
도 8은 종래의 반도체 장치의 제조 단계를 나타내는 (제 7) 도면.
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 10은 제 1 반도체칩과 제 2 반도체칩 간의 위치 관계를 나타내는 (제 1) 도면.
도 11은 제 1 반도체칩과 제 2 반도체칩 간의 위치 관계를 나타내는 (제 2) 도면.
도 12는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 단면도.
도 13은 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 단면도.
도 14는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 1) 도면.
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 2) 도면.
도 16은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 3) 도면.
도 17은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 4) 도면.
도 18은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 5) 도면.
도 19는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 6) 도면.
도 20은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 7) 도면.
도 21은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 8) 도면.
도 22는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 23은 제 1 및 제 2 외부 접속 단자와 제 1 반도체칩의 위치 관계를 나타 내는 도면.
도 24는 본 발명의 제 2 실시예의 변형예에 따른 반도체 장치의 단면도.
도 25는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도.
도 26은 본 발명의 제 3 실시예의 제 1 변형예에 따른 반도체 장치의 단면도.
도 27은 본 발명의 제 3 실시예의 제 2 변형예에 따른 반도체 장치의 단면도.
도 28은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 1) 도면.
도 29는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 2) 도면.
도 30은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 3) 도면.
도 31은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 4) 도면.
도 32는 제 4 실시예에 따른 전자 장치의 단면도.
도 33은 제 5 실시예에 따른 전자 장치의 단면도.
도면의 주요 부분에 대한 부호의 설명
10,10-1~10-4,30,40,50,50-1~50-4,55,60,75,80 … 반도체 장치
11, 11-1~11-4 … 제 1 반도체칩
11A,11-1A~11-4A,13A,15A,16B,17B,31B,51B,52B,56B,61A,76A,106B … 하면
12,12-1~12-4 … 제 2 반도체칩
13,13-1~13-4 … 제 1 저탄성 수지
15,15-1~15-4,61,76 … 제 2 저탄성 수지
14,131~134 … 칩 고정용 수지
16,51,63,16-1~16-4 … 제 1 외부 접속 단자
16A,17A,31A,51A,52A,56A,106A … 상면
17,52,64,17-1~17-4 … 제 2 외부 접속 단자
21,22,94~97,101~104 … 와이어 24,25 … 패드
31,56 … 외부 접속 단자 45,85 … 금속판
46,86 … 포토레지스트막 46A,46B,86A~86D … 개구부
63A,64A … 내면 63B~66B … 외면
65,66 … 더미용 접속 단자 67,68,71,72,77,78 … 돌출부
85A~85D … 오목부 90,140 … 전자 장치
91 … 실장 기판 92 … 밀봉 수지
106 … 기판 본체 107 … 관통공
109A~109H … 관통 비어 111~118 … 제 1 패드
121~128 … 제 2 패드
본 발명은 반도체 장치, 전자 장치, 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 반도체칩과 이 반도체칩을 밀봉하는 밀봉 수지를 포함하는 반도체 장치, 전자 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
도 1은 종래의 반도체 장치의 단면도이다.
도 1을 참조하면, 종래의 반도체 장치(200)는 반도체칩(201), 칩 고정용 수지(202), 밀봉 수지(203), 및 외부 접속 단자(204)를 갖는다.
반도체칩(201)은 반도체 기판(도시 생략), 반도체 기판상에 형성된 반도체 집적회로(도시 생략), 및 반도체 집적회로에 전기적으로 접속된 패드(206)를 갖는다. 반도체 기판으로서는, 예를 들면 실리콘 기판을 사용할 수 있다. 패드(206)는 와이어(209)를 경유하여 외부 접속 단자(204)와 전기적으로 접속(와이어 본딩 접속)된다.
칩 고정용 수지(202)는 반도체칩(201)의 이면(201A)을 덮는 방식으로 설치된다. 칩 고정용 수지(202)로서는, 접착성을 갖는 탄성률이 높은 수지를 쓴다. 구체적으로는, 예를 들면 칩 고정용 수지(202)로서 탄성률이 5GPa이상의 아크릴계 수지나 에폭시계 수지 등을 사용한다.
밀봉 수지(203)는 반도체칩(201) 및 와이어(209)를 덮는 방식으로 설치된다. 밀봉 수지(203)는 돌출부(208)를 갖는다. 밀봉 수지(203)로서는 탄성률이 높은 수지를 쓴다. 구체적으로, 밀봉 수지(203)로서는, 예를 들면 탄성률이 10GPa이상의 에폭시계 수지를 채용한다.
외부 접속 단자(204)는 도전성을 가지며, 돌출부(208)를 덮는 방식으로 설치된다. 외부 접속 단자(204)는 마더 보드 등의 인쇄 회로 기판(도시 생략)에 설치된 배선 패턴과 전기적으로 접속되는 단자이다.
도 2~도 8은 종래의 반도체 장치의 제조 단계를 나타내는 도면이다. 도 2~도 8에 있어서, 종래의 반도체 장치(200)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 2~도 8을 참조하여, 종래의 반도체 장치(200)의 제조 방법에 관하여 설명한다. 먼저, 도 2에 나타낸 단계에서는, 지지판을 구성하는 금속판(211) 상에 개구부(212A)를 갖는 포토레지스트막(212)을 형성한다. 그 다음에, 도 3에 나타낸 단계에서는, 포토레지스트막(212)을 마스크로 하는 습식 에칭에 의해, 금속판(211) 상에 오목부(211A)를 형성한다.
다음으로, 도 4에 나타낸 단계에서는, 금속판(211)을 급전층으로서 사용하는 전해 도금법에 의해, 오목부(211A)에 금속막을 석출시켜서, 외부 접속 단자(204)를 형성한다. 그 다음에, 도 5에 나타낸 단계에서는, 포토레지스트막(212)을 제거한다.
다음으로, 도 6에 나타낸 단계에서는, 반도체칩(201)은 접착성을 갖는 칩 고정용 수지(202)를 경유하여 금속판(211) 상에 고정된다. 이때, 가열에 의해 칩 고정용 수지(202)를 경화시킨다.
다음으로, 도 7에 나타낸 단계에서는, 와이어(209)를 경유하여 외부 접속 단자(204)들과 패드(206)들을 각각 전기적으로 접속(와이어 본딩 접속)한다. 와이 어(209)를 형성할 때, 도 7에 나타낸 구조체가 가열된다. 그 다음에, 도 8에 나타낸 단계에서는, 반도체칩(201) 및 와이어(209)를 덮는 방식으로 밀봉 수지(203)를 형성한다. 이때, 가열에 의해 밀봉 수지(203)를 경화시킨다. 그 후, 금속판(211)을 제거함으로써 도 1에 나타낸 반도체 장치(200)가 제조된다(예를 들면, 일본 특허공개공보 평9-162348호(특허문헌 1) 참조).
그러나, 종래의 반도체 장치(200)에서는, 반도체칩(201)의 상면 측에는 반도체칩(201)(구체적으로는, 반도체 기판(도시 생략))과는 상이한 열팽창률을 갖는 밀봉 수지(203)가 설치되고, 반도체칩(201)의 하면 측에는 반도체칩(201)(구체적으로는, 반도체 기판(도시 생략))과는 상이한 열팽창률을 갖는 칩 고정용 수지(202)가 설치된다. 이 때문에, 반도체 장치(200)가 가열되었을 경우 또는 가열된 반도체 장치(200)의 온도가 저하했을 경우, 반도체 장치(200)에 휘어짐이 발생한다는 문제가 있었다. 반도체 장치(200)에 휘어짐이 발생했을 경우에는, 외부 접속 단자(204)와 패드(206) 사이의 전기적 접속에 있어서의 신뢰성이 저하된다.
또한, 종래의 반도체 장치(200)의 제조 방법에서는, 예를 들면 도 6 및 도 7에 나타낸 단계에서는, 도 6 및 도 7에 나타낸 구조체가 가열되므로, 금속판(211)과 반도체칩(201)의 열팽창률의 차이에 기인하여, 도 6 및 도 7에 나타낸 구조체가 휘어진다는 문제가 있었다. 또한, 도 8에 나타낸 단계에서는, 도 8에 나타낸 구조체가 가열되므로, 금속판(211) 및 밀봉 수지(203)와 반도체칩(201)의 열팽창률의 차이에 기인하여, 도 8에 나타낸 구조체가 휘어진다는 문제가 있었다. 이렇게, 반 도체 장치(200)를 제조하는 동안 상기한 방식으로 휘어짐이 발생했을 경우, 외부 접속 단자(204)와 패드(206) 사이의 전기적 접속에 있어서의 신뢰성이 저하되어, 결국 반도체 장치(200)의 수율이 저하된다.
본 발명의 실시예는 휘어짐의 발생을 억제할 수 있는 반도체 장치, 상기 반도체 장치가 결합된 전자 장치, 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 제 1 형태에 따르면, 제 1 반도체칩과, 상기 제 1 반도체칩 상에 적층된 제 2 반도체칩과, 상기 제 1 및 제 2 반도체칩을 덮는 방식으로 밀봉하는 제 1 밀봉 수지를 포함하고, 상기 제 1 밀봉 수지는 저탄성 수지인 반도체 장치가 제공된다.
본 발명에 따르면, 제 1 및 제 2 반도체칩을 덮는 방식으로 저탄성 수지를 설치함으로써, 상이한 열팽창률을 갖는 저탄성 수지와 제 1 및 제 2 반도체칩 사이에 발생하는 응력이 완화되므로, 반도체 장치에 휘어짐이 발생하는 것을 억제할 수 있다.
본 발명의 다른 형태에 따르면, 제 1 반도체칩과, 상기 제 1 반도체칩 상에 적층된 제 2 반도체칩과, 상기 제 1 반도체칩이 전기적으로 접속되는 제 1 외부 접속 단자와, 상기 제 2 반도체칩이 전기적으로 접속되는 제 2 외부 접속 단자를 포함하는 반도체 장치의 제조 방법으로, 지지판을 구성하는 금속판 상에 제 1 및 제 2 외부 접속 단자를 형성하는 외부 접속 단자 형성 단계와, 제 1 저탄성 수지를 경유하여 상기 금속판 상에 상기 제 1 반도체칩을 고정시키는 제 1 반도체칩 고정 단 계와, 상기 제 1 반도체칩 상에 제 2 반도체칩을 고정시키는 제 2 반도체칩 고정 단계와, 상기 제 1 및 제 2 반도체칩을 제 2 저탄성 수지로 밀봉하는 밀봉 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, 금속판 상에 제 1 저탄성 수지를 경유하여 제 1 반도체칩을 고정시킴으로써, 상이한 열팽창률을 갖는 제 1 반도체칩과 금속판 사이에 발생하는 응력이 제 1 저탄성 수지에 의해 완화되므로, 휘어짐의 발생을 억제할 수 있다.
또한, 제 2 저탄성 수지에 의해 제 1 및 제 2 반도체칩을 밀봉함으로써 휘어짐의 발생을 더욱 억제할 수 있다.
본 발명에 따르면, 반도체 장치의 제조시뿐만 아니라 제조후에 있어서의 휘어짐의 발생도 억제할 수 있다.
다른 특징 및 이점은 이하의 상세한 설명, 부여된 도면 및 청구항으로부터 명백해질 수 있다.
다음으로, 도면에 의거하여 본 발명의 실시예를 설명한다.
(제 1 실시예)
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다.
도 9를 참조하면, 제 1 실시예의 반도체 장치(10)는, 제 1 반도체칩(11), 제 2 반도체칩(12), 제 1 저탄성 수지(13), 제 2 저탄성 수지(15), 제 1 외부 접속 단자(16), 제 2 외부 접속 단자(17), 및 와이어(21,22)를 갖는다.
제 1 반도체칩(11)은, 반도체 기판(도시 생략), 반도체 기판(도시 생략) 상 에 형성된 반도체 집적회로(도시 생략), 및 패드(24)를 갖는다. 반도체 기판으로서는, 예를 들면 실리콘 기판을 사용할 수 있다. 패드(24)는 반도체 집적회로(도시 생략)에 전기적으로 접속된다. 패드(24)는 와이어(21)를 경유하여 제 1 외부 접속 단자(16)와 전기적으로 접속(와이어 본딩 접속)된다.
제 2 반도체칩(12)은, 제 1 반도체칩(11)에 설치된 패드(24)와 중첩되지 않도록, 칩 고정용 수지(14)를 경유하여 제 1 반도체칩(11) 상에 고정된다. 이렇게, 제 1 반도체칩(11) 상에 제 2 반도체칩(12)을 적층함으로써, 반도체 장치(10)를 소형화할 수 있다. 칩 고정용 수지(14)로서는, 예를 들면 다이부착박막(die-attaching film)을 사용할 수 있다.
제 2 반도체칩(12)은, 반도체 기판(도시 생략), 반도체 기판(도시 생략)상에 형성된 반도체 집적회로(도시 생략), 및 패드(25)를 갖는다. 반도체 기판으로서는, 예를 들면 실리콘 기판을 사용할 수 있다. 패드(25)는 제 2 외부 접속 단자(17)와 전기적으로 접속(와이어 본딩 접속)된다.
도 10 및 도 11은 제 1 반도체칩과 제 2 반도체칩의 위치 관계를 설명하는 도면이다.
예를 들면, 제 1 반도체칩(11)의 한 측을 따라 패드(24)가 제공된 경우, 제 2 반도체칩(12)은 제 1 반도체칩(11)에 대하여 도 10에 나타낸 바와 같이 배치될 수 있다. 또한, 제 1 반도체칩(11)의 2개의 측을 따라 패드(24)가 설치된 경우, 제 2 반도체칩(12)은 제 1 반도체칩(11)에 대하여 도 11에 나타낸 바와 같이 배치될 수 있다.
도 9를 참조하면, 제 1 저탄성 수지(13)는 제 1 반도체칩(11)의 하면(11A)을 덮는 방식으로 설치된다. 이렇게, 제 1 반도체칩(11)의 일부(이 경우, 반도체칩(11)의 하면(11A) 측)를 밀봉한다. 제 1 저탄성 수지(13)의 하면(13A)은 제 2 저탄성 수지(15)의 하면(15A)과 실질적으로 동일한 높이로 이루어진다.
제 1 저탄성 수지(13)는, 탄성률이 낮은 수지이며, 응력을 완화시키는 기능을 갖는다. 또한, 제 1 저탄성 수지(13)는 접착제로서의 기능을 갖는다. 제 1 저탄성 수지(13)로서는, 예를 들면 탄성률이 1MPa~1GPa의 수지를 사용할 수 있다. 탄성률이 1MPa보다 작은 수지를 사용했을 경우, 수지가 지나치게 연해서 반도체 장치(10)의 제조시에 있어서의 적합한 취급이 곤란하다. 이와 반대로, 탄성률이 1GPa보다 큰 수지를 사용했을 경우, 반도체 장치(10)에 발생하는 휘어짐을 억제하는 효과가 작다. 구체적으로, 제 1 저탄성 수지(13)로서는, 예를 들면, 엘라스토머(elastomer)를 사용할 수 있다. 또한, 제 1 저탄성 수지(13)의 두께는, 예를 들면 0.025mm로 될 수 있다.
제 2 저탄성 수지(15)가, 제 1 저탄성 수지(13)와 함께, 제 1 및 제 2 반도체칩(11,12)과 와이어(21,22)를 밀봉함으로써, 제 1 및 제 2 저탄성 수지(13,15)에 의해 제 1 및 제 2 반도체칩(11,12)이 덮인다. 제 2 저탄성 수지(15)의 하면(15A)은 제 1 저탄성 수지의 하면(13A)과 실질적으로 동일한 높이로 이루어진다. 제 2 저탄성 수지(15)는 탄성률이 낮은 수지이며, 응력을 완화시키는 기능을 갖는다.
제 2 저탄성 수지(15)로서는, 예를 들면 탄성률이 1MPa~1GPa의 수지를 사용할 수 있다. 탄성률이 1MPa보다 작은 수지를 사용했을 경우, 수지가 지나치게 연 해서 반도체 장치(10)의 제조시에 있어서의 적합한 취급이 곤란하다. 이와 반대로, 탄성률이 1GPa보다 큰 수지를 사용했을 경우, 반도체 장치(10)에 발생하는 휘어짐을 억제하는 효과가 작다. 구체적으로, 제 2 저탄성 수지(15)로서는, 예를 들면 엘라스토머를 사용할 수 있다.
이렇게, 적층된 제 1 및 제 2 반도체칩(11,12)을 제 1 및 제 2 저탄성 수지(13,15)로 덮음으로써, 상이한 열팽창률을 갖는 제 1 및 제 2 저탄성 수지(13,15)와 제 1 및 제 2 반도체칩(11,12)(구체적으로는, 제 1 및 제 2 반도체칩(11,12)에 설치된 반도체 기판(도시 생략)) 사이에 발생하는 응력이 완화되므로, 반도체 장치(10)에 휘어짐이 발생하는 것을 억제할 수 있게 됨으로써, 제 1 외부 접속 단자(16)와 패드(24)의 접속 신뢰성, 및 제 2 외부 접속 단자(17)와 제 2 패드(25)의 접속 신뢰성을 충분히 확보할 수 있다.
제 1 외부 접속 단자(16)는 제 2 저탄성 수지(15)의 하면(15A) 측에 설치된다. 제 1 외부 접속 단자(16)의 상면(16A)이 와이어(21)와 접속됨으로써, 제 1 외부 접속 단자(16)는 제 1 반도체칩(11)과 전기적으로 접속된다. 제 1 외부 접속 단자(16)의 하면(16B)은 제 2 저탄성 수지(15)로부터 노출되어 있다. 제 1 외부 접속 단자(16)의 하면(16B)은 반도체 장치(10)를 인쇄 회로 기판(도시 생략)에 설치할 때, 인쇄 회로 기판의 배선 패턴(도시 생략)과 전기적으로 접속된다(도 32 참조).
제 2 외부 접속 단자(17)는 제 2 저탄성 수지(15)의 하면(15A) 측에 설치된다. 제 2 외부 접속 단자(17)의 상면(17A)이 와이어(22)와 접속됨으로써, 제 2 외 부 접속 단자(17)는 제 2 반도체칩(12)과 전기적으로 접속된다. 제 2 외부 접속 단자(17)의 하면(17B)은 제 2 저탄성 수지(15)로부터 노출되어 있다. 반도체 장치(10)를 인쇄 회로 기판(도시 생략)에 설치하는 경우, 제 2 외부 접속 단자(17)의 하면(17B)은 인쇄 회로 기판의 배선 패턴(도시 생략)과 전기적으로 접속된다(도 32 참조).
와이어(21)는 제 2 저탄성 수지(15)에 의해 밀봉된다. 와이어(21)의 일측 단부는 패드(24)에 접속되고, 와이어(21)의 타측 단부는 제 1 외부 접속 단자(16)에 접속된다.
와이어(22)는 제 2 저탄성 수지(15)에 의해 밀봉되어 있다. 와이어(22)의 일측 단부는 패드(25)에 접속되고, 와이어(22)의 타측 단부는 제 2 외부 접속 단자(17)에 접속된다.
본 실시예의 반도체 장치에 따르면, 적층된 제 1 및 제 2 반도체칩(11,12)을 제 1 및 제 2 저탄성 수지(13,15)로 덮음으로써, 상이한 열팽창률을 갖는 제 1 및 제 2 저탄성 수지(13,15)와 제 1 및 제 2 반도체칩(11,12)(구체적으로는, 제 1 및 제 2 반도체칩(11,12)에 설치된 반도체 기판(도시 생략)) 사이에 발생하는 응력이 완화되므로, 반도체 장치(10)에 휘어짐이 발생하는 것을 억제할 수 있게 됨으로써, 제 1 외부 접속 단자(16)와 패드(24)의 접속 신뢰성, 및 제 2 외부 접속 단자(17)와 제 2 패드(25)의 접속 신뢰성을 충분히 확보할 수 있다.
또한, 본 실시예의 반도체 장치에서는, 칩 고정용 수지(14)로서 다이부착박막을 사용했을 경우를 예로 들어 설명했지만, 칩 고정용 수지(14)로서, 상기한 제 1 저탄성 수지(13)를 사용할 수 있다.
도 12는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 단면도이다. 도 12에 있어서, 제 1 실시예의 반도체 장치(10)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 12를 참조하면, 제 1 실시예의 제 1 변형예에 따른 반도체 장치(30)는, 제 1 및 제 2 외부 접속 단자(16,17) 대신에 외부 접속 단자(31)가 설치되는 것을 제외하고는, 반도체 장치(10)와 유사하게 구성된다.
외부 접속 단자(31)는 제 2 저탄성 수지(15)의 하면(15A) 측에 설치된다. 외부 접속 단자(31)의 상면(31A)이 와이어(21,22)와 접속됨으로써, 외부 접속 단자(31)는 제 1 및 제 2 반도체칩(11,12)과 전기적으로 접속된다. 외부 접속 단자(31)의 하면(31B)은 제 2 저탄성 수지(15)로부터 노출되어 있다. 반도체 장치(30)를 인쇄 회로 기판(도시 생략)에 탑재하는 경우, 외부 접속 단자(31)의 하면(31B)은 인쇄 회로 기판의 배선 패턴(도시 생략)과 전기적으로 접속된다.
또한, 상술한 방식으로 구성된 제 1 실시예의 제 1 변형예에 따른 반도체 장치(30)에 있어서도, 제 1 실시예의 반도체 장치(10)로 얻게 되는 이점과 유사한 이점을 얻을 수 있다.
도 13은 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 단면도이다. 도 13에 있어서, 제 1 실시예의 반도체 장치(10)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 13을 참조하면, 제 1 실시예의 제 2 변형예에 따른 반도체 장치(40)는, 제 1 실시예의 반도체 장치(10)의 구성 이외에도 제 1 반도체칩(11), 제 2 반도체칩(12), 제 1 저탄성 수지(13), 제 1 외부 접속 단자(16), 제 2 외부 접속 단자(17), 및 와이어(21,22)가 더 설치되는 것을 제외하고는, 반도체 장치(10)와 유사하게 구성된다. 반도체 장치(40)는 적층된 제 1 및 제 2 반도체칩(11,12)이 2 세트 설치되도록 구성된다.
또한, 제 1 실시예의 제 2 변형예에 따른 반도체 장치(40)에 있어서도, 제 1 실시예의 반도체 장치(10)로 얻게 되는 이점과 유사한 이점을 얻을 수 있다.
도 14~도 21은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 나타내는 도면이다. 도 14~도 21에 있어서, 제 1 실시예의 반도체 장치(10)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 14~도 21을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 장치(10)의 제조 방법을 설명한다.
먼저, 도 14에 나타낸 단계에서는, 지지판을 구성하는 금속판(45) 상에, 개구부(46A,46B)를 갖는 포토레지스트막(46)을 형성한다. 금속판(45)의 재료로서는, 예를 들면 Cu나 42합금 등을 사용할 수 있다. 개구부(46A)는 제 1 외부 접속 단자(16)의 형성 위치에 대응하고 있고, 개구부(46B)는 제 2 외부 접속 단자(17)의 형성 위치에 대응하고 있다.
다음으로, 도 15에 나타낸 단계에서는, 금속판(45)을 급전층으로서 사용하는 전해 도금법에 의해, 개구부(46A,46B)를 통하여 노출된 금속판(45) 상에 도전 금속을 석출시켜서, 제 1 및 제 2 외부 접속 단자(16,17)를 동시에 형성한다(외부 접속 단자 형성 단계).
구체적으로는, 예를 들면 개구부(46A,46B)를 통하여 노출된 금속판(45) 상에, 전해 도금법에 의해 Au층, Ni층 및 Au층을 순차적으로 석출시켜서, Au층/Ni층/Au층으로 각각 이루어지는 제 1 및 제 2 외부 접속 단자(16,17)를 동시에 형성한다.
그 다음에, 도 16에 나타낸 단계에서는, 포토레지스트막(46)을 제거한다. 그 다음에, 도 17에 나타낸 단계에서는, 제 1 저탄성 수지(13)를 경유하여 제 1 반도체칩(11)을 금속판(45) 상에 고정시킨다(제 1 반도체칩 고정 단계).
제 1 저탄성 수지(13)는 탄성률이 낮은 수지이며, 응력을 완화시키는 기능을 갖는다. 제 1 저탄성 수지(13)로서는, 예를 들면 탄성률이 1MPa~1GPa의 수지를 사용할 수 있다. 탄성률이 1MPa보다 작은 수지를 사용했을 경우, 수지가 지나치게 연해서 반도체 장치(10)의 제조시에 있어서의 적합한 취급이 곤란하다. 이와 반대로, 탄성률이 1GPa보다 큰 수지를 사용했을 경우, 반도체 장치(10)에 발생하는 휘어짐을 억제하는 효과가 작다. 구체적으로는, 제 1 저탄성 수지(13)로서는, 예를 들면 엘라스토머를 사용할 수 있다.
이와 같이, 응력을 완화시키는 기능을 갖는 제 1 저탄성 수지(13)를 경유하여 금속판(45) 상에 제 1 반도체칩(11)을 고정시킴으로써, 상이한 열팽창률을 갖는 제 1 반도체칩(11)과 금속판(45) 사이에 제 1 저탄성 수지(13)가 설치되므로, 이에 따라 금속판(45)과 제 1 반도체칩(11) 사이에서 응력이 발생했을 경우, 제 1 저탄성 수지(13)에 의해 응력이 완화되므로, 반도체 장치(10)의 제조시에 있어서의 휘 어짐의 발생을 억제할 수 있다.
다음으로, 도 18에 나타낸 단계에서는, 제 1 반도체칩(11) 상에 칩 고정용 수지(14)를 경유하여 제 2 반도체칩(12)을 고정시킨다(제 2 반도체칩 고정 단계). 이때, 제 2 반도체칩(12)은 제 1 반도체칩(11)에 설치된 패드(24)와 중첩되지 않도록 고정된다. 이렇게, 제 2 반도체칩(12)을 패드(24)와 중첩되지 않도록 제 1 반도체칩(11) 상에 고정시킴으로써, 와이어(21)를 경유하여 제 1 반도체칩(11)과 제 1 외부 접속 단자(16)를 서로 접속할 수 있다. 칩 고정용 수지(14)로서는, 다이부착박막을 사용할 수 있다.
다음으로, 도 19에 나타낸 단계에서는, 와이어(21)를 경유하여 제 1 반도체칩(11)의 패드(24)와 제 1 외부 접속 단자(16)를 서로 전기적으로 접속하고, 와이어(22)를 경유하여 제 2 반도체칩(12)의 패드(25)와 제 2 외부 접속 단자(17)를 서로 전기적으로 접속함으로써, 제 1 반도체칩(11)은 제 1 외부 접속 단자(16)에 대하여 와이어 본딩 접속되고, 제 2 반도체칩(12)은 제 2 외부 접속 단자(17)에 대하여 와이어 본딩 접속된다.
그 다음으로, 도 20에 나타낸 단계에서는, 제 1 및 제 2 반도체칩(11,12)과, 와이어(21,22)와, 제 1 및 제 2 외부 접속 단자(16,17)를 덮는 방식으로 제 2 저탄성 수지(15)를 형성함으로써(밀봉 단계), 제 1 및 제 2 반도체칩(11,12)과 와이어(21,22)는 제 1 및 제 2 저탄성 수지(13,15)에 의해 밀봉된다.
제 2 저탄성 수지(15)로서는, 예를 들면, 탄성률이 1MPa~1GPa의 수지를 사용할 수 있다. 탄성률이 1MPa보다 작은 수지를 사용했을 경우, 수지가 지나치게 연 해서 반도체 장치(10)의 제조시에 있어서의 적합한 취급이 곤란하다. 이와 반대로, 탄성률이 1GPa보다 큰 수지를 사용했을 경우, 반도체 장치(10)에 발생하는 휘어짐을 억제하는 효과가 작다. 구체적으로는, 제 2 저탄성 수지(15)로서는, 예를 들면 엘라스토머를 사용할 수 있다.
이렇게, 도 20에 나타낸 구조체에 응력이 발생된 경우, 상기한 방식으로 제 1 및 제 2 저탄성 수지(13,15)에 의해 제 1 및 제 2 반도체칩(11,12)과 와이어(21,22)를 밀봉함으로써 응력을 완화시키는 기능을 가지게 되는 제 1 및 제 2 저탄성 수지(13,15)에 의해 응력이 완화되므로, 반도체 장치(10)의 제조시에 있어서의 휘어짐의 발생을 억제할 수 있게 되고, 이에 의하여 제 1 반도체칩(11)과 제 1 외부 접속 단자(16) 사이의 전기적 접속 신뢰성, 및 제 2 반도체칩(12)과 제 2 외부 접속 단자(17) 사이의 전기적 접속 신뢰성을 향상시킬 수 있다.
다음으로, 도 21에 나타낸 단계에서는, 금속판(45)을 에칭에 의해 제거함으로써 반도체 장치(10)가 제조된다.
본 실시예의 반도체 장치의 제조 방법에 의하면, 응력을 완화시키는 기능을 갖는 제 1 저탄성 수지(13)를 경유하여 금속판(45) 상에 제 1 반도체칩(11)을 고정시킴으로써, 상이한 열팽창률을 갖는 제 1 반도체칩(11)과 금속판(45) 사이에서 응력이 발생했을 경우, 제 1 저탄성 수지(13)에 의해 응력을 완화하고, 휘어짐의 발생을 억제할 수 있다.
또한, 응력을 완화시키는 기능을 갖는 제 1 및 제 2 저탄성 수지(13,15)에 의해, 제 1 및 제 2 반도체칩(11,12)과 와이어(21,22)를 밀봉함으로써 도 20에 나 타낸 구조체에 응력이 발생했을 경우, 제 1 및 제 2 저탄성 수지(13,15)에 의해 응력을 완화하고, 휘어짐의 발생을 억제할 수 있다.
또한, 본 실시예에서는, 금속판(45) 상에 단일 반도체 장치(10)를 제조하는 경우를 예로 들어 설명했지만, 금속판(45) 상에 복수의 반도체 장치(10)를 형성한 후, 복수의 반도체 장치(10)를 개편화(個片化)하고, 그 후에 금속판(45)을 제거하여 복수의 반도체 장치(10)를 제조할 수도 있음에 유의한다.
(제 2 실시예)
도 22는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다. 도 22에 있어서, 제 1 실시예의 반도체 장치(10)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 22를 참조하면, 제 2 실시예의 반도체 장치(50)는, 제 1 실시예의 반도체 장치(10)에 설치된 제 1 및 제 2 외부 접속 단자(16,17) 대신에, 제 1 및 제 2 외부 접속 단자(51,52)가 설치되는 것을 제외하고는, 제 1 실시예의 반도체 장치(10)와 유사하게 구성된다.
도 23은 제 1 및 제 2 외부 접속 단자와 제 1 반도체칩의 위치 관계를 나타내는 도면이다.
도 22 및 도 23을 참조하여, 제 1 및 제 2 외부 접속 단자(51,52)를 설명한다. 제 1 및 제 2 외부 접속 단자(51,52)는 교대로 배치되어 있다. 제 1 및 제 2 외부 접속 단자(51,52)는 제 2 저탄성 수지(15)에 의해 밀봉되어 있다. 제 1 및 제 2 외부 접속 단자(51,52)의 하면(51B,52B)은 제 2 저탄성 수지(15)로부터 노출 되어 있다. 제 1 및 제 2 외부 접속 단자(51,52)의 하면(51B,52B)은 제 2 저탄성 수지(15)의 하면(15A)과 실질적으로 동일한 높이로 이루어진다.
제 1 외부 접속 단자(51)는 그 일부가 제 1 반도체칩(11)의 하면(11B)과 접촉하도록 이루어진다. 전자 장치는, 도 33에 나타낸 바와 같이 제조(되거나 반도체 장치가 인쇄 회로 기판에 탑재)되는 경우, 제 1 외부 접속 단자(51)의 일부를 제 1 반도체칩(11)의 하면(11B)과 이러한 방식으로 접촉시킴으로써, 제 1 반도체칩(11)은 제 1 외부 접속 단자(51)에 대한 지지판으로서 기능한다. 그러므로, 제 1 반도체칩(11)의 하면(11B)과 접촉하는 제 1 외부 접속 단자(51)의 부분의 변위량을 작게 할 수 있는데, 이는 일측 단부가 제 1 외부 접속 단자(51)에 접속되고 타측 단부가 인쇄 회로 기판에 접속되는 경우에 일어난다.
제 1 외부 접속 단자(51)의 상면(51A)은 와이어(21)를 경유하여 제 1 반도체칩(11)에 전기적으로 접속된다. 인쇄 회로 기판(도시 생략)에 반도체 장치(50)를 탑재하는 경우, 인쇄 회로 기판의 배선 패턴(도시 생략)과 접속된 와이어가, 제 1 반도체칩(11)의 하면(11A)과 접촉하는 제 1 외부 접속 단자(51)의 부분과 접속된다(도 33 참조).
제 2 외부 접속 단자(52)는 그 일부가 제 1 반도체칩(11)의 하면(11B)과 접촉한다. 전자 장치가 도 33에 나타낸 바와 같이 제조(되거나 반도체 장치가 인쇄 회로 기판에 탑재)되는 경우, 제 2 외부 접속 단자(52)의 일부를 제 1 반도체칩(11)의 하면(11B)과 이러한 방식으로 접촉시킴으로써, 제 1 반도체칩(11)이 제 2 외부 접속 단자(52)에 대한 지지판으로서 기능한다. 그러므로, 제 1 반도체칩(11) 의 하면(11B)과 접촉하는 부분의 제 2 외부 접속 단자(52)의 변위량을 작게 할 수 있는데, 이는 일측 단부가 제 2 외부 접속 단자(52)에 접속되고 타측 단부가 인쇄 회로 기판에 접속되는 경우에 일어난다.
제 2 외부 접속 단자(52)의 상면(52A)은 와이어(22)를 경유하여 제 2 반도체칩(12)과 전기적으로 접속된다. 인쇄 회로 기판(도시 생략)에 반도체 장치(50)를 탑재하는 경우, 제 1 반도체칩(11)의 하면(11B)과 접촉하는 부분의 제 2 외부 접속 단자(52)에 인쇄 회로 기판의 배선 패턴(도시 생략)과 접속된 와이어(도시 생략)가 접속된다(도 33 참조).
본 실시예의 반도체 장치에 따르면, 제 1 및 제 2 외부 접속 단자(51,52)의 일부가 제 1 반도체칩(11)의 하면(11B)과 접촉하는 방식으로 제 1 및 제 2 외부 접속 단자(51,52)를 배치함으로써, 인쇄 회로 기판(도시 생략)에 반도체 장치(50)를 탑재하는 경우, 제 1 반도체칩(11)의 하면(11B)과 접촉하는 부분의 제 1 및 제 2 외부 접속 단자(51,52)(변위량이 적은 제 1 및 제 2 외부 접속 단자(51,52) 부분)에, 인쇄 회로 기판과 전기적으로 접속된 와이어(도시 생략)를 접속하는 것이 가능해짐에 의해 제 1 및 제 2 외부 접속 단자(51,52)와 인쇄 회로 기판과 접속된 와이어(도시 생략) 사이의 접속 신뢰성을 향상시킬 수 있다.
제 1 실시예에서 설명한 도 17에 나타낸 단계에 있어서, 제 2 실시예의 반도체 장치(50)는, 제 1 반도체칩(11)의 하면(11A)이 제 1 및 제 2 외부 접속 단자(51,52)의 상면(51A,52A)의 일부와 접촉하는 방식으로, 제 1 반도체칩(11)을 금속판(45) 상에 고정시키는 것을 제외하고는, 제 1 실시예의 반도체 장치(10)의 제 조 방법과 동일한 방법으로 제조될 수 있다.
도 24는 본 발명의 제 2 실시예의 변형예에 따른 반도체 장치의 단면도이다. 도 24에 있어서 제 2 실시예의 반도체 장치(50)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 24를 참조하면, 제 2 실시예의 변형예에 따른 반도체 장치(55)는, 제 2 실시예의 반도체 장치(50)에 설치된 제 1 및 제 2 외부 접속 단자(51,52) 대신에 외부 접속 단자(56)가 설치되는 것을 제외하고는, 반도체 장치(50)와 유사하게 구성된다.
외부 접속 단자(56)는 제 2 저탄성 수지(15)에 의해 밀봉되어 있다. 외부 접속 단자(56)는 그 일부가 제 1 반도체칩(11)의 하면(11B)과 접촉하는 방식으로 배치되어 있다. 외부 접속 단자(56)들의 상면(56A)들은 와이어(21,22)들을 경유하여 제 1 반도체칩(11) 및 제 2 반도체칩(12)과 각각 전기적으로 접속된다. 외부 접속 단자(56)의 하면(56B)은 제 2 저탄성 수지(15)의 하면(15A)과 실질적으로 동일한 높이로 이루어진다.
인쇄 회로 기판(도시 생략)에 반도체 장치(55)를 설치할 경우, 제 1 반도체칩(11)의 하면(11B)과 접촉하는 부분의 외부 접속 단자(56)에 인쇄 회로 기판상의 배선 패턴(도시 생략)과 접속된 와이어(도시 생략)가 접속된다.
또한, 상술한 바와 같이 구성된 제 2 실시예의 변형예에 따른 반도체 장치(55)에 있어서도, 제 2 실시예의 반도체 장치(50)로 얻게 되는 이점과 동일한 이점을 얻을 수 있다.
또한, 제 2 실시예의 변형예에 따른 반도체 장치(55)는 제 2 실시예의 반도체 장치(50)와 동일한 방법으로 제조할 수 있고, 제 1 실시예의 반도체 장치(10)의 제조 방법으로 얻게 되는 이점과 동일한 이점을 얻을 수 있다.
(제 3 실시예)
도 25는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도이다. 도 25에 있어서, 제 1 실시예의 반도체 장치(10)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 25를 참조하면, 제 3 실시예의 반도체 장치(60)는, 제 1 실시예의 반도체 장치(10)에 설치된 제 2 저탄성 수지(15)와 제 1 및 제 2 외부 접속 단자(16,17) 대신에, 제 2 저탄성 수지(61), 제 1 및 제 2 외부 접속 단자(63,64)가 설치되는 것을 제외하고는, 반도체 장치(10)와 유사하게 구성된다.
제 2 저탄성 수지(61)는 탄성률이 낮은 수지이며, 응력을 완화시키는 기능을 갖는다. 제 2 저탄성 수지(61)로서는, 예를 들면 탄성률이 1MPa~1GPa의 수지를 사용할 수 있다. 탄성률이 1MPa보다 작은 수지를 사용했을 경우, 수지가 지나치게 연해서 반도체 장치(60)의 제조시에 있어서의 적합한 취급이 곤란하다. 이와 반대로, 탄성률이 1GPa보다 큰 수지를 사용했을 경우, 반도체 장치(60)에 발생하는 휘어짐을 억제하는 효과가 작다. 구체적으로는, 제 2 저탄성 수지(61)로서는, 예를 들면 엘라스토머를 사용할 수 있다.
제 2 저탄성 수지(61)는 제 1 저탄성 수지(13)와 함께 제 1 및 제 2 반도체칩(11,12)과 와이어(21,22)를 밀봉한다.
이렇게, 적층된 제 1 및 제 2 반도체칩(11,12)을 제 1 및 제 2 저탄성 수지(13,61)로 덮음으로써, 상이한 열팽창률을 갖는 제 1 및 제 2 저탄성 수지(13,61)와 제 1 및 제 2 반도체칩(11,12)(구체적으로는, 제 1 및 제 2 반도체칩(11,12)에 설치된 반도체 기판(도시 생략)) 사이에 발생하는 응력이 완화되므로, 반도체 장치(60)에 휘어짐이 발생하는 것을 억제할 수 있다. 이에 따라 제 1 외부 접속 단자(63)와 패드(24)의 접속 신뢰성, 및 제 2 외부 접속 단자(64)와 제 2 패드(25)의 접속 신뢰성을 충분히 확보할 수 있다.
제 2 저탄성 수지(61)는 그 하면(61A)으로부터 돌출하는 복수의 돌출부(67,68,71,72)를 갖는다. 돌출부(67,68,71,72)의 형상은, 예를 들면 반구(半球)형상으로 각각 형성될 수 있다.
제 1 외부 접속 단자(63)들은 돌출부(67)들을 덮는 방식으로 각각 설치된다. 제 1 외부 접속 단자(63)의 내면(63A)은 와이어(21)를 경유하여 제 1 반도체칩(11)의 패드(24)와 전기적으로 접속된다. 반도체 장치(60)를 마더 보드 등의 인쇄 회로 기판(도시 생략)에 탑재할 때, 제 1 외부 접속 단자(63)의 외면(63B)은 인쇄 회로 기판의 패드(도시 생략)와 전기적으로 접속된다.
제 2 외부 접속 단자(64)는 돌출부(68)를 덮는 방식으로 설치된다. 제 2 외부 접속 단자(64)의 내면(64A)은 와이어(22)를 경유하여 제 2 반도체칩(12)의 패드(25)와 전기적으로 접속된다. 반도체 장치(60)를 마더 보드 등의 인쇄 회로 기판(도시 생략)에 설치할 때, 제 2 외부 접속 단자(64)의 외면(64B)은 인쇄 회로 기판의 패드(도시 생략)와 전기적으로 접속된다. 제 1 및 제 2 외부 접속 단 자(63,64)로서는, 예를 들면 Au/Ni/Au 순서로 적층된 막을 사용할 수 있다.
더미용 접속 단자(65)들은 돌출부(71)들을 덮는 방식으로 각각 설치된다. 더미용 접속 단자(66)들은 돌출부(72)들을 덮는 방식으로 각각 설치된다. 반도체 장치(60)를 마더 보드 등의 인쇄 회로 기판(도시 생략)에 설치할 경우, 더미용 접속 단자(65,66)의 외면(65B,66B)은 인쇄 회로 기판(도시 생략)에 설치된 더미용의 패드(도시 생략)와 접속된다. 더미용의 패드(도시 생략)는 인쇄 회로 기판(도시 생략)에 설치된 배선 패턴과 전기적으로 접속되지 않고 있는 패드이다.
반도체 장치(60)가 인쇄 회로 기판(도시 생략)에 탑재되는 경우, 돌출부(71,72) 및 더미용 접속 단자(65,66)는 인쇄 회로 기판(도시 생략)에 대하여 대략 수평으로 위치하도록 하는 것과 같은 기능이 있다. 더미용 접속 단자(65,66)로서는, 예를 들면 Au/Ni/Au 순서로 적층된 막을 사용할 수 있다.
또한, 상술한 방식으로 구성된 제 3 실시예의 반도체 장치(60)에 있어서도, 제 1 실시예의 반도체 장치(10)로 얻게 되는 이점과 동일한 이점을 얻을 수 있다.
도 26은 본 발명의 제 3 실시예의 제 1 변형예에 따른 반도체 장치의 단면도이다. 도 26에 있어서, 제 3 실시예의 반도체 장치(60)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 26을 참조하면, 제 3 실시예의 제 1 변형예에 따른 반도체 장치(75)는, 제 2 저탄성 수지(61) 및 더미용 접속 단자(65,66) 대신에 제 2 저탄성 수지(76)가 설치되고, 도 25에 나타낸 제 2 반도체칩(12)의 상태로부터 제 2 반도체칩(12)의 방향을 180도 회전시키는 것을 제외하고는, 제 3 실시예의 반도체 장치(60)와 유사 하게 구성된다.
제 2 저탄성 수지(76)는 탄성률이 낮은 수지이며, 응력을 완화시키는 기능을 갖는다. 제 2 저탄성 수지(76)로서는, 예를 들면, 탄성률이 1MPa~1GPa의 수지를 사용할 수 있다. 탄성률이 1MPa보다 작은 수지를 사용했을 경우, 수지가 지나치게 연해서 반도체 장치(75)의 제조시에 있어서의 적합한 취급이 곤란하다. 이와 반대로, 탄성률이 1GPa보다 큰 수지를 사용했을 경우, 반도체 장치(75)에 발생하는 휘어짐을 억제하는 효과가 작다. 구체적으로, 제 2 저탄성 수지(76)로서는, 예를 들면 엘라스토머를 사용할 수 있다.
제 2 저탄성 수지(76)는, 제 1 저탄성 수지(13)와 함께, 제 1 및 제 2 반도체칩(11,12)과 와이어(21,22)를 밀봉하고 있다. 제 2 저탄성 수지(76)는 그 하면(76A)으로부터 돌출하는 돌출부(77,78)를 갖는다. 돌출부(78)는 제 1 반도체칩(11)을 가로질러 돌출부(77)와 대향하는 방식으로 배치되어 있다. 제 1 외부 접속 단자(63)들은 돌출부(77)들을 덮는 방식으로 각각 설치된다. 제 2 외부 접속 단자(64)들은 돌출부(78)들을 덮는 방식으로 각각 설치된다.
또한, 상술한 바와 같이 구성된 제 3 실시예의 제 1 변형예에 따른 반도체 장치(75)에 있어서도, 제 1 실시예의 반도체 장치(10)로 얻게 되는 이점과 동일한 이점을 얻을 수 있다.
도 27은 본 발명의 제 3 실시예의 제 2 변형예에 따른 반도체 장치의 단면도이다. 도 27에 있어서, 제 3 실시예의 반도체 장치(60)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 27을 참조하면, 제 3 실시예의 제 2 변형예에 따른 반도체 장치(80)는, 제 3 실시예의 반도체 장치(60)에 설치된 더미용 접속 단자(65,66) 및 돌출부(71,72) 대신에 제 1 및 제 2 반도체칩(11,12), 와이어(21,22), 제 1 및 제 2 외부 접속 단자(63,64), 및 돌출부(67,68)가 설치되는 것을 제외하고는, 반도체 장치(60)와 유사하게 구성된다. 반도체 장치(80)는 적층된 제 1 및 제 2 반도체칩(11,12)을 2세트 구비하도록 구성된다.
또한, 상술한 바와 같이 구성된 제 3 실시예의 제 2 변형예에 따른 반도체 장치(80)에 있어서도, 제 1 실시예의 반도체 장치(10)로 얻게 되는 이점과 동일한 이점을 얻을 수 있다.
도 28~도 31은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계를 나타내는 도면이다. 도 28~도 31에 있어서, 제 3 실시예의 반도체 장치(60)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 28~도 31을 참조하여, 제 3 실시예의 반도체 장치(60)의 제조 방법에 관하여 설명한다. 먼저, 도 28에 나타낸 단계에서는, 지지판을 구성하는 금속판(85) 상에, 개구부(86A~86D)를 갖는 포토레지스트막(86)을 형성한다. 금속판(85)의 재료로서는, 예를 들면 Cu나 42합금 등을 사용할 수 있다. 개구부(86A~86D)는 돌출부(67,68,71,72)가 형성되는 위치에 대응하고 있다.
다음으로, 도 29에 나타낸 단계에서는, 포토레지스트막(86)을 마스크로서 사용하여 금속판(85)을 습식 에칭하고, 개구부(86A~86D)에 노출된 금속판(85)에 오목부(85A~85D)를 형성한다.
다음으로, 도 30에 나타낸 단계에서는, 금속판(85)을 급전층으로서 사용하는 전해 도금법에 의해, 오목부(85A~85D)에 도전 금속을 석출시켜서, 제 1 및 제 2 외부 접속 단자(63,64)와 더미용 접속 단자(65,66)를 동시에 형성한다(외부 접속 단자 형성 단계).
다음으로, 도 31에 나타낸 단계에서는, 포토레지스트막(86)을 제거한다. 그 후에 제 1 실시예에서 설명한 도 17~도 21에서 수행된 처리와 유사한 처리를 수행함으로써, 도 25에 나타낸 반도체 장치(60)가 제조된다.
본 실시예의 반도체 장치의 제조 방법에 있어서도, 제 1 실시예의 반도체 장치(10)의 제조 방법으로 얻게 되는 이점과 동일한 이점을 얻을 수 있다.
(제 4 실시예)
도 32는 제 4 실시예에 따른 전자 장치의 단면도이다.
도 32를 참조하면, 제 4 실시예에 따른 전자 장치(90)는 인쇄 회로 기판(91), 반도체 장치(10-1~10-4), 와이어(94~97,101~104), 및 제 2 밀봉 수지인 밀봉 수지(92)를 갖는다.
인쇄 회로 기판(91)은 기판 본체(106), 관통 비어(109A~109H)와, 제 1 패드(111~118)와, 제 2 패드(121~128)를 갖는다. 이 실시예에서, 인쇄 회로 기판(91)의 배선 패턴은 관통 비어(109A~109H), 제 1 패드(111~118), 및 제 2 패드(121~128)로 이루어져 있다.
기판 본체(106)는 판으로 형성되고, 복수의 관통공(107)을 갖는다. 관통 비어(109A~109H)는 관통공(107)에 설치된다.
제 1 패드(111~118)는 기판 본체(106)의 상면(106A)에 설치된다. 제 1 패드(111)는 관통 비어(109A)와 접속되고, 제 1 패드(112)는 관통 비어(109B)와 접속된다. 제 1 패드(113)는 관통 비어(109C)와 접속되고, 제 1 패드(114)는 관통 비어(109D)와 접속된다. 제 1 패드(115)는 관통 비어(109E)와 접속되고, 제 1 패드(116)는 관통 비어(109F)와 접속된다. 제 1 패드(117)는 관통 비어(109G)와 접속되고, 제 1 패드(118)는 관통 비어(109H)와 접속된다.
제 2 패드(121~128)는, 기판 본체(106)의 하면(106B)에 설치된다. 제 2 패드(121)는 관통 비어(109A)를 경유하여 제 1 패드(111)와 전기적으로 접속된다. 제 2 패드(122)는 관통 비어(109B)를 경유하여 제 1 패드(112)와 전기적으로 접속된다. 제 2 패드(123)는 관통 비어(109C)를 경유하여 제 1 패드(113)와 전기적으로 접속된다. 제 2 패드(124)는 관통 비어(109D)를 경유하여 제 1 패드(114)와 전기적으로 접속된다. 제 2 패드(125)는 관통 비어(109E)를 경유하여 제 1 패드(115)와 전기적으로 접속된다. 제 2 패드(126)는 관통 비어(109F)를 경유하여 제 1 패드(116)와 전기적으로 접속된다. 제 2 패드(127)는 관통 비어(109G)를 경유하여 제 1 패드(117)와 전기적으로 접속된다. 제 2 패드(128)는 관통 비어(109H)를 경유하여 제 1 패드(118)와 전기적으로 접속된다. 인쇄 회로 기판(91)으로서는, 예를 들면 마더 보드를 사용할 수 있다.
반도체 장치(10-1~10-4)는 제 1 실시예의 반도체 장치(10)와 유사하게 구성된다. 또한, 설명의 편의상, 반도체 장치(10-1)의 구성요소의 부호에는 "-1'을 부여하고, 반도체 장치(10-2)의 구성요소의 부호에는 "-2"를 부여하고, 반도체 장 치(10-3)의 구성요소의 부호에는 "-3"을 부여하고, 반도체 장치(10-4)의 구성요소의 부호에는 "-4"를 부여해서 이하의 설명을 행함에 유의해야 한다.
반도체 장치(10-1)는 칩 고정용 수지(131)를 경유하여 기판 본체(106) 상에 고정된다. 칩 고정용 수지(131)로서는, 예를 들면 다이부착박막을 사용할 수 있다.
반도체 장치(10-1)는, 제 1 반도체칩(11-1)과, 제 2 반도체칩(12-1)과, 제 1 반도체칩(11-1)과 전기적으로 접속된 제 1 외부 접속 단자(16-1)와, 제 2 반도체칩(12-1)과 전기적으로 접속된 제 2 외부 접속 단자(17-1)와, 제 1 및 제 2 반도체칩(11-1,12-1)을 덮는 제 1 및 제 2 저탄성 수지(13-1,15-1)를 갖는다. 제 1 외부 접속 단자(16-1)는 와이어(95)를 경유하여 제 1 패드(113)와 전기적으로 접속된다. 제 2 외부 접속 단자(17-1)는 와이어(94)를 경유하여 제 1 패드(114)와 전기적으로 접속된다.
반도체 장치(10-2)는 칩 고정용 수지(132)를 경유하여 반도체 장치(10-1) 상에 고정된다. 칩 고정용 수지(132)로서는, 예를 들면 다이부착박막을 사용할 수 있다. 반도체 장치(10-2)는 제 1 및 제 2 외부 접속 단자(16-1,17-1)와 중첩되지 않도록 반도체 장치(10-1) 상에 적층된다.
반도체 장치(10-2)는 제 1 반도체칩(11-2)과, 제 2 반도체칩(12-2)과, 제 1 반도체칩(11-2)과 전기적으로 접속된 제 1 외부 접속 단자(16-2)와, 제 2 반도체칩(12-2)과 전기적으로 접속된 제 2 외부 접속 단자(17-2)와, 제 1 및 제 2 반도체칩(11-2,12-2)을 덮는 제 1 및 제 2 저탄성 수지(13-2,15-2)를 갖는다. 제 1 외부 접속 단자(16-2)는 와이어(97)를 경유하여 제 1 패드(111)와 전기적으로 접속된다. 제 2 외부 접속 단자(17-2)는 와이어(96)를 경유하여 제 1 패드(112)와 전기적으로 접속된다.
반도체 장치(10-3)는 칩 고정용 수지(133)를 경유하여 기판 본체(106) 상에 고정된다. 칩 고정용 수지(133)로서는, 예를 들면 다이부착박막을 사용할 수 있다. 반도체 장치(10-3)는 제 1 반도체칩(11-3)과, 제 2 반도체칩(12-3)과, 제 1 반도체칩(11-3)과 전기적으로 접속된 제 1 외부 접속 단자(16-3)와, 제 2 반도체칩(12-3)과 전기적으로 접속된 제 2 외부 접속 단자(17-3)와, 제 1 및 제 2 반도체칩(11-3,12-3)을 덮는 제 1 및 제 2 저탄성 수지(13-3,15-3)를 갖는다. 제 1 외부 접속 단자(16-3)는 와이어(102)를 경유하여 제 1 패드(116)와 전기적으로 접속된다. 제 2 외부 접속 단자(17-3)는 와이어(101)를 경유하여 제 1 패드(115)와 전기적으로 접속된다.
반도체 장치(10-4)는 칩 고정용 수지(134)를 경유하여 반도체 장치(10-3) 상에 고정된다. 칩 고정용 수지(134)로서는, 예를 들면 다이부착박막을 사용할 수 있다. 반도체 장치(10-4)는 제 1 및 제 2 외부 접속 단자(16-3,17-3)와 중첩되지 않도록 반도체 장치(10-3) 상에 적층된다. 반도체 장치(10-4)는 제 1 반도체칩(11-4)과, 제 2 반도체칩(12-4)과, 제 1 반도체칩(11-4)과 전기적으로 접속된 제 1 외부 접속 단자(16-4)와, 제 2 반도체칩(12-4)과 전기적으로 접속된 제 2 외부 접속 단자(17-4)와, 제 1 및 제 2 반도체칩(11-4,12-4)을 덮는 제 1 및 제 2 저탄성 수지(13-4,15-4)를 갖는다. 제 1 외부 접속 단자(16-4)는 와이어(104)를 경유 하여 제 1 패드(118)와 전기적으로 접속된다. 제 2 외부 접속 단자(17-4)는 와이어(103)를 경유하여 제 1 패드(117)와 전기적으로 접속된다.
밀봉 수지(92)는 반도체 장치(10-1~10-4)와, 와이어(94~97,101~104)를 밀봉하는 방식으로 인쇄 회로 기판(91) 상에 설치된다. 밀봉 수지(92)로서는, 예를 들면 탄성률이 10GPa이상의 수지를 사용할 수 있다. 구체적으로, 밀봉 수지(92)로서는, 예를 들면 몰드 수지를 사용할 수 있다.
본 실시예의 전자 장치에 따르면, 제 1 및 제 2 반도체칩(11-1~11-4,12-1~12-4)이 응력을 완화하는 기능을 갖는 제 1 및 제 2 저탄성 수지(13-1~13-4,15-1~15-4)에 의해 덮인 반도체 장치(10-1~10-4)를 설치함으로써, 인쇄 회로 기판(91)과 제 1 및 제 2 반도체칩(11-1~11-4,12-1~12-4) 사이에 발생하는 응력이 완화되므로, 제 1 및 제 2 반도체칩(11-1~11-4,12-1~12-4)이 전자 장치(140)의 휘어짐에 의한 영향을 받기 어렵게 할 수 있다.
또한, 본 실시예에서는, 칩 고정용 수지(131~134)로 다이부착박막을 채용했을 경우를 예로 들어 설명했지만, 칩 고정용 수지(131~134) 대신에 제 1 저탄성 수지(13)를 사용할 수 있음에 유의해야 한다. 또한, 본 실시예에서는, 밀봉 수지(92)로서 몰드 수지를 사용했을 경우를 예로 들어 설명했지만, 몰드 수지 대신에 제 2 저탄성 수지(15)를 사용할 수 있다. 이렇게, 칩 고정용 수지(131~134) 및 밀봉 수지(92)로서 저탄성 수지를 사용함으로써, 전자 장치(90)에 발생하는 휘어짐을 더 억제할 수 있다.
(제 5 실시예)
도 33은 제 5 실시예에 따른 전자 장치의 단면도이다. 도 33에 있어서, 제 4 실시예의 전자 장치(90)와 동일한 구성부분에는 동일한 부호를 부여한다.
도 33을 참조하면, 제 5 실시예에 따른 전자 장치(140)는, 제 4 실시예의 전자 장치(90)에 설치된 반도체 장치(10-1~10-4) 대신에, 반도체 장치(50-1~50-4)가 설치되는 것을 제외하고는, 전자 장치(90)와 유사하게 구성된다.
반도체 장치(50-1~50-4)는 제 2 실시예의 반도체 장치(50)와 유사하게 구성된다. 또한, 설명의 편의상, 반도체 장치(50-1)의 구성요소의 부호에는 "-1"을 부여하고, 반도체 장치(50-2)의 구성요소의 부호에는 "-2"를 부여하고, 반도체 장치(50-3)의 구성요소의 부호에는 "-3"을 부여하고, 반도체 장치(50-4)의 구성요소의 부호에는 "-4"를 부여해서 이하의 설명을 행함에 유의해야 한다.
반도체 장치(50-1)는 칩 고정용 수지(131)를 경유하여 기판 본체(106) 상에 고정된다. 반도체 장치(50-1)는 제 1 반도체칩(11-1)과, 제 2 반도체칩(12-1)과, 제 1 반도체칩(11-1)과 전기적으로 접속된 제 1 외부 접속 단자(51-1)와, 제 2 반도체칩(12-1)과 전기적으로 접속된 제 2 외부 접속 단자(52-1)와, 제 1 및 제 2 반도체칩(11-1,12-1)을 덮는 제 1 및 제 2 저탄성 수지(13-1,15-1)를 갖는다. 제 1 및 제 2 외부 접속 단자(51-1,52-1)는 그 일부가 제 1 반도체칩(11-1)의 하면(11-1A)과 접촉하는 방식으로 배치되어 있다. 제 1 외부 접속 단자(51-1)는 와이어(95)를 경유하여 제 1 패드(113)와 전기적으로 접속된다. 와이어(95)는 반도체칩(11-1)의 하면(11-1A) 상에 위치하는 제 1 외부 접속 단자(51-1)와 접속된다.
이러한 방식으로 반도체칩(11-1)의 하면(11-1A) 상에 위치하는 제 1 외부 접 속 단자(51-1)에 와이어(95)를 접속함으로써, 제 1 반도체칩(11-1)이 제 1 외부 접속 단자(51-1)의 위치를 제한하는 지지판이 되므로, 와이어(95)와 제 1 외부 접속 단자(51-1)의 접속을 견고하게 할 수 있다.
제 2 외부 접속 단자(52-1)는 와이어(94)를 경유하여 제 1 패드(114)와 전기적으로 접속된다. 와이어(94)는 반도체칩(11-1)의 하면(11-1A) 상에 위치하는 제 2 외부 접속 단자(52-1)와 접속된다.
이러한 방식으로 반도체칩(11-1)의 하면(11-1A) 상에 위치하는 제 2 외부 접속 단자(52-1)에 와이어(94)를 접속함으로써, 제 1 반도체칩(11-1)이 제 2 외부 접속 단자(52-1)의 위치를 제한하는 지지판이 되므로, 와이어(94)와 제 2 외부 접속 단자(52-1)의 접속을 견고하게 할 수 있다.
반도체 장치(50-2)는 칩 고정용 수지(132)를 경유하여 반도체 장치(50-1) 상에 고정된다. 반도체 장치(50-2)는 제 1 및 제 2 외부 접속 단자(51-1,52-1)와 중첩되지 않도록 반도체 장치(50-1) 상에 적층된다. 반도체 장치(50-2)는 제 1 반도체칩(11-2)과, 제 2 반도체칩(12-2)과, 제 1 반도체칩(11-2)과 전기적으로 접속된 제 1 외부 접속 단자(51-2)와, 제 2 반도체칩(12-2)과 전기적으로 접속된 제 2 외부 접속 단자(52-2)와, 제 1 및 제 2 반도체칩(11-2,12-2)을 덮는 제 1 및 제 2 저탄성 수지(13-2,15-2)를 갖는다. 제 1 및 제 2 외부 접속 단자(51-2,52-2)는 적어도 일부가 제 1 반도체칩(11-2)의 하면(11-2A)과 접촉하는 방식으로 배치되어 있다. 제 1 외부 접속 단자(51-2)는 와이어(97)를 경유하여 제 1 패드(111)와 전기적으로 접속된다. 와이어(97)는 반도체칩(11-2)의 하면(11-2A) 상에 위치하는 제 1 외부 접속 단자(51-2)와 접속된다.
이러한 방식으로 반도체칩(11-2)의 하면(11-2A) 상에 위치하는 제 1 외부 접속 단자(51-2)에 와이어(97)를 접속함으로써, 제 1 반도체칩(11-2)이 제 1 외부 접속 단자(51-2)의 위치를 제한하는 지지판이 되므로, 와이어(97)와 제 1 외부 접속 단자(51-2)의 접속을 견고하게 할 수 있다.
제 2 외부 접속 단자(52-2)는 와이어(96)를 경유하여 제 1 패드(112)와 전기적으로 접속된다. 와이어(96)는 반도체칩(11-2)의 하면(11-2A) 상에 위치하는 제 2 외부 접속 단자(52-2)와 접속된다.
이러한 방식으로 반도체칩(11-2)의 하면(11-2A) 상에 위치하는 제 2 외부 접속 단자(52-2)에 와이어(96)를 접속함으로써, 제 1 반도체칩(11-2)이 제 2 외부 접속 단자(52-2)의 위치를 제한하는 지지판이 되므로, 와이어(96)와 제 2 외부 접속 단자(52-2)의 접속을 견고하게 할 수 있다.
반도체 장치(50-3)는 칩 고정용 수지(133)를 경유하여 기판 본체(106) 상에 고정된다. 반도체 장치(50-3)는 제 1 반도체칩(11-3)과, 제 2 반도체칩(12-3)과, 제 1 반도체칩(11-3)과 전기적으로 접속된 제 1 외부 접속 단자(51-3)와, 제 2 반도체칩(12-3)과 전기적으로 접속된 제 2 외부 접속 단자(52-3)와, 제 1 및 제 2 반도체칩(11-3,12-3)을 덮는 제 1 및 제 2 저탄성 수지(13-3,15-3)를 갖는다. 제 1 및 제 2 외부 접속 단자(51-3,52-3)는 그 일부가 제 1 반도체칩(11-3)의 하면(11-3A)과 접촉하는 방식으로 배치되어 있다.
제 1 외부 접속 단자(51-3)는 와이어(102)를 경유하여 제 1 패드(116)와 전 기적으로 접속된다. 와이어(102)는 반도체칩(11-3)의 하면(11-3A) 상에 위치하는 제 1 외부 접속 단자(51-3)와 접속된다.
이러한 방식으로 반도체칩(11-3)의 하면(11-3A) 상에 위치하는 제 1 외부 접속 단자(51-3)에 와이어(102)를 접속함으로써, 제 1 반도체칩(11-3)이 제 1 외부 접속 단자(51-3)의 위치를 제한하는 지지판이 되므로, 와이어(102)와 제 1 외부 접속 단자(51-3)의 접속을 견고하게 할 수 있다.
제 2 외부 접속 단자(51-3)는 와이어(101)를 경유하여 제 1 패드(115)와 전기적으로 접속된다. 와이어(101)는 반도체칩(11-3)의 하면(11-3A) 상에 위치하는 제 2 외부 접속 단자(52-3)와 접속된다.
이러한 방식으로 반도체칩(11-3)의 하면(11-3A) 상에 위치하는 제 2 외부 접속 단자(52-3)에 와이어(101)를 접속함으로써, 제 1 반도체칩(11-3)이 제 2 외부 접속 단자(52-3)의 위치를 제한하는 지지판이 되므로, 와이어(101)와 제 2 외부 접속 단자(52-3)의 접속을 견고하게 할 수 있다.
반도체 장치(50-4)는 칩 고정용 수지(134)를 경유하여 반도체 장치(50-3) 상에 고정된다. 반도체 장치(50-4)는 제 1 및 제 2 외부 접속 단자(51-3,52-3)와 중첩되지 않도록 반도체 장치(50-3) 상에 적층된다. 반도체 장치(50-4)는 제 1 반도체칩(11-4)과, 제 2 반도체칩(12-4)과, 제 1 반도체칩(11-4)과 전기적으로 접속된 제 1 외부 접속 단자(51-4)와, 제 2 반도체칩(12-4)과 전기적으로 접속된 제 2 외부 접속 단자(52-4)와, 제 1 및 제 2 반도체칩(11-4,12-4)을 덮는 제 1 및 제 2 저탄성 수지(13-4,15-4)를 갖는다.
제 1 및 제 2 외부 접속 단자(51-4,52-4)는 그 일부가 제 1 반도체칩(11-4)의 하면(11-4A)과 접촉하는 방식으로 배치되어 있다. 제 1 외부 접속 단자(51-4)는 와이어(104)를 경유하여 제 1 패드(118)와 전기적으로 접속된다. 와이어(104)는 반도체칩(11-4)의 하면(11-4A) 상에 위치하는 제 1 외부 접속 단자(51-4)와 접속된다.
이러한 방식으로 반도체칩(11-4)의 하면(11-4A) 상에 위치하는 제 1 외부 접속 단자(51-4)에 와이어(104)를 접속함으로써, 제 1 반도체칩(11-4)이 제 1 외부 접속 단자(51-4)의 위치를 제한하는 지지판이 되므로, 와이어(104)와 제 1 외부 접속 단자(51-4)의 접속을 견고하게 할 수 있다.
제 2 외부 접속 단자(52-4)는 와이어(103)를 경유하여 제 1 패드(117)와 전기적으로 접속된다. 와이어(103)는 반도체칩(11-4)의 하면(11-4A) 상에 위치하는 제 2 외부 접속 단자(52-4)와 접속된다.
이러한 방식으로 반도체칩(11-4)의 하면(11-4A) 상에 위치하는 제 2 외부 접속 단자(52-4)에 와이어(103)를 접속함으로써, 제 1 반도체칩(11-4)이 제 2 외부 접속 단자(52-4)의 위치를 제한하는 지지판이 되므로, 와이어(103)와 제 2 외부 접속 단자(52-4)의 접속을 견고하게 할 수 있다.
밀봉 수지(92)는 반도체 장치(50-1~50-4)와, 와이어(94~97,101~104)를 밀봉하는 방식으로 인쇄 회로 기판(91) 상에 설치된다.
본 실시예의 전자 장치에 따르면, 제 1 반도체칩(11-1~11-4)의 하면(11-1A~11-4A)과 각각 접촉하는 부분의 제 1 및 제 2 외부 접속 단자(51-1~51-4,52- 1~52-4)에 와이어(94~97,101~104)를 접속함으로써, 와이어(94~97,101~104)와 제 1 및 제 2 외부 접속 단자(51-1~51-4,52-1~52-4)의 접속을 견고하게 할 수 있다.
또한, 본 실시예의 전자 장치는 제 4 실시예의 전자 장치(90)로 얻게 되는 이점과 동일한 이점을 얻을 수 있다.
또한, 본 실시예에 있어서, 칩 고정용 수지(131~134)로서 제 1 저탄성 수지(13)를 사용할 수 있음에 유의해야 한다. 또한, 밀봉 수지(92)로서 제 2 저탄성 수지(15)를 사용할 수 있다.
이렇게, 본 발명의 바람직한 실시예에 대해서 상세히 설명했지만, 본 발명은 이들 특정한 실시예에 한정되는 것이 아니라, 특허청구범위에 기재된 본 발명의 요지의 범위를 벗어나지 않는 한도 내에서 다양한 변형이 가능하다.
본 발명은 반도체칩 및 반도체칩을 밀봉하는 밀봉 수지를 포함하는 반도체 장치, 및 반도체 장치를 포함하는 전자 장치에 적용될 수 있다.
본 발명에 따르면, 반도체 장치의 제조시에 있어서의 휘어짐의 발생을 억제할 수 있고, 또한 제조후의 반도체 장치의 휘어짐의 발생도 억제할 수 있다.

Claims (13)

  1. 제 1 반도체 칩, 및
    상기 제 1 반도체칩을 덮는 방식으로 밀봉하는 제 1 밀봉 수지를 포함하고,
    상기 제 1 밀봉 수지는 저탄성 수지인 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체칩 상에 적층되는 제 2 반도체칩을 더 포함하고,
    상기 제 1 밀봉 수지는 상기 제 1 및 제 2 반도체칩을 덮는 방식으로 밀봉하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 하면 측을 밀봉하는 제 2 밀봉 수지를 더 포함하고,
    상기 제 2 밀봉 수지는 저탄성 수지인 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 2 반도체칩에 대면하는 상기 제 1 반도체칩의 면의 반대 면을 밀봉하는 제 2 밀봉 수지를 더 포함하고,
    상기 제 2 밀봉 수지는 저탄성 수지인 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 반도체칩이 접속되는 제 1 외부 접속 단자, 및
    상기 제 2 반도체칩이 접속되는 제 2 외부 접속 단자를 더 포함하고,
    상기 제 1 반도체칩은 상기 제 1 외부 접속 단자에 전기적으로 접속되는 패드를 가지며,
    상기 제 2 반도체칩은 상기 패드와 중첩되지 않는 방식으로 상기 제 1 반도체칩 상에 적층되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 외부 접속 단자는, 상기 제 1 및 제 2 외부 접속 단자의 일부분이 상기 제 2 반도체칩에 대면하는 상기 제 1 반도체칩의 면의 반대 면과 접촉하는 방식으로 배치되는 반도체 장치.
  7. 제 1 항에 기재된 반도체 장치,
    상기 반도체 장치에 전기적으로 접속되는 배선 패턴을 갖는 인쇄 회로 기판, 및
    상기 반도체 장치를 밀봉하는 제 3 밀봉 수지를 포함하는 전자 장치.
  8. 제 5 항에 기재된 반도체 장치,
    상기 반도체 장치에 전기적으로 접속되는 배선 패턴을 갖는 인쇄 회로 기판, 및
    상기 반도체 장치를 밀봉하는 제 3 밀봉 수지를 포함하는 전자 장치.
  9. 제 8 항에 있어서,
    상기 반도체 장치가 2개 이상 설치되고,
    상기 반도체 장치상에 설치된 상기 제 1 및 제 2 외부 접속 단자가 다른 반도체 장치와 접촉하지 않는 방식으로 상기 반도체 장치가 적층되는 전자 장치.
  10. 지지판을 구성하는 금속판 상에 제 1 외부 접속 단자를 형성하는 외부 접속 단자 형성 단계,
    상기 금속판 상에 제 1 반도체칩을 고정하는 제 1 반도체칩 고정 단계, 및
    상기 제 1 반도체칩을 제 1 저탄성 수지로 밀봉하는 밀봉 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 반도체칩 상에 제 2 반도체칩을 고정하는 제 2 반도체칩 고정 단계를 더 포함하고,
    상기 외부 접속 단자 형성 단계에서, 상기 금속판 상에는 제 2 외부 단자가 형성되고,
    상기 밀봉 단계에서, 상기 제 1 및 제 2 반도체칩은 상기 제 1 저탄성 수지 로 밀봉되는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 반도체칩은 제 2 저탄성 수지를 경유하여 상기 금속판에 고정되는 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 1 반도체칩은 상기 제 1 외부 접속 단자와 전기적으로 접속되는 패드를 가지며,
    상기 제 2 반도체칩은 상기 패드와 중첩되지 않는 방식으로 상기 제 1 반도체칩에 고정되는 반도체 장치의 제조 방법.
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