KR19990013833A - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

Info

Publication number
KR19990013833A
KR19990013833A KR1019980028293A KR19980028293A KR19990013833A KR 19990013833 A KR19990013833 A KR 19990013833A KR 1019980028293 A KR1019980028293 A KR 1019980028293A KR 19980028293 A KR19980028293 A KR 19980028293A KR 19990013833 A KR19990013833 A KR 19990013833A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
resin
mounting substrate
flow rate
Prior art date
Application number
KR1019980028293A
Other languages
English (en)
Other versions
KR100288385B1 (ko
Inventor
도시야 이시오
히로유키 나카니시
가츠노부 모리
가츠유키 다루이
Original Assignee
쯔지 하루오
샤프 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쯔지 하루오, 샤프 가부시끼가이샤 filed Critical 쯔지 하루오
Publication of KR19990013833A publication Critical patent/KR19990013833A/ko
Application granted granted Critical
Publication of KR100288385B1 publication Critical patent/KR100288385B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

리드프레임의 반도체칩 장착용 기판의 각 표면에 서로 소자형성면의 면적이 다른 제 1 및 제 2 반도체칩을 포함하고, 상기 제 1 반도체칩이 제 2 반도체칩보다 소자형성면적이 크며, 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지 밀봉금형에 리드프레임을 세팅하여 제 1 및 제 2 반도체칩을 수지로 밀봉함에 의해 제공되는 반도체장치를 제조하는 방법은 : (a) 수지 밀봉 금형에 리드프레임을 세팅할때, 주입용 게이트상에 배치되는 제 1 반도체칩의 제 1 측면과 주입용 게이트상의 제 2 반도체칩의 제 1 측면 사이의 거리가 제 1 및 제 2 반도체칩을 반도체칩 장착용 기판의 각 표면의 중앙에 장착할때의 제 1 반도체칩의 제 1 측면과 제 2 반도체칩의 제 1 측면 사이의 거리보다 짧게 되도록 반도체칩 장착용 기판의 각 표면에 제 1 및 제 2 반도체칩을 장착하는 단계; (b) 제 1 및 제 2의 반도체칩의 제 1 측면들이 주입용 게이트측상에 배치되도록 상기 리드프레임을 수지 밀봉 금형에 세팅하는 단계; 및 (c) 상기 주입용 게이트로부터 밀봉 수지를 주입하는 단계를 포함한다.

Description

반도체장치 및 그의 제조방법
본 발명은 경량 또한 소형의 전자기기에 장착할 수 있는 반도체장치 및 그 반도체장치의 제조방법에 관한 것이다.
종래부터, 도 8 및 도 9에 도시된 바와같이, 반도체칩(51)을 1개만 내장하는 반도체장치가 여러가지 제안되어 있다(종래 기술1로 한다). 상기 반도체장치는 통상 하기와 같이 제조된다. 즉, 리드프레임(54)에 형성된 다이패드(55)위에, 은 페이스트등의 열경화성 다이어테치(die-attach)재료(53)를 이용하여 반도체칩(51)을 장착한다(이하, 다이본딩이라 칭한다). 다음에, 상기 다이어테치 재료(53)를 열처리에 의해 경화시켜 반도체칩(51)을 다이패드(55)상에 고정한다(결합 공정).
그후, 반도체칩(51)의 소자 형성면에 형성된 전극패드(52)와 리드프레임(54)에 형성된 내측 리드(56)를 금와이어등의 결합 와이어(59)에 의해 전기적으로 접속한다 (와이어본딩 공정). 또한, 상기 부재들을 밀봉수지(60)등으로 밀봉하여 막은 후, 리드프레임(54)에 형성된 도시되지 않은 타이바(밀봉수지(60)를 차폐하는 부분) 및 다이 패드(55)를 지지하도록 형성된 지지리드(58)를 절단하여, 외측리드(57)를 원하는 형상으로 구부려(포만)(forming), 반도체장치를 완성시킨다.
한편, 근년에는, 전자기기의 소형화 및 경량화의 요구에 따라, 도 10 및 도 11에 도시한 바와같이, 다이패드(55)의 각 표면에 동일 사이즈 또는 다른 사이즈의 반도체칩(51a,51b)을 장착한 소위 2칩 1패키지의 반도체장치도 여러가지 제안되어 있다(종래 기술 2라 한다). 상기 반도체장치는, 예컨대 반도체칩(51a,51b)의 이면들(소자 형성면의 반대측의 면)이 서로 대향하는, 일본국 특허 공개 공보 제96-213412호에 개시된 방법에 의해서 제조된다.
즉, 우선 다이패드(55)의 한쪽 면에, 은 또는 무은 페이스트등의 페이스트형 다이어테치 재료(53a)를 이용하여 반도체칩(51a)을 장착한다. 그리고, 상기 다이어테치 재료(53a)를 열경화시켜 반도체칩(51a)을 다이패드(55)상에 고정한다. 그후, 페이스트형 다이어테치 재료(53b)를 이용하여 반도체칩(51b)을 장착한 다음, 상기 다이어테치 재료(53b)를 열경화시켜 반도체칩(51b)을 다이패드(55)에 고정한다.
그후, 한편의 반도체칩(51a)의 전극패드(52a)와 내측리드(56)를 금와이어등의 결합와이어(59a)에 의해 와이어본딩한다. 계속해서, 다른쪽의 반도체칩(51b)에 대해서도 동일하게, 전극패드(52b)와 내측리드(56)를 결합와이어(59b)에 의해 와이어본딩하여 접속한다. 그후의 공정들은 상기 종래 기술 1과 마찬가지이다.
그러나, 다른 사이즈의 반도체칩(51a,51b)을 장착한 종래의 2칩 1패키지의 반도체장치의 구성에 의하면, 이 반도체장치를 제조할 때 다음의 문제가 발생된다.
일반적으로, 도 12에 도시된 바와같이, 반도체장치의 외형을 형성하기 위한 캐비티(61), 밀봉수지(60)를 주입하기 위한 주입용 게이트(62), 및 캐비티(61)내의 공기를 뽑아내기 위한 에어벤트(63)를 포함하는 수지 밀봉 금형(64)에 리드프레임(54)(도 10 참조)을 세팅함에 의해 수지 밀봉 공정이 실행된다.
상당히 높은 압력을 가하여 밀봉 수지(60)를 주입 위치 P에서 캐비티(61)내로 주입할때, 반도체칩(51a,51b)의 사이즈가 서로 다르기 때문에, 반도체칩(51a,51b) 근방의 밀봉 수지(60)의 유량이 다르게 되고, 밀봉 수지(60)는 불균일하게 흐른다. 따라서, 다이패드(55)의 발란스가 무너지게 되고, 리드프레임(54)의 표면에 대하여 수직한 방향으로 변위된다. 그 결과, 결합와이어(59a,59b)가 패키지(반도체장치)의 외측으로 노출되거나, 또는 결합와이어 자체가 단선되며, 또한 반도체칩(51a,51b)이 패키지 외측으로 노출되어, 장치의 수율이 저하된다. 결합와이어(59a,59b)가 패키지 외부로 노출됨에 의한 외관 불량이 제조된 장치의 약 80%정도에서 관찰된다.
이러한 문제는, 근년, 패키지의 박형화가 점점 요구됨에 따라, 칩 자체의 박형화, 또는 다이패드(55) 또는 리드프레임(54)의 박형화하는 경향이 있으므로, 전술한 문제가 더욱 부각되고 있다.
상기한 문제를 해결하기 위해서는, 반도체칩(51a) 근방을 흐르는 밀봉 수지(60)의 유량을 반도체칩(51b) 근방을 흐르는 밀봉 수지(60)의 유량과 균일하게 유지하여, 다이패드(55)의 양호한 발란스를 유지하는 것이 필요해진다.
예컨대, 지지리드(58)에 미리 굽힘가공을 실시하고, 다이패드(55)의 위치를 리드프레임(54)의 표면에 대하여 미리 수직방향으로 변위되도록 배열할 수 있다. 그러나, 2칩 1패키지의 반도체장치에서는, 수십 μm 정도의 미세한 오프셋 조정을 하기 위한 기계적 정밀도를 확보하기 어렵다.
예컨대, 1개의 반도체장치에 밀봉되는 반도체칩(51a,51b)의 각각의 두께가 고려되었다. 그러나, 이 방법으로는, 공정상의 제어가 곤란하다.
예컨대, 일본국 공개 특허 공보 제 92-106961호에는, CCD(전하결합소자)등을 투명한 밀봉수지를 이용하여 형성하는 1칩 1패키지의 광학 반도체장치가 개시되어 있다. 이 반도체장치에서는, 반도체칩의 측면이 다이패드의 측면과 가깝게 배치되거나 또는 다이패드의 외측에 배치하는 방식으로 반도체칩을 장착하고 있다. 이에 따라, 수지 주입시에 발생하는 거품을 배출시킬 수 있어서, 외관 불량에 의한 수율의 저하를 방지하고 있다.
상기 거품은 빛의 진입을 방해하는 요인이 되는 거품을 나타내며, 특히 주입용게이트에서 볼때 사각이 되는 위치, 즉 캐비티내의 상기 주입용 게이트와 반대측의 위치에서 발생하기 쉽지만, 상기 구성을 채용함으로써 그와 같은 위치에서 발생되는 거품의 문제를 해결할 수 있다.
2칩 1패키지의 반도체장치에 있어서의 수율 저하를 방지하기 위해서, 1칩 1패키지의 반도체장치의 상기한 구성을 2칩 1패키지의 반도체장치에 적용할 수 있다. 즉, 다른 사이즈의 반도체칩의 각각의 단부면이 다이패드의 단부면과 가깝게 배치되도록, 또는 다이패드의 외측에 배치되도록 각 반도체칩을 장착한다.
그러나, 상기한 방법에서는, 도 12에 나타낸 경우보다도 더 큰 다이패드의 변위가 발생된다. 또한, 상기한 바와같이, 2칩 1패키지의 반도체장치에서는, 1칩 1패키지의 반도체장치의 경우와 다르고, 다이패드의 변위를 억제하기 위한 오프셋 조정이 곤란하다.
상기 방법을 적용할때, 각각의 반도체칩을 다이패드에 장착하기 위한 다이어테치 재료가 다이패드로부터 돌출되지 않도록 세팅할 필요가 있다. 따라서, 소량의 다이어테치 재료밖에 사용할 수 없다. 그 결과, 작은 사이즈의 반도체칩을 장착한 경우는, 와이어본딩시에 상기 반도체칩이 다이패드로부터 벗겨져 버릴 확률이 높다. 또한, 반도체칩의 단부면이 다이패드의 외측으로 노출되도록 반도체칩을 장착한 경우는, 반도체칩이 다이패드로부터 벗겨지는 문제가 더욱 심각하게 된다.
본 발명은 다른 사이즈의 반도체칩을 여러가지 조합으로 장착하더라도 반도체장치의 수율을 저하시키지 않는 2칩 1패키지의 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하도록, 본 발명의 제 1의 반도체장치 제조방법은, 리드프레임의 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 제 1 및 제 2 반도체칩, 즉 제 1 반도체칩쪽이 제2반도체칩보다 소자형성면이 크게 되어있음,을 각각 장착하고, 밀봉수지를 주입하기 위한 주입용 게이트를 갖는 수지밀봉용금형에 리드프레임을 세팅하여 제 1 및 제 2 반도체칩을 수지로 밀봉하여 마련되는 반도체장치를 제조하는 방법으로서:
(a) 수지 밀봉용 금형에 리드프레임을 세팅할때, 주입용 게이트측에 배치되는 제1 반도체칩의 제 1 측면 및 주입용 게이트측에 배치되는 제 2 반도체칩의 제 1 측면 사이의 거리가 제 1 및 제 2 반도체칩을 각각 반도체칩 장착용 기판의 각 표면의 중앙에 장착한 경우의 제 1 반도체칩의 제 1 측면과 제 2 반도체칩의 제 1 측면 사이의 거리보다 짧게 되도록 반도체칩 장착용 기판의 각 표면에 제 1 및 제 2 반도체칩을 장착하는 단계;
(b) 제 1 및 제 2 반도체칩의 제 1 측면이 주입용 게이트측에 배치되도록 상기 리드프레임을 수지 밀봉용 금형에 세팅하는 단계; 및
(c) 주입용 게이트로부터 밀봉수지를 주입하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 제조 방법에 의하면, 수지 밀봉용 금형에 리드프레임을 세팅한 때, 주입용 게이트측에 배치되는 제 1 반도체칩의 제 1 측면 및 제 2 반도체칩의 제 1 측면 사이의 거리가 제 1 반도체칩 및 제 2 반도체칩을 각각 반도체칩 장착용 기판의 각 표면의 중앙에 장착한 경우의 제 1 반도체칩의 제 1 측면 및 제 2 반도체칩의 제 2 측면 사이의 거리보다도 짧게 되도록 제 1 및 제 2 반도체칩이 장착된다. 따라서, 리드프레임을 수지 밀봉 금형에 세팅하여 반도체칩을 수지로 밀봉하였을 때, 반도체칩 장착용 기판의 각 표면에 가해지는 응력의 편차가 작아진다. 이에 따라, 반도체칩 장착용 기판의 두께 방향의 변위가 억제된다.
따라서, 반도체칩 장착용 기판의 각 표면에 서로 소자형성면의 면적이 다른 반도체칩을 각각 장착하여 수지로 밀봉 한 경우, 예컨대 반도체칩 장착용 기판의 변위에 의해서 반도체칩이 패키지 외부로 노출되는 것을 방지할 수 있다. 그 결과, 반도체 장치의 수율의 저하를 방지할 수 있음과 동시에, 다른 사이즈의 칩들이 반도체 장착용 기판을 통해 장착되더라도 고품질의 2칩 1패키지 반도체장치를 얻을 수 있다.
상기 제 1의 제조방법의 단계 (a)에 있어서, 제 1 및 제 2의 반도체칩의 각각의 제 1 측면이 반도체칩 장착용 기판을 통해 서로 대향하도록 제 1 및 제 2 반도체칩을 각각 반도체칩 장착용 기판에 장착하는 것이 바람직하다.
상기 방법에 의하면, 제 1 및 제 2 반도체칩의 각각의 제 1 측면이 반도체칩 장착용 기판을 통해 서로 대향하게 되므로, 주입용 게이트 근방에서 반도체칩 장착용 기판의 각 표면에 가해지는 응력의 편차가 더욱 작아지며, 반도체칩 장착용 기판의 두께 방향의 변위도 전술한 배열에 비해 더욱 억제된다. 따라서, 전술한 효과를 더욱 확실하게 얻을 수 있다.
상기 목적을 성취하도록, 본 발명의 제 2의 반도체장치의 제조방법은 리드프레임의 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른, 제 1 반도체칩쪽이 제 2 반도체칩보다 소자형성면적이 큼, 제 1 및 제 2 반도체칩을 각각 장착하여, 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지밀봉 금형에 리드프레임을 세팅하여 제 1 및 제 2 반도체칩을 수지로 밀봉하여 마련되는 반도체장치를 제조하는 방법으로서:
(a) 제 1 및 제 2 반도체칩을 반도체칩 장착용 기판의 각 표면에 장착하는 단계;
(b) 제 2 반도체칩의 주변에, 밀봉 수지를 주입할때 제 1 반도체칩 근방의 밀봉 수지의 유량을 제 2 반도체칩 근방의 밀봉수지의 유량과 대략 같은 정도가 되도록 밀봉수지의 유량의 발란스를 유지하는 유량 발란싱 부재를 형성하는 단계; 및
(c) 상기 제 1 및 제 2 반도체칩이 장착됨과 동시에 유량 발란싱 부재가 형성된 리드프레임을 수지 밀봉 금형에 세팅하여 주입용 게이트로부터 밀봉수지를 주입하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2의 제조방법에 따르면, 제 2 반도체칩의 근방에 유량 발란싱 부재를 형성함에 의해, 제 1 반도체칩 근방의 밀봉 수지의 유량(체적)이 제 2 반도체칩 근방의 밀봉 수지의 유량(체적)과 대략 같은 정도가 된다. 그 결과, 수지로 밀봉하는 과정에서, 반도체칩 장착용 기판의 발란스가 맞지 않아서 두께 방향으로 변위되는 문제가 억제될 수 있다.
상기 제 2 방법에서는, 반도체칩과 유량 발란싱 부재의 전체 외형이 제 1 반도체칩의 외형과 거의 동일하도록 유량 발란싱 부재를 형성함이 바람직하다.
상기 방법에 의하면 전술한 효과를 더욱 확실하게 성취할 수 있게된다.
따라서, 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 반도체칩을 각각 장착하여 수지로 밀봉할때, 반도체칩 장착용 기판의 변위에 의해서 예컨대 반도체칩이 패키지 외부로 노출되는 문제를 회피할 수 있다. 그 결과, 장치의 수율 저하를 방지할 수 있음과 동시에, 다른 사이즈의 칩들이 반도체칩 장착용 기판을 통해 장착되더라도, 고품질의 2칩 1패키지 반도체장치를 얻을 수 있다.
상기 제 1 및 제 2의 각 제조방법은 상기 반도체칩 장착용 기판을 지지하기 위한 지지 리드 및 상기 제 1 및 제 2 반도체칩의 전극패드가 전기적으로 접속되는 내측 리드를 고정하는 단계를 더 포함하는 것이 바람직하다.
상기 방법에 의하면, 지지 리드와 내측 리드가 고정되며, 따라서, 밀봉수지의 주입시에, 지지 리드에 의해 지지된 반도체칩 장착용 기판의 두께 방향으로의 변위가 더욱 확실하게 억제된다.
또한, 상기 제 1 및 제 2의 각 제조방법은, 상기 반도체칩 장착 영역 외측의 반도체칩 장착용 기판의 부분에 상기 반도체칩 장착용 기판의 내측을 향해 절개된 요홈부를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 방법에 의하면, 반도체칩 장착 영역 외측의 반도체칩 장착용 기판의 일부분에 요홈부가 형성되어 있으므로, 수지 밀봉 금형으로 주입된 밀봉 수지가 상기 요홈부를 통해 수지 밀봉 금형 내측으로 용이하게 침투한다. 요컨대, 상기 요홈부를 형성함에 의해, 예컨대 주입용 게이트의 사각으로 되는 부분까지 밀봉 수지가 주입될 수 있다. 그 결과, 주입용 게이트의 사각으로 되는 부분에 거품이 존재하는 문제를 방지할 수 있어서, 신뢰성이 더 높고 보다 안정적인 반도체장치를 얻을 수 있다.
본 발명의 다른 목적, 특징, 및 장점을 더욱 완전하게 이해하도록, 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명을 참고하기 바란다.
도 1은 본 발명의 일실시예에 따른 2칩 1패키지 반도체장치의 평면도,
도 2는 도 1의 반도체장치의 단면도,
도 3은 리드프레임을 수지 밀봉 금형에 세팅한 상태에서 수지로 밀봉하는 방법을 나타낸 단면도,
도 4는 본 발명의 다른 실시예에 따라 소자형성면의 면적이 작은 쪽의 반도체칩의 주변의 일부에 절연 부재가 형성된 구성의 반도체장치의 평면도,
도 5는 상기 반도체장치의 단면도,
도 6은 본 발명의 또 다른 실시예에 있어서, 지지 리드와 내측 리드를 접착시트를 이용하여 고정하고, 반도체칩 장착영역 외측의 다이패드의 일부분에 요홈부를 형성한 구성의 반도체장치의 평면도,
도 7은 상기 반도체장치의 단면도,
도 8은 종래의 1칩 1패키지 반도체장치의 평면도,
도 9는 상기 반도체장치의 단면도,
도 10은 종래의 2칩 1패키지 반도체장치의 평면도,
도 11은 상기 반도체장치의 단면도, 및
도 12는 상기 반도체장치를 제조할 때의 수지 밀봉 공정에서 다이패드의 두께 방향으로의 변위를 나타낸 단면도이다.
〔실시예1〕
본 발명의 일실시예에 대해 도 1 내지 도 3을 참조하여 설명한다.
도 1은 본 실시예에 있어서의 반도체장치의 평면도이고, 도 2는 도 1의 화살표 B 방향에서 취해진 반도체장치의 단면도이다.
본 실시예에 따른 반도체장치는, 도 1및 도 2에 도시된 바와같이, 판모양의 리드프레임(4)의 다이패드(5)의 앞뒷면에 페이스트 형태의 열경화형의 다이 어테치 재료(3a,3b)를 이용하여 다른 사이즈의 2개의 반도체칩(1a,1b)을 각각 장착한 구조로 되어있다.
본 실시예에서, 반도체칩(1a)의 사이즈는 6 mm× 6 mm이고, 반도체칩(1b)의 사이즈는 6.5 mm× 4 mm이다. 요컨대, 반도체칩(제 1 반도체칩)(la)보다 반도체칩(1b)(제 2 반도체칩)이 소자 형성면의 면적이 작다.
반도체칩(1a)은 다이패드(5)의 일 표면의 중앙에 다이 어테치 재료(3a)를 통해 장착되어 있다. 한편, 반도체칩(1b)은 다이패드(5)의 다른쪽 면에, 다이패드(5)의 중앙부보다 밀봉 수지(11)의 주입위치(A)에 더 근접하게 다이 어테치 재료(3b)를 통해 장착된다. 요컨대, 밀봉 수지(11)를 주입하기 위한 주입용 게이트(13)(도 3참조)에 근접한 위치에 다이 어테치 재료(3b)를 통해 장착되어 있다.
본 실시예에서, 반도체칩(1a)의 4측면중 적어도 주입용 게이트측의 1측면이 반도체칩(1b)의 대응하는 측면과 다이패드(5)를 통해 대향하도록 반도체칩(1a,1b)이 각각 다이패드(5)의 앞뒤 표면에 장착되어 있다. 상기 배열에 의해, 다이패드(5)의 앞뒤 표면에 가해지는 힘 뿐만 아니라 다이패드(5)의 깊이 방향으로의 변위도 확실하게 억제된다.
반도체칩(1a)은 소자 형성면에 복수의 전극패드(2a)를 구비하고 있다. 각 전극패드(2a)는 리드프레임(4)의 대응하는 내측리드(6)에 금와이어등의 결합와이어(9)를 통해 전기적으로 접속되어 있다. 한편, 반도체칩(1b)은 소자 형성면에 복수의 전극패드(2b)를 구비하고 있다. 각 전극패드(2b)는, 반도체칩(1a)에서와 같이 대응하는 내측리드(6)에 금와이어등의 결합와이어(10)를 통해 전기적으로 접속되어 있다.
다이 어테치 재료(3a,3b)로는 동일한 재료가 채용된다. 동일 실리콘 기판이 동일 기판 전위로 동작하는 반도체칩(1a,1b)으로 채용된 경우, 일반적으로 다이 어테치 재료(3a,3b)로는 비늘 모양의 은가루를 혼입시킨 열경화형 은페이스트가 채용된다. 그러나, 비용 등을 고려하여, 구형 실리콘 분말등을 혼입시킨 무은페이스트등이 채용될 수 있다. 한편, 반도체칩(1a,1b)으로서 다른 기판이 채용되거나, 또는 반도체칩들이 다른 기판 전위로 동작하는 경우, 무은페이스트로 된 상기 다이 어테치 재료(3a,3b)가 채용된다.
리드프레임(4)은 외측 가장자리부가 접속되어 있는 다이패드(5), 내측리드(6), 외측리드(7), 지지리드(8), 및 크래들부(도시하지 않음)를 포함한다. 다이패드(5)는 앞뒤 표면에 반도체칩(1a,1b)이 장착되는 반도체칩 장착용 기판이고, 장착한 반도체칩(1a,lb)이 외주에서 돌출되지 않도록 충분한 크기를 갖는다. 다이패드(5) 및 내측 리드(6)는 밀봉수지(11)등으로 반도체칩(1a,1b)과 함께 밀봉된다. 지지리드(8)는 다이패드(5)를 지지하도록 제공된다. 또한, 크래들부는 리드프레임(4)을 이송하도록 제공된다.
다음에, 본 실시예의 반도체장치의 제조방법을 상세하게 설명한다.
우선, 내측 리드(6)의 앞뒤 표면의 결합와이어(9,10)의 접속영역이 은도금등으로 미리 도금된다. 다음, 다이패드(5)의 일표면에 다이 어테치 재료(3a)를 통해 반도체칩(1a)을 장착한다. 이때, 다이 어테치 재료(3a)를 180°C에서 1 시간동안 열경화시킨다.
그후, 리드프레임(4)이 반전되고, 탄성부재(도시안됨)로 반도체칩(1a)의 소자 형성면을 지지함에 의해 반도체칩(1a)상에 손상을 주지 않도록, 다이패드(5)의 다른쪽 면에 다이패드(5)의 중심보다 밀봉수지(11)의 주입위치(A)에 더 가까운 위치에 다이 어테치 재료(3b)를 통해 반도체칩(1b)이 장착된다. 이때, 다이 어테치재료(3b)를 180°C에서 1시간동안 열경화시킨다. 또한, 반도체칩(1a)보다 먼저 반도체칩(1b)을 다이패드(5)에 장착하더라도 좋다.
다음, 반도체칩(1b)의 전극패드(2b)와 대응하는 내측 리드(6)를 결합와이어(10)를 통해 전기적으로 접속한 후, 리드프레임(4)이 반전되고, 반도체칩(1a)의 전극패드(2a)와 대응하는 내측 리드(6)를 결합와이어(9)를 통해 상기한 방식으로 전기적으로 접속한다. 이때, 다이패드(5)에 반도체칩(1a,1b)을 장착할때와 같이, 탄성부재에 의해 반도체칩(1a,1b)의 소자 형성면을 지지함에 의해 반도체칩(1a,1b)에 손상을 주지 않도록 한다. 상기 접속 공정에서, 초음파와 가열을 병용한 초음파열압착 결합법을 채용한다(가열온도 약250°). 또한, 반도체칩(1b)보다 먼저 반도체칩(1a)의 측면상에서 와이어본딩을 실행하도록 배열될 수 있다.
그후, 도 3에 도시한 바와같이, 캐비티(12), 주입 게이트(13), 및 에어 벤트(14)를 포함하는 수지 밀봉 금형(15)에 리드프레임(4)이 클램프되고, 밀봉 수지(11)가 주입용 게이트(13)에서 주입된다. 캐비티(12)는 반도체장치의 외형을 형성하기도록 제공되며, 주입용 게이트(13)는 밀봉수지(11)를 통과시켜 주입하도록 제공되며, 에어 벤트(14)는 캐비티(12)내의 공기를 뽑기 위해 제공된다. 도면중의 화살표는 밀봉수지(11)가 흐르는 방향을 나타낸다. 또한, 수지 밀봉 금형(15)은 (도시 안된) 가열수단에 의해 가열된다.
그후, 밀봉수지(11)가 인접한 외측리드(7) 사이에 형성된 공간으로 흘러 나오지 않도록, 리드프레임(4)에 형성된 타이 바(도시안됨) 또는 지지리드(8)가 절단되며, 외측 리드(7)는 원하는 형상으로 구부려져 반도체장치를 완성한다.
이와같이 성형된 반도체장치와 종래의 반도체장치에 있어서, 다이패드(5)의 4개의 코너부분에서 그 변위량을 측정하였다. 표 1의 데이터는 다이패드(5)의 4개의 코너에서의 최대 변위량을 나타낸다. 표 1의 데이터는 136개의 반도체장치에 의해 측정한 변위량의 최대치를 나타낸 것이다. 상기 변위량은 원래의 다이패드(5)의 위치(반도체장치의 두께 방향의 중심)로부터 다이패드(5)의 편차량(도 12에 α로 나타냄)을 나타낸 것이다.
[표 1]
다이패드의 변위량의 최대치[μm]
본 발명의 반도체장치 68
종래의 반도체장치 258
리드프레임(4)의 제조에 기인하는 다이패드(5)의 두께 방향의 공차는 ±50μm이다.
상기 표 1의 결과에서 명백해지는 바와같이, 본 실시예의 반도체장치에서 다이패드(5)의 변위량은 작으며, 상기 공차를 고려하더라도 다이패드(5)의 변위량이 개선됨을 나타낸다. 상기 효과는 다음의 메카니즘에서 얻어질 수 있다. 반도체칩(1b)이 다이패드(5)의 중앙보다 주입용 게이트(13)측에 더 가깝게 장착되므로, 주입용 게이트(13)부근에서 다이패드(5)의 양표면에 가해지는 응력의 편차가 억제될 수 있고, 두께 방향의 다이패드(5)의 변위량이 억제될 수 있다. 또한, 이 실시예에서, 결합와이어(9,10)가 보이는 등의 외관상의 불량은 관찰되지 않았다.
따라서, 이 실시예의 구성에 의하면, 밀봉 수지(11) 주입시에 두께 방향으로의 다이패드(5)의 변위가 억제됨으로써, 장치의 외모가 덜 좋아보이는 상기한 문제가 발생되기 어렵다. 그 결과, 여러 가지 사이즈의 칩들의 조합을 채용하는 경우에도 고품질의 2칩 1패키지 반도체장치를 보장할 수 있다.
상기한 바와같이, 본 발명의 제 1의 반도체장치의 제조방법은, 리드프레임(4)의 다이패드(5)의 각 표면에 소자 형성면의 면적이 서로 다른 제 1 및 제 2 반도체칩으로서의 반도체칩(1a,1b)을 각각 장착하여, 밀봉수지를 주입하기 위한 주입용 게이트(13)를 갖는 수지 밀봉 금형(15)에 리드프레임(4)을 세팅하여 반도체칩(1a,1b)을 수지로 밀봉함에 의해 제공되는 반도체장치를 제조하는 방법으로서:
(a) 수지 밀봉 금형(15)에 리드프레임(4)을 세팅할때, 주입용 게이트(13)상에 더욱 큰 소자 형성면적을 가진 반도체칩(1b)의 측면과 주입용 게이트(13)측의 반도체칩(1a)의 측면 사이의 거리가 반도체칩(1a,1b)이 각각 다이패드(5)의 각 표면의 중앙에 장착되는 경우의 상기 측면들 사이의 거리보다 짧게 되도록 다이패드(5)의 각 표면에 반도체칩(1a,1b)을 장착하는 단계; (b) 반도체칩(1a,1b)의 상기 측면이 주입용 게이트(13)측에 배치되도록 상기 리드프레임(4)을 수지 밀봉 금형(15)에 세팅하는 단계; 및 (c) 주입용 게이트(13)로부터 밀봉수지를 주입하는 단계를 포함한다.
상기 제 1 제조방법에 의하면, 수지 밀봉 금형(15)에 리드프레임(4)을 세팅할 때 주입용 게이트(13)측에 배치되는 반도체칩(1a,1b)의 각 측면들 사이의 거리가 반도체칩(1a,1b)을 다이패드(5)의 각 표면의 중앙에 장착한 경우의 반도체칩(1a,1b) 사이의 거리보다 짧게 되도록 반도체칩(1a,1b)이 장착된다. 따라서, 리드프레임을 반도체칩(1a,1b)을 수지로 밀봉하는 수지 밀봉 금형(15)에 세팅할때,다이패드(5)의 각 표면에 가해지는 응력의 편차가 감소될 수 있다. 그 결과, 다이패드(5)의 두께 방향의 변위가 억제된다.
따라서, 다이패드(5)의 각 표면에 서로 소자 형성면의 면적이 다른 반도체칩(1a,1b)을 장착하여 수지로 밀봉하는 경우, 다이패드(5)의 변위에 의해 예컨대 반도체칩이 패키지 외부로 노출되는 문제를 회피할 수 있다. 그 결과, 장치의 수율 저하를 방지하고, 다른 사이즈의 칩들이 반도체 장착용 기판에 장착되는 경우에도, 고품질의 2칩 1패키지 반도체장치를 제공할 수 있다.
상기 제 1 제조방법의 단계 (a)에 있어서, 반도체칩(1a)을 상기 다이패드(5)의 중앙에 장착하고, 수지 밀봉 금형(15)에 리드프레임(4)을 세팅할때, 반도체칩(1b)의 측면이 주입용 게이트(13)측에 가깝게 배치되도록 상기 반도체칩(1b)을 다이패드(5)의 중앙에서 오프셋시키는 것이 바람직하다.
또한, 상기 제 1 제조방법의 단계 (a)에 있어서, 주입용 게이트(13)측의 반도체칩(1a,1b)의 각 측면이 다이패드(5)를 통해 서로 대향하도록 반도체칩(1a,1b)을 다이패드(5)의 각 표면에 장착하는 것이 바람직하다.
상기 구성에 의하면, 주입용 게이트(13)측의 반도체칩의 각 측면이 다이패드(5)를 통해 서로 대향하므로, 다이패드(5)의 각 표면에 가해지는 응력의 편차가 주입용 게이트(13) 근방에서 더욱 감소되어, 다이패드(5)의 두께 방향의 변위도 전술한 구성에 비해 더욱 억제된다. 따라서, 전술한 반도체장치의 구성에 의한 효과를 더욱 확실하게 얻을 수 있다.
상기 제 1 반도체장치의 제조방법은:
반도체칩(1b) 근방의 밀봉수지(11)의 유량이 반도체칩(1a) 근방의 밀봉수지(11)의 유량과 거의 동일하게 되도록 밀봉 수지(11)를 주입할때 밀봉수지(11)의 유량의 발란스를 유지하도록 후술하는 실시예 2에서의 절연부재(16)와 같은 유량 발란싱 부재를 형성하는 단계를 더 포함한다.
또한, 상기 유량 발란싱 부재는 반도체칩(1b)과 유량 발란싱 부재의 전체 외형이 반도체칩(1a)의 형상과 대략 같게 되도록 형성되는 것이 바람직하다.
또한, 상기 제 1 반도체장치의 제조방법은: 후술하는 실시예 3에서와 같이, 다이패드(5)를 지지하기 위한 지지리드(8), 및 상기 반도체칩(1a,1b)의 전극패드(2a,2b)가 전기적으로 접속되는 내측 리드(6)를 고정하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 제 1 반도체장치의 제조방법은: 후술하는 실시예 3에서와 같이, 다이패드(5)의 반도체칩 장착 영역 외측의 일부의 상기 다이패드(5)의 안쪽으로 절개된 요홈부(5a)를 형성하는 단계를 포함하는 것이 바람직하다.
〔실시예2〕
본 발명의 다른 실시예에 대해 도 4 및 도 5를 참조하여 설명하면 다음과 같다. 전술한 실시예와 동일한 기능을 갖는 부재에는 동일한 참조부호로 나타내며 그에 대한 설명을 생략한다.
실시예 1의 구성을 가진 본 실시예의 반도체장치에서는, 다이패드(5) 표면의 반도체칩(1b)의 주변의 일부에, 반도체칩(1a) 근방의 밀봉수지(11)의 유량이 반도체칩(1b) 근방의 밀봉수지(11)의 유량과 대략 같은 정도가 되도록 밀봉수지(11)의 유량의 발란스를 유지하는 유량 발란싱 부재가 설치된다. 본 실시예에서, 이 유량 발란싱 부재는 바니쉬된 폴리이미드계 수지를 열처리에 의해 용제분을 휘발시켜 고형화한 절연부재(16)로 구성되어 있다.
이 경우, 작은 소자 형성면 면적을 가진 반도체칩(1b)과 절연부재(16)의 전체 외형(체적)이 큰 소자 형성면 면적을 가진 반도체칩(1a)의 외형(체적)과 대략 같은 정도가 되도록 절연부재(16)를 마련할 수 있다. 상기 구성에 따르면, 반도체칩(1a) 근방의 밀봉 수지(11)의 유량(체적)이 반도체칩(1b) 근방의 밀봉 수지(11)의 유량(체적)과 대략 같은 정도가 된다. 그 결과, 수지로 밀봉할 때에도, 다이패드(5)가 보다 안정된 발란싱 상태로 유지된다. 따라서, 실시예 1의 경우보다, 다이패드(5)의 두께 방향의 변위를 더욱 억제할 수 있고, 실시예 1에서 얻어지는 효과를 더욱 확실하게 얻을 수 있다.
실제로, 주입위치(A)를 통해 밀봉수지(11)를 주입하였을 때의 다이패드(5)의 변위량은 실시예 1보다 더욱 작아진다. 또한, 반도체칩(1b)을 중심으로 주입위치(A)와 대칭인 위치에서의 거품의 발생도 전무하다.
특히 소자 형성면의 면적이 작은 반도체칩(1b)을 장착하는 경우, 결합와이어(10)가 비교적 길게 되어, 결합와이어(10)는 반도체칩(1b) 또는 다이패드5의 에지부와 접촉하기 쉽게 된다. 결합와이어(10)와 상기 에지부의 접촉을 방지하도록 반도체칩(1b)의 주변의 일부에 절연부재(16)를 제공함에 의해, 결합와이어(10)와 반도체칩(1b) 또는 다이패드(5)의 단락에 기인하는 장치의 수율 저하를 방지할 수 있다.
본 실시예에서는, 반도체칩(1b)을 다이패드(5)의 중앙보다 주입위치(A) 근방에 더 가깝게 장착하고, 다이패드(5) 표면의 비교적 넓은 공간에 절연부재(16)를 형성하고 있다. 그러나, 반도체칩(1b)을 다이패드(5)의 중앙에 장착하여, 반도체칩(1a) 근방의 밀봉수지(11)의 유량이 반도체칩(1b) 근방의 밀봉수지(11)의 유량과 대략 같은 정도가 되도록 반도체칩(1b) 주변의 영역 전체에 절연부재(16)를 형성할 수도 있다.
이 경우, 반도체칩(1b)이 주입용 게이트(13)측에 장착되지 않더라도, 반도체칩(1a) 근방의 밀봉수지(11)의 유량이 반도체칩(1b) 근방의 밀봉수지(11)의 유량과 대략 같은 정도가 된다. 따라서, 수지로 밀봉하는 공정에서, 다이패드(5)가 발란스를 무너뜨려 다이패드(5)가 두께 방향으로 변위하는 문제가 억제된다. 따라서, 상기 구성도 본 실시예에서와 동일한 효과를 얻을 수 있다.
상기한 바와 같이, 본 발명의 제 2의 반도체장치 제조방법은 리드프레임(4)의 반도체칩 장착용 기판으로 작용하는 다이패드(5)의 각 표면에 서로 소자형성면의 면적이 다른, 반도체칩(1a)이 반도체칩(1b)보다 소자 형성면의 면적이 더 큼, 반도체칩(1a,1b)을 각각 장착하여, 밀봉수지를 주입하기 위한 주입용 게이트(13)를 갖는 수지 밀봉 금형(15)에 리드프레임(4)을 세팅하여 반도체칩(1a,1b)을 수지로 밀봉하여 제공되는 반도체장치를 제조하는 방법으로서:
(a) 반도체칩(1a,1b)을 다이패드(5)의 각 표면에 장착하는 단계;
(b) 반도체칩(1b)의 주변에, 밀봉 수지를 주입할때 반도체칩(1a) 근방의 밀봉 수지의 유량이 반도체칩(1b) 근방의 밀봉 수지의 유량과 대략 같은 정도가 되도록 밀봉 수지의 유량의 발란스를 유지하는 유량 발란싱 부재로서 작용하는 절연부재(16)를 형성하는 단계; 및
(c) 상기 반도체칩(1a,1b) 및 절연부재(16)가 장착된 리드프레임(4)을 수지 밀봉 금형(15)에 세팅하여 주입용 게이트(13)로부터 밀봉 수지를 주입하는 단계를 포함한다.
상기 방법에 있어서, 반도체칩(1b)과 절연부재(16)의 전체 외형이 반도체칩(1a)의 외형과 대략 같은 정도가 되도록 상기 절연부재(16)를 형성하는 것이 바람직하다.
상기 제 2 제조방법에 의하면, 반도체칩(1b)의 주변에 유량 발란싱 부재로서 절연부재(16)를 형성함에 의해, 반도체칩(1a) 근방의 밀봉 수지의 유량(체적)이 반도체칩(1b) 근방의 밀봉 수지의 유량(체적)과 대략 같은 정도로 된다. 그 결과, 수지로 밀봉하는 공정에서, 다이패드(5)가 발란스를 무너뜨려 그의 두께 방향으로 변위하는 문제가 억제된다.
따라서, 다이 패드(5)의 각 표면에 서로 소자 형성면의 면적이 다른 반도체칩(1a,1b)을 장착하여 수지로 밀봉하는 경우, 반도체칩 장착용 기판의 변위에 의해 반도체칩이 패키지 외부로 노출되는 문제를 회피할 수 있다. 그 결과, 장치의 수율의 저하를 방지할 수 있고, 다른 사이즈의 칩들이 다이 패드(5)를 통해 장착되는 경우에도, 고품질의 2칩 1패키지의 반도체장치를 얻을 수 있다.
또한, 상기 제 2의 반도체장치 제조방법은: 후술하는 실시예 3에서와 같이, 다이패드(5)를 지지하기 위한 지지리드(8)와, 상기 반도체칩(1a,1b)의 전극패드(2a)가 전기적으로 접속되는 내측 리드(6)를 고정하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 제 2의 반도체장치 제조방법은: 후술하는 실시예 3에서와 같이, 다이패드(5)의 반도체칩 장착 영역 외측의 일부에 상기 다이패드(5)의 안쪽으로 절개되는 요홈부(5a)를 형성하는 단계를 더 포함하는 것이 바람직하다.
〔실시예3〕
본 발명의 또 다른 실시예에 대해 도 6 및 도 7을 참조하여 설명하면 다음과 같다. 실시예 1과 동일한 기능을 갖는 부재에는 동일한 참조부호를 부기하며, 그에 대한 설명을 생략한다.
본 실시예에서는, 실시예 1 또는 2에서 채용한 반도체장치의 지지리드(8)와 내측 리드(6)가 지지리드(8) 고정용 접착시트(17)(고정부재)를 통해 고정되어 있다. 접착시트(17)는, 예컨대 폴리이미드계 재료상에 열경화성 폴리이미드계 수지층을 형성한 것이고, 상기 접착제층측이 내측 리드(6)의 한 면에 열압착 또는 그 후의 열처리에 의해 접착되어 있다.
이러한 구성에 의해, 밀봉수지(11)의 주입시에, 지지 리드(8)에 의해 지지된 다이패드(5)의 두께 방향의 변위가 더욱 확실하게 억제된다. 실제로, 주입위치(A)를 통해 밀봉 수지(11)를 주입할때 다이패드(5)의 변위량은 실시예 1의 경우에 비교해서 더욱 작아진다. 따라서, 실시예 1 또는 2에서 얻어진 전술한 효과를 더욱 확실하게 얻을 수 있다.
본 실시예에서는, 밀봉 수지(11)의 흐름을 개선하도록, 반도체칩(1a,1b)이 장착되는 영역에 밀봉 수지(11)가 흐르지 않도록 요홈부(5a)가 형성되어 있다. 그 결과, 수지 밀봉 금형(15)으로 주입된 밀봉 수지(11)가 상기 요홈부(5a)를 통해 금형 내부 전체로 용이하게 침투하여, 밀봉 수지(11)의 주입시에 발생하는 거품이 사각으로 되는 부분에 잔존하는 문제가 억제될 수 있다. 따라서, 신뢰성이 높고 보다 안정적인 반도체장치를 얻을 수 있다.
또한, 밀봉 수지(11)가 상기 요홈부(5a)를 통해 금형 내부 전체에 용이하게 침투하기 때문에, 다이패드(5)와 밀봉 수지(11)가, 예컨대 42 알로이 프레임등의 밀봉수지(11)와 점착성이 낮은 금속으로 된 다이패드(5)를 채용하더라도 확실하게 결합될 수 있다. 그 결과, 반도체장치를 회로 기판에 설치할 때 발생될 수 있는 다이패드(5)와 밀봉 수지(11)의 박리에 의한 크랙 야기 가능성 등의 문제를 억제할 수가 있다.
상기한 바와같이, 본 발명의 반도체장치의 제조방법들은 각각 다이패드(5)를 지지하기 위한 지지 리드(8)와, 상기 반도체칩(1a,1b)의 전극패드(2a,2b)가 전기적으로 접속되는 내측 리드(6)를 고정하는 단계를 더 포함하는 것이 바람직하다.
상기 방법에 의하면, 지지 리드(8)와 내측 리드(6)가 고정되어, 지지 리드(8)에 의해 지지된 다이 패드(5)의 두께 방향의 변위가 더욱 확실하게 억제된다.
또한, 본 발명의 반도체장치의 제조방법은 각각, 다이패드(5)의 반도체칩 장착 영역 외측의 일부에 상기 다이패드(5)의 안쪽으로 절개된 요홈부(5a)를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 방법에 의하면, 다이 패드(5)의 반도체칩 장착 영역 외측에 요홈부(5a)가 형성되므로, 수지 밀봉 금형(15)에 주입된 밀봉 수지(11)가 상기 요홈부(5a)를 통해 수지 밀봉 금형(15) 내측의 다이 패드(5)에 용이하게 침투한다. 즉, 상기 요홈부(5a)를 형성함에 의해, 예컨대 주입용 게이트(13)의 사각으로 되는 부분에까지 밀봉 수지(11)가 주입될 수 있다. 그 결과, 주입용 게이트의 사각으로 되는 부분에 거품이 잔류하는 문제가 없어져, 신뢰성이 높고 보다 안정적인 반도체장치를 얻을 수 있다.
리드프레임의 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 반도체칩을 장착하여, 적어도 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지 밀봉 금형에 상기 리드프레임을 세팅하여 제공되는 본 발명에 따른 제 1의 반도체장치에 있어서: 적어도 소자 형성면의 면적이 작은 쪽의 반도체칩이 상기 반도체칩 장착용 기판 표면 또는 이면의 중앙보다 상기 주입용 게이트측에 더 가깝게 장착되는 것을 특징으로 한다.
상기 구성에서는, 반도체칩 장착용 기판의 각 표면에 반도체칩을 장착하여, 반도체칩들을 수지로 밀봉함으로써 반도체장치가 구성된다.
상기 구성에 따르면, 적어도 소자 형성면의 면적이 작은 쪽의 반도체칩이 반도체칩 장착용 기판 표면 또는 이면의 중앙보다 수지 밀봉 금형의 주입용 게이트측에 더 가깝게 장착된다. 따라서, 리드프레임을 수지 밀봉 금형에 세팅하여 수지로 밀봉할때, 반도체칩 장착용 기판의 양표면에 가해지는 응력의 편차가 작아진다. 그 결과, 반도체칩 장착용 기판의 두께 방향의 변위가 억제될 수 있다.
따라서, 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 반도체칩을 장착하여 수지로 밀봉할때, 반도체칩 장착용 기판의 변위에 의해서 예컨대 반도체칩이 패키지 외부로 노출되는 문제를 회피할 수 있다. 그 결과, 장치의 수율 저하를 방지할 수 있고, 다른 사이즈의 칩들의 조합이 반도체 장착용 기판의 각 표면에 장착되더라도, 고품질의 2칩 1패키지 반도체장치를 얻을 수 있다.
상기 제 1의 반도체장치의 구성을 가진 본 발명에 따른 제 2의 반도체장치는 한편의 반도체칩의 4개의 측면들중 적어도 하나가 다른쪽 반도체칩의 4개의 측면들중 어느 하나와 대향하게 위치하도록 각 반도체칩들이 장착되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 한편의 반도체칩의 4개의 측면들중 적어도 하나가 다른쪽 반도체칩의 4개의 측면들중 어느 하나와 대향하게 위치하도록 각 반도체칩들이 장착되어 있다. 따라서, 제 1의 반도체장치의 구성의 경우보다도, 주입용 게이트부근의 반도체칩 장착용 기판의 각 표면에 가해지는 응력의 편차가 더욱 작아지고, 반도체칩 장착용 기판의 두께 방향의 변위도 더욱 억제된다. 그 결과, 전술한 제 1의 반도체장치의 구성에 의한 효과를 확실하게 얻을 수 있다.
상기 제 1 또는 제 2의 구성을 가진 본 발명에 따른 제 3의 반도체장치는 반도체칩 장착용 기판 표면 또는 이면에 장착된 소자 형성면의 면적이 작은 반도체칩의 주변의 적어도 일부에, 한편의 반도체칩 근방의 밀봉 수지의 유량이 다른 반도체칩 근방의 밀봉 수지의 유량과 대략 같은 정도가 되도록 상기 밀봉 수지의 유량의 발란스를 유지하는 유량 발란싱 부재가 설치되도록 구성된다.
상기 구성에 의하면, 소자 형성면의 면적이 작은 쪽의 반도체칩의 주변의 일부에 유량 발란싱 부재를 제공함에 의해, 한편의 반도체칩 근방의 밀봉 수지의 유량(체적)이 다른 반도체칩 근방의 밀봉 수지의 유량과 대략 같은 정도가 된다. 그 결과, 수지로 밀봉하는 공정에서, 유량 발란스가 무너져 반도체칩 장착용 기판이 그의 두께 방향으로 변위하는 것이 억제된다. 따라서, 상기 구성에 의하면, 본 발명의 제 1 또는 제 2의 반도체장치의 구성에 의한 효과를 더욱 확실하게 얻을 수 있다.
또한, 각 반도체칩의 전극패드는 금와이어등의 결합와이어에 의해 리드프레임의 내측 리드와 전기적으로 접속된다. 특히, 소자 형성면의 면적이 작은 반도체칩을 장착하는 경우에, 결합와이어는 비교적 길게 된다. 그 결과, 이 결합와이어가 상기 반도체칩 또는 반도체칩 장착용 기판의 에지부와 접촉하여, 회로 단락을 발생시킬 수 있다.
그러나, 상기 구성에 의하면, 유량 발란싱 부재를, 예컨대 절연 부재로 구성하고, 상기 결합와이어가 상기 반도체칩 또는 반도체칩 장착용 기판의 에지부와 접촉하지 않도록 상기 반도체칩의 주변을 따라 결합와이어가 제공될 수 있다. 따라서, 상기 단락에 기인하는 장치의 수율 저하를 확실하게 방지할 수 있다.
리드프레임의 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 반도체칩을 장착하여, 적어도 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지 밀봉 금형에 상기 리드프레임을 세팅하여 각 반도체칩을 수지로 밀봉하여서 된 본 발명에 따른 제 4의 반도체장치에 있어서, 반도체칩 장착용 기판의 표면 또는 이면에 장착된 소자 형성면의 면적이 작은 쪽의 반도체칩 주변의 일부에, 한편의 반도체칩 근방의 밀봉수지의 유량이 다른 반도체칩 근방의 밀봉 수지의 우량과 대략 같은 정도가 되도록 상기 밀봉 수지의 유량의 발란스를 유지하는 유량 발란싱 부재가 설치되는 것을 특징으로 한다.
상기 구성에 의하면, 반도체칩 장착용 기판의 각 표면에 반도체칩을 장착하여, 반도체칩을 수지로 밀봉함으로써 반도체장치가 구성된다.
적어도 소자 형성면의 면적이 작은 쪽의 반도체칩의 주변의 일부에 유량 발란싱 부재를 제공함에 의해, 한편의 반도체칩 근방의 밀봉 수지의 유량(체적)이 다른 반도체칩 근방의 밀봉 수지의 유량과 대략 같은 정도가 된다. 그 결과, 수지로 밀봉하는 공정에서, 반도체칩 장착용 기판의 발란스가 무너져 그의 두께 방향으로 변위되는 문제가 억제될 수 있다.
따라서, 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 반도체칩을 장착하여 수지로 밀봉한 경우라도, 예컨대 반도체칩이 패키지 외부로 노출되도록 변위되는 문제를 방지할 수 있다. 그 결과, 장치의 수율 저하를 확실하게 방지할 수 있고, 다른 사이즈의 칩들이 조합될때에도 고품질의 2칩 1패키지 반도체장치를 얻을 수 있다.
상기 제 1 내지 제 4의 반도체장치의 구성을 가진 본 발명에 따른 제 5의 반도체장치는 상기 반도체칩 장착용 기판을 지지하기 위한 지지 리드를 상기 반도체칩의 전극패드가 전기적으로 접속되는 내측 리드에 고정하는 고정 부재가 제공되는 것을 특징으로 한다.
상기 구성에 의하면, 지지 리드와 내측 리드가 고정부재를 통해 고정된다. 그 결과, 밀봉 수지의 주입시에, 지지 리드에 의해 지지된 반도체칩 장착용 기판의 두께 방향의 변위가 더욱 확실하게 억제될 수 있다. 그 결과, 상기 제 1 내지 제 4 반도체장치중 어느 하나의 반도체장치에 의한 효과를 더욱 확실하게 얻을 수 있다.
상기 제 1 내지 제 5 반도체장치의 구성을 가진 본 발명의 제 6의 반도체장치는 상기 반도체칩 장착용 기판의 반도체칩 장착 영역 외측에 장착된 상기 반도체칩 의 부분에 반도체칩 장착용 기판의 안쪽으로 절개된 요홈부가 형성되는 것을 특징으로 한다.
상기 구성에 의하면, 반도체칩 장착용 기판의 반도체칩 장착 영역 외측에 요홈부가 형성된다. 그 결과, 수지 밀봉 금형에 주입된 밀봉 수지가 상기 요홈부를 통해 수지 밀봉 금형 내부로 용이하게 침투한다. 즉, 상기 요홈부를 제공함에 의해, 예컨대 주입용 게이트의 사각으로 되는 부분에까지 밀봉 수지가 주입된다. 그 결과, 주입용 게이트의 사각으로 되는 부분에 거품이 잔류하는 문제가 방지될 수 있어서, 신뢰성이 높고 보다 안정적인 반도체장치를 얻을 수 있다.
이상 본 발명이 설명되었지만, 여러 가지 방식으로 개조될 수 있음은 명백하다. 이러한 개조는 본 발명의 정신과 범위를 벗어난 것으로 간주되지 않으며, 당업자들이라면 이러한 모든 개조는 첨부된 특허청구의 범위의 범위내에 포함되는 것으로 간주됨을 이해할 수 있을 것이다.

Claims (21)

  1. 리드프레임의 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 제 1 및 제 2 반도체칩을 포함하고, 상기 제 1 반도체칩이 제 2 반도체칩보다 소자 형성 면적이 크며, 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지 밀봉금형에 리드프레임을 세팅하여 제 1 및 제 2 반도체칩을 수지로 밀봉함에 의해 제공되는 반도체장치를 제조하는 방법으로서,
    (a) 수지 밀봉 금형에 리드프레임을 세팅할때, 주입용 게이트측상에 배치되는 제 1 반도체칩의 제 1 측면과 주입용 게이트측상의 제 2 반도체칩의 제 1 측면 사이의 거리가 제 1 및 제 2 반도체칩을 반도체칩 장착용 기판의 각 표면의 중앙에 장착할때의 제 1 반도체칩의 제 1 측면과 제 2 반도체칩의 제 1 측면 사이의 거리보다 짧게 되도록 반도체칩 장착용 기판의 각 표면에 제 1 및 제 2 반도체칩을 장착하는 단계;
    (b) 제 1 및 제 2의 반도체칩의 제 1 측면들이 각각 주입용 게이트측상에 배치되도록 상기 리드프레임을 수지 밀봉 금형에 세팅하는 단계; 및
    (c) 상기 주입용 게이트로부터 밀봉 수지를 주입하는 단계를 포함하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 단계(a)에서, 상기 제 1 반도체칩을 상기 반도체칩 장착용 기판의 중앙에 장착하고,
    상기 수지 밀봉 금형에 리드프레임을 세팅할때, 상기 제 2 반도체칩의 제 1 측면이 상기 주입용 게이트측에 가까이 배치되도록 상기 제 2 반도체칩을 반도체칩 장착용 기판의 중앙에서 오프셋시키는 반도체장치의 제조방법.
  3. 제 1 항에 있어서, 상기 단계(a)에서, 상기 제 1 측면들이 각각 반도체칩 장착용 기판을 통해 서로 대향하도록 상기 제 1 및 제 2 반도체칩을 반도체칩 장착용 기판상에 장착하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서, 상기 밀봉 수지를 주입할때 제 1 반도체칩 근방의 밀봉 수지의 유량이 제 2 반도체칩 근방의 밀봉 수지의 유량과 대략 같은 정도가 되도록 밀봉 수지의 유량의 발란스를 유지하는 유량 발란싱 부재를 형성하는 단계를 더 포함하는 반도체장치의 제조방법.
  5. 제 4 항에 있어서, 상기 유량 발란싱 부재는 절연부재인 반도체장치의 제조방법.
  6. 제 4 항에 있어서, 상기 유량 발란싱 부재는 제 2 반도체칩과 유량 발란싱 부재의 전체 외형이 제 1 반도체칩의 외형과 대략 같은 정도가 되도록 형성되는 반도체장치의 제조방법.
  7. 제 1 항에 있어서, 상기 반도체칩 장착용 기판을 지지하기 위한 지지 리드와, 상기 제 1 및 제 2 반도체칩의 전극패드가 전기적으로 접속되는 내측 리드를 고정하는 단계를 더 포함하는 반도체장치의 제조방법.
  8. 제 1 항에 있어서, 상기 반도체칩 장착용 기판의 반도체칩 장착 영역 외측의 일부에 상기 반도체칩 장착용 기판의 안쪽으로 절개된 요홈부를 형성하는 단계를 더 포함하는 반도체장치의 제조방법.
  9. 리드프레임의 반도체칩 장착용 기판의 각 표면에 서로 소자 형성면의 면적이 다른 제 1 및 제 2 반도체칩을 포함하고, 제 1 반도체칩이 제 2 반도체칩보다 소자형성면적이 크며, 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지 밀봉 금형에 리드프레임을 세팅하여 제 1 및 제 2 반도체칩을 수지로 밀봉함에 의해 제공되는 반도체장치를 제조하는 방법으로서:
    (a) 제 1 및 제 2 반도체칩을 반도체칩 장착용 기판의 각 표면에 서로 대향하도록 장착하는 단계;
    (b) 제 2 반도체칩의 주변에, 밀봉 수지를 주입할때 제 1 반도체칩 근방의 밀봉 수지의 유량이 제 2 반도체칩 근방의 밀봉 수지의 유량과 대략 같은 정도가 되도록 밀봉 수지의 유량의 발란스를 유지하는 유량 발란싱 부재를 형성하는 단계; 및
    (c) 상기 유량 발란싱 부재 뿐만 아니라 상기 제 1 및 제 2 반도체칩이 장착된 리드프레임을 수지 밀봉 금형에 세팅하여 주입용 게이트로부터 밀봉 수지를 주입하는 단계를 포함하는 반도체장치의 제조방법.
  10. 제 9 항에 있어서, 상기 반도체칩 장착용 기판을 지지하기 위한 지지 리드 및 상기 제 1 및 제 2 반도체칩의 전극패드가 전기적으로 접속되는 내측 리드를 고정하는 단계를 더 포함하는 반도체장치의 제조방법.
  11. 제 10 항에 있어서, 상기 반도체칩 장착용 기판의 반도체칩 장착 영역 외측의 일부에 상기 반도체칩 장착용 기판의 안쪽으로 절개된 요홈부를 형성하는 단계를 더 포함하는 반도체장치의 제조방법.
  12. 청구항 1의 방법에 의해 제조되는 반도체장치.
  13. 청구항 9의 방법에 의해 제조되는 반도체장치.
  14. 리드프레임의 반도체칩 장착용 기판의 각 표면에 소자 형성면의 면적이 다른 반도체칩을 장착하고, 적어도 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지밀봉 금형에 상기 리드프레임을 세팅하여 제공되는 반도체장치로서:
    적어도, 소자 형성면의 면적이 작은 반도체칩이 상기 반도체칩 장착용 기판의 표면 또는 이면의 중앙보다 상기 주입용 게이트측에 더 가깝게 장착되어 있는 반도체장치.
  15. 제 14 항에 있어서, 반도체칩들중 하나의 4개의 측면들중 적어도 하나가 상기 반도체칩 장착용 기판을 통해 다른 반도체칩의 4개의 측면들중 하나와 대향하도록 배치되는 반도체장치.
  16. 제 14 항에 있어서, 반도체칩 장착용 기판 표면 또는 이면에 장착된, 소자 형성면의 면적이 작은 반도체칩 주변의 적어도 일부에, 한편의 반도체칩 근방의 밀봉 수지의 유량이 다른편의 반도체칩 근방의 밀봉 수지의 유량과 대략 같은 정도가 되도록, 상기 밀봉 수지의 유량의 발란스를 유지하는 유량 발란싱 부재가 형성되는 반도체장치.
  17. 리드프레임의 반도체칩 장착용 기판의 각 표면에 소자 형성면의 면적이 다른 반도체칩을 장착하고, 적어도 밀봉 수지를 주입하기 위한 주입용 게이트를 갖는 수지밀봉 금형에 상기 리드프레임을 세팅하여 제공되는 반도체장치로서,
    반도체칩 장착용 기판 표면 또는 이면에 장착된, 소자 형성면의 면적이 작은 반도체칩 주변의 적어도 일부에, 한편의 반도체칩 근방의 밀봉 수지의 유량이 다른편의 반도체칩 근방의 밀봉 수지의 유량과 대략 같은 정도가 되도록, 상기 밀봉 수지의 유량의 발란스를 유지하는 유량 발란싱 부재가 형성되는 반도체장치.
  18. 제 14 항에 있어서, 상기 반도체칩 장착용 기판을 지지하기 위한 지지리드 및 상기 반도체칩의 전극패드가 각각 전기적으로 접속되는 내측 리드를 고정하는 고정부재가 제공되는 반도체장치.
  19. 제 17 항에 있어서, 상기 반도체칩 장착용 기판을 지지하기 위한 지지리드 및 상기 반도체칩의 전극패드가 각각 전기적으로 접속되는 내측 리드를 고정하는 고정부재가 제공되는 반도체장치.
  20. 제 14 항에 있어서, 상기 반도체칩 장착용 기판의 반도체칩 장착 영역 외측의 외주의 일부에 상기 반도체칩 장착용 기판의 안쪽으로 절개된 요홈부가 형성되어 있는 반도체장치.
  21. 제 17 항에 있어서, 상기 반도체칩 장착용 기판의 반도체칩 장착 영역 외측의 외주의 일부에 상기 반도체칩 장착용 기판의 안쪽으로 절개된 요홈부가 형성되어 있는 반도체장치.
KR1019980028293A 1997-07-18 1998-07-14 반도체장치 및 그의 제조방법 KR100288385B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP19449397A JP3359846B2 (ja) 1997-07-18 1997-07-18 半導体装置
JP9-194493 1997-07-18

Publications (2)

Publication Number Publication Date
KR19990013833A true KR19990013833A (ko) 1999-02-25
KR100288385B1 KR100288385B1 (ko) 2001-05-02

Family

ID=16325447

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980028293A KR100288385B1 (ko) 1997-07-18 1998-07-14 반도체장치 및 그의 제조방법

Country Status (4)

Country Link
US (1) US6118184A (ko)
JP (1) JP3359846B2 (ko)
KR (1) KR100288385B1 (ko)
TW (1) TW402764B (ko)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム，樹脂封止型半導体装置及びその製造方法
JPH11274196A (ja) * 1998-03-26 1999-10-08 Seiko Epson Corp 半導体装置の製造方法およびモールドシステム並びに半導体装置
JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
WO2000022676A1 (fr) * 1998-10-14 2000-04-20 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication dudit dispositif
JP3828673B2 (ja) * 1999-02-23 2006-10-04 ローム株式会社 半導体装置
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
TW497376B (en) * 1999-05-14 2002-08-01 Siliconware Precision Industries Co Ltd Dual-die semiconductor package using lead as die pad
KR100297451B1 (ko) * 1999-07-06 2001-11-01 윤종용 반도체 패키지 및 그의 제조 방법
US6355980B1 (en) * 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
JP2001077301A (ja) 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP3768744B2 (ja) * 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2001110981A (ja) * 1999-10-14 2001-04-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
JP3813788B2 (ja) * 2000-04-14 2006-08-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
KR100379600B1 (ko) * 2000-08-14 2003-04-10 삼성전자주식회사 듀얼 칩 패키지의 제조 방법
KR100731007B1 (ko) * 2001-01-15 2007-06-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US6858922B2 (en) * 2001-01-19 2005-02-22 International Rectifier Corporation Back-to-back connected power semiconductor device package
JP4571320B2 (ja) * 2001-02-02 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体チップパッケージ
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
TW479339B (en) * 2001-03-01 2002-03-11 Advanced Semiconductor Eng Package structure of dual die stack
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
KR100415281B1 (ko) * 2001-06-29 2004-01-16 삼성전자주식회사 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
JP4157715B2 (ja) * 2002-03-20 2008-10-01 富士通株式会社 半導体装置の製造方法
JP3576146B2 (ja) * 2002-04-05 2004-10-13 沖電気工業株式会社 半導体装置
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7382043B2 (en) * 2002-09-25 2008-06-03 Maxwell Technologies, Inc. Method and apparatus for shielding an integrated circuit from radiation
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6833628B2 (en) * 2002-12-17 2004-12-21 Delphi Technologies, Inc. Mutli-chip module
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
JP3718205B2 (ja) * 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
US7191516B2 (en) 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
US6933223B1 (en) 2004-04-15 2005-08-23 National Semiconductor Corporation Ultra-low loop wire bonding
US7816182B2 (en) * 2004-11-30 2010-10-19 Stmicroelectronics Asia Pacific Pte. Ltd. Simplified multichip packaging and package design
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
TW200840000A (en) * 2007-03-16 2008-10-01 Advanced Semiconductor Eng Multi-chip package with a single die pad
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
US8203214B2 (en) * 2007-06-27 2012-06-19 Stats Chippac Ltd. Integrated circuit package in package system with adhesiveless package attach
JP5275019B2 (ja) 2008-12-26 2013-08-28 株式会社東芝 半導体装置
JP2010258289A (ja) * 2009-04-27 2010-11-11 Sanyo Electric Co Ltd 半導体装置の製造方法
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8575739B2 (en) * 2011-05-06 2013-11-05 Sandisk Technologies Inc. Col-based semiconductor package including electrical connections through a single layer leadframe
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8698291B2 (en) 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
KR101917331B1 (ko) * 2012-02-08 2018-11-13 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US8803302B2 (en) * 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
US10872848B2 (en) * 2018-10-25 2020-12-22 Infineon Technologies Ag Semiconductor package with leadframe interconnection structure
US11088055B2 (en) * 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
US11862540B2 (en) 2020-03-06 2024-01-02 Stmicroelectronics Sdn Bhd Mold flow balancing for a matrix leadframe

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP2548625B2 (ja) * 1990-08-27 1996-10-30 シャープ株式会社 半導体装置の製造方法
JP2843464B2 (ja) * 1992-09-01 1999-01-06 シャープ株式会社 固体撮像装置
JPH0730051A (ja) * 1993-07-09 1995-01-31 Fujitsu Ltd 半導体装置
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
JPH0846136A (ja) * 1994-07-26 1996-02-16 Fujitsu Ltd 半導体装置
JP2972096B2 (ja) * 1994-11-25 1999-11-08 シャープ株式会社 樹脂封止型半導体装置
JP3131358B2 (ja) * 1994-11-30 2001-01-31 シャープ株式会社 半導体装置製造用治具及び半導体装置の製造方法
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
US5719436A (en) * 1995-03-13 1998-02-17 Intel Corporation Package housing multiple semiconductor dies
KR100192180B1 (ko) * 1996-03-06 1999-06-15 김영환 멀티-레이어 버텀 리드 패키지
US5814881A (en) * 1996-12-20 1998-09-29 Lsi Logic Corporation Stacked integrated chip package and method of making same

Also Published As

Publication number Publication date
US6118184A (en) 2000-09-12
TW402764B (en) 2000-08-21
KR100288385B1 (ko) 2001-05-02
JPH1140738A (ja) 1999-02-12
JP3359846B2 (ja) 2002-12-24

Similar Documents

Publication Publication Date Title
KR100288385B1 (ko) 반도체장치 및 그의 제조방법
JP4705784B2 (ja) イメージセンサデバイスの製造方法
KR100500919B1 (ko) 수지봉입형 반도체장치 및 그 제조방법
US6642609B1 (en) Leadframe for a semiconductor device having leads with land electrodes
CN100568498C (zh) 半导体器件及其制造方法
JPH11312706A (ja) 樹脂封止型半導体装置及びその製造方法、リードフレーム
JPH11260985A (ja) リードフレーム，樹脂封止型半導体装置及びその製造方法
JP3376356B2 (ja) 薄型感光式半導体装置
KR20090128557A (ko) 광학적 커플러 패키지
JPH02155256A (ja) 半導体装置
JP2895920B2 (ja) 半導体装置及びその製造方法
JP3239640B2 (ja) 半導体装置の製造方法および半導体装置
JPH11260990A (ja) リードフレーム，樹脂封止型半導体装置及びその製造方法
JP3127584B2 (ja) 樹脂製中空パッケージを用いた半導体装置
TWI220780B (en) Semiconductor package
US6333212B1 (en) Semiconductor device and manufacturing method thereof
JP2001210754A (ja) 樹脂封止型半導体装置
JPH11233673A (ja) 半導体装置及びその製造方法並びに電子装置
KR19990060856A (ko) 볼 그리드 어레이 패키지
JPH10112519A (ja) 熱放散手段を有する集積回路装置及びその製造方法
JPH05211268A (ja) 半導体装置
JP2007019116A (ja) 固体撮像装置とその製造方法
JPH0433357A (ja) マルチ・チップ・パッケージの構造
JPH0536863A (ja) 半導体装置
JPH11274360A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee