TW402764B - Semiconductor device and method for manufacturing the same - Google Patents

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TW402764B
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TW
Taiwan
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semiconductor wafer
semiconductor
resin
substrate
semiconductor device
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TW087110731A
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English (en)
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Toshiya Ishio
Hiroyuki Nakanishi
Katsunobu Mori
Katsuyuki Tarui
Original Assignee
Sharp Kk
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Description

402764 A7 B7 經濟部中央標準局員工消費合作社印繁 五、發明説明( 技術領域 本發明係關於能搭載於重量輕且小型的電子機器上的半 導體裝置及其製造方法。 習知技術 如圖8及圖9所示,習知技術中提出幾種僅内藏一個半導 體晶片5 1之半導體裝置(稱爲習知技術1)。上述半導體裝置 通常係以如下方式製成。換言之,在形成於引線框5 4的晶 粒墊5 5之上,使用銀焊料等熱硬化型的晶粒附著材料5 3搭 載半導體晶片5 1 (以下稱爲晶粒焊線)。其次,藉由熱處理 使上述晶粒附著材料5 3硬化,使晶粒墊5 5固定於半導體晶 片5 1 (晶粒焊接工程)。 然後’將形成於半導體晶片51之元件形成面的電極墊52 與形成於引線框54的内引線56藉由金導線等焊接導線59而 電性連接(導線焊接工程)。接著,上述構件藉由封閉樹脂 6〇而封閉之後’爲防止封閉樹脂6〇流出於外引線57之間, 切斷形成於引線框54、圖中未顯示的繫片(檔住封閉樹脂 60的部份)或用以保持晶粒墊55而形成的支持引線58,將 外引線5 7彎成希望的形狀(f 〇 r m丨n g ),就得到完成品。 另一方面,近年來伴隨著電子機器之小型化、輕量化的 要求,如圖10及圖n所示般,有各種在晶粒墊55的表面與 背面兩面搭載有相同尺寸或不同尺寸的半導體晶片51a、 51b,即所謂雙晶片單一封裝的半導體裝置被提出(稱爲習 知技術2)。上述半導體裝置中’爲使半導體晶片51a、51b 兩者的老面(半導體晶片51a、51b之元件形成面的反面)互 -4- 私紙張尺歧) HH ϋ ^^^1 m m ^^^1 a^i— HI nn HI 、T -' (請先閲讀背面之注意事項再填寫本頁.. 經滴部中央標準局員工消費合作社印繁 402764 A7 A7 -- -——__B7__ 五、發明説明(2 ) —~ 相面對舉例而5,可藉由特開平8_213412號公報揭示的 方法來製造。 換言I,首先,在晶粒整55之一面上,使用銀或無銀焊 科等焊料狀晶粒附著材料53a而搭載半導體晶片Ma。然後 三使上述晶粒附著材料53a熱硬化,而將半導體晶片5“固 定於w粒墊5 5。接著,對晶粒墊5 5之另一面亦使用同樣的 焊料狀晶粒附著材料53b而搭載半導體晶片51b,使上述晶 粒附著材料53b熱硬化,而將半導體晶片51b固定於晶粒墊 55 ° 然後,利用金導線等焊接導線59a將半導體晶片5U之電 極墊52a與内引線56接在一起。接著,就半導體晶片51b利 用焊接導線59b將電極墊52b與内引線56接在一起。之後 的步驟同於上述習知技術1。 不過’搭載不同尺寸的半導體晶片5ia、51b之習知的雙 晶片單一封裝之半導體裝置的構成中,在製造此半導體裝 置之際的樹脂封閉工程中,有以下問題產生。 樹脂封閉一般如圖12所示般,在具備:用以形成半導體 裝置的外形之空穴61 ;用以注入封閉樹脂6〇的注入用澆口 62 ;用以將空穴61中的空氣抽出的排氣孔63,之樹脂封閉 用金屬模64上固定引線框54(參考圖10)而進行。 此處’加相當大的壓力使封閉樹脂6 〇由注入位置p注入 $穴61内的話,由於半導體晶片51a、51b的尺寸互異,因 此在半導體晶片51a、51b的近旁封閉樹脂60的流量不同, 封閉樹脂6 0流動不均勻。故晶粒墊5 5失去平衡,相對於幻 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐)
---—I I n n n n n —l· .I ^E^n!—·——— ^ I 丁 (請先閱讀背面之注意事項再填寫本頁)* 卜 402764 A7 B7 五、發明説明(3 )
In ------- i !r n I n I n I T (請先閲讀背面之注意事項再填寫本頁'· 線框54的面會有垂直方向的變位。結果,焊接導線59&、 59b會餐出於封裝(半導體裝置)外部,或是本身會斷線,甚 至半導趙晶片51a、51b會露出於封裝外部,而發生装置之 產量降低的問題。而且,習知技術中,焊接導線59a、59b 露出於封裝外部之外觀不佳的情況約佔了有裝置的8成。 此種問題,隨著近年來對於封裝之薄型化的要求,晶片 本身之薄型化,晶粒墊5 5或引線框5 4之薄型化,甚至封閉 數脂層之薄型化的實現,其需要性愈加顯著。 爲解決此種問題,有需要使流過半導體晶片513、5113近 旁的封閉樹脂60之流量保持均一,而保持晶粒墊55之平衡。 舉例而言,對支持引線5 8施予預先彎曲加工,使晶粒墊 55的位置相對於引線框54而預先在垂直方向偏移。不過, 雙晶片單一封裝的半導體裝置中,爲進行數十微米次級的 微量偏移(位置偏移)調整,由於無法確保機械精度,故技 術上非常困難。 再者’舉例而言,有人考慮改變封閉於—個半導體裝置 内的兩個半導體晶片51a、51b各自的厚度。不過,此種方 法有其工程上的困難。 經濟部中央標準局員工消費合作社印製 另一方面,舉例而言,在特開平4-106961號公報中,特 別有揭示利用透明的封閉樹脂而形成C C D (電荷耦合元件) 等的單晶片單封裝之光學半導體裝置。此半導體裝置中, 將半導體晶片搭載成使半導體晶片之端面與晶粒墊之端面 一致,或是不突出於晶粒墊之外侧。藉此,可避免樹脂注 入時發生的氣泡缺陷,因而降低由於外觀不佳而造成的產 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) 403164 A7 __-_____B7 五、發明説明(4 ) 量下降。 此外,上述的氣泡缺陷係指成爲妨礙光進入的原因之氣 泡,特別容易發生在由注入用澆口變成死角的位置,換言 之’空穴内之上述注入用洗口的相反侧之位置。但藉由採 用上述構造,可確實地減少在該位置發生的氣泡缺陷。 爲避免雙晶片單一封裝之半導體裝置的產量降低,考慮 將上述公報的構造用於雙晶片單一封裝之半導體裝置。換 言之,爲使不同尺寸的半導體晶片之各端面與晶粒墊的端 面一致,或是不突出於晶粒墊的外侧,而考慮搭載半導體 晶片的方法。 不過,該方法實際上會產生較圖所示者更大的晶粒墊 訂 之變位。且如上所述般,雙晶片單一封裝的半導體裝置不 同於單晶片單-封裝的半導體裝置,其用以抑制晶粒塾之 變位的偏移調整很困難。 此外,上述方法中,由於必須確保用以將各半導體晶片 搭載於晶粒墊的晶粒附著材料不突出於晶粒墊之外,故僅 能使用少量的晶粒附著材料。結果,搭載尺寸小的半導體 晶片之情況,當導線焊接時上述半導體晶片由晶粒墊剝離 的可能性增加。再者,當半導體晶片搭載成半導體晶片之 端面突出於晶粒塾外側的情況’半導體晶片由晶粒整剝離 的可能性更爲增加。 發明概要 本發明之目的在於提供—種雙晶片單-封裝的半導體裝 置及其製造方法’即使將不同尺寸的半導趙晶片作各種組 -7. 本紙張尺度中國財縣(CNS )74規格(2數2^^· 經濟部中央標準局員工消費合作社印製 ^〇^*ϊ64 Α7 _____Β7五、發明説明(5 ) ~合搭載,亦可避免裝置的產量降低。 本發明之第一種半導體裝置的製造方法爲了達成上述目 的,在引線框之半導體晶片搭載用基板的兩面分別搭載元 件形成面之面積不同的第i與第2半導體晶片,其中第1半 導體晶片較第2半導體晶片之元件形成面爲大,然後在具有 用以注入封閉樹脂的注入用澆口之樹脂封閉用金屬模上固 定引線框,再以樹脂封閉第1與第2半導體晶片而形成,包 含以下三個步驟: (a) 在半導體晶片搭載用基板的兩面分別搭載第1與第2半 導體晶片,使得當在樹脂封閉用金屬模上固定引線框時, 配置於注入用澆口之第1與第2半導體晶片兩者之第丨側面 的距離較之第1與第2半導體晶片分別搭載於半導體晶片搭 載用基板的中央之情況,兩者之澆口側之側面的距離爲近; (b) 將上述引線框固定於樹脂封閉用金屬模,使得第1與 第2半導體晶片之第1側面配屬於注入用洗口側; (c )由注入用澆口注入封閉樹脂。 根據上述方法,由於第丨與第2半導體晶片分別被搭載成 使得··當在樹脂封閉用金屬模上固定引線框時,配置於注 入用澆口之第i與第2半導體晶片兩者之第i侧面的距離較 之第i與第2半導醴晶片分別搭載於半導體晶片搭載用基板 的中央之情況,兩者之澆口侧之側面的距離爲近,因此當 在此樹脂封閉用金屬模上固定引線框進行樹脂封閉之際, 在注入用澆口附近,加在半導體晶片搭載用基板的兩面之 應力的不均一變小。因此,半導體晶片搭載用基板之厚度 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 -- .HI I If · A7 B7 402Ϊ64 五、發明説明(6 ) 方向的變位可被抑制。 (请先閱讀背面之注意事項再填寫本頁) 因此,即使在半導趙晶片搭載用基板之兩面分別 件形成面之面積不同的半導键晶片,而進行樹脂封閉, 可避免由於半導體晶片搭載用基板之變 ^ ^ 又u w造成 <,例如 半導體晶片露出於封裝外部的情況。結果,不但可避免裝 置之I量的下降’ JL對於各種晶片尺寸之组合,均可獲得 高品質的雙晶片單一封裝之半導體裝置。 在上述第1種製造方法的步驟(a)中,較佳者係將各半導 體晶片分別搭載於半導體晶片搭載用基板,使得第】與第2 半導體晶片兩者之第"則面係夾著半導體晶片搭載用基板約 略成對向。 依上述構造,於注入用澆口附近,各半導體晶片之第 面各挾住半導體晶片搭載用基板而成約略對向。藉此,在 注入用洗口附近加於半導體晶片搭載用基板之兩面的應力 之不均一變得更小,結果,半導體晶片搭載用基板之厚度 方向的變位亦可被抑制。因此,可確實獲得前述半導體裝 置之構成所帶來的效果。 經濟部中央標準局員工消費合作社印聚 本發明之第二種半導體裝置的製造方法爲了達成上述目 的’在引線框之半導體晶片搭載用基板的兩面分別搭載元 件形成面之面積不同的第1與第2半導體晶片,其中第1半 導體晶片較第2半導體晶片之元件形成面爲大,然後在具有 用以注入封閉樹脂的注入用澆口之樹脂封閉用金屬模上固 定引線框’再以樹脂封閉第1與第2半導體晶片而形成,包 含以下三個步驟: -9- 本紙張尺奴财關家_ ( 402764 A7 B7 五 經濟部中央榡準局負工消費合作社印製 、發明説明( (a) 將第1與第2半導體晶片搭載成兩者係夾著半導體晶片 搭載用奉板成對向; (請先聞讀背面之注意事項再填寫本頁) (b) 在第2半導體晶片之周邊形成使封閉樹脂之流量能夠 取得平衡的流量平衡部,其作用爲:在步驟(c )當注入封閉 樹脂時’使得流過第丨與第2半導體晶片附近之封閉樹脂的 流量約略相同; (c) 除了搭載上述第1與第2半導體晶片之外,將形成有流 量平衡部的引線框固定於樹脂封閉用金屬模,然後由注入 用澆口注入封閉樹脂。 上述第2種製造方法中,較佳者係將流量平衡部之形狀作 成其與第2半導體晶片合在一起後的形狀與第j半導體晶片 之形狀約略相同。 根據上述構造,藉由至少在元件形成面之面積小者的半 導體晶片之周邊設置流量平衡部,使得流過各半導體晶片 附近又封閉樹脂的流量(體積)約相同。因此,在樹脂封閉 的工程中,可抑制由於半導體晶片搭載用基板失去平衡而 在厚度方向發生變位之情況。 因此’即使在半導趙晶片搭載用基板之兩面,分別搭載 疋件形成面I面積不同的半導體晶片而進行樹脂封閉之情 況’亦可避免由於半導體晶片搭載用基板之變位而造成之 ’例如半導體晶片露出於封裝外部的情況。結果,不但可 避$裝置產量之下降,且對於各種晶片尺寸之組合,均可 獲得间品質之雙晶片單一封裝的半導體裝置。 此外,上述第1與第2製造方法,尚包含以下步驟: __ -10-
W 尺度適用中 (CNS 經濟部中央#準局員工消費合作社印裝 402764 A7 __ B7 五、發明説明(8 ) 以支持上述半導體晶片搭載用基板之支持引線及上述第1與 第2半f體晶片之電極墊被電性連接之内引線兩者固定。 根據上述方法,支持引線與内引線被固定。藉此,當封 閉樹脂注入時,可確實抑制支持引線所支持的半導體晶片 搭載用基板在厚度方向的變位。 此外,上述第}與第2製造方法,另包含以下步驟:在上 述半導體晶片搭載用基板上未搭載有第i與第2半導體晶片 之區域的一部份,形成一個切入上述半導體晶片搭載用基 板内侧的凹部。 根據上述方法,藉由在上述半導體晶片搭載用基板上未 搭載有半導體晶片之區域形成凹部,使得注入於樹脂封閉 金屬模之封閉樹脂會透過上述凹部而輕易地浸透至樹脂封 閉金屬模内部整體。換言之,藉由設置上述凹部,舉例而 言,封閉樹脂可注入至成爲注入用澆口之死角的部份。因 此’氣泡缺陷不會殘留於成爲注入用澆口之死角的部份, 故可獲得高可靠度而安定的半導體裝置。 本發明之前述及其他目的,以及新穎特徵可藉由下文的 描述以及附圖而更加明瞭。 圖示之簡單説明 圖1表示本發明之一實施例相關之雙晶片單一封裝的半導 體裝置之平面圖; 圖2表示上述半導體裝置之斷面圖; 囷3表示將引線框固定於樹脂封閉用金屬膜而進行樹脂封 閉的樣子之斷面圖; -11- 本紙張尺度適用中國國家榡準(CNS ) A4規格(2丨OX297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 A7 B7 402764 五、發明説明(9 ) 圖4表示本發明之另一實施例中,在元件形成面之面積小 ^^1 ^^^1 n·^ In HI I t > (请先聞讀背面之注意事項再填寫本頁j 者的半導體晶片之周邊的一部份設置絕緣材料的構成之半 導體裝置的平面圖; 圖5表示上述半導體裝置之斷面圖; 圖6表不本發明之又另一實施例中,支持引線與内引線透 過黏接板而固定,且在晶粒墊之半導體晶片非搭載區域的 一部份形成凹部的構成之半導體裝置的平面圖; 圖7表示上述半導體装置之斷面圖; 圖8表示習知的單晶片單一封裝之半導體裝置的平面圖; 圖9表示上述半導體裝置之斷面圖; 囷10表示習知的雙晶片單一封裝之半導體装置的平面圖; 圖11表示上述半導體裝置之斷面圖; 圖12表示製造上述半導髏裝置之際的樹脂封閉工程中, 表示晶粒塾在厚度方向之變位的樣子之斷面圖。 ' 圖式中符號之説明 半導體晶片 半導體晶片 電極髮· 經濟部中央標準局員工消費合作社印聚 1 a lb 2a 2b 4 5 5 a 6 8 電極塾 引線框 晶粒墊(半導體晶片搭載用基板) 凹部 内引線 支持引線 12- ------ 本紙張尺奴财_ 40S764 A7 B7____ 五、發明説明(10 ) 11 封閉樹脂 1 3 ‘ 注入用洗口 15 樹脂封閉用金屬膜 16 絕緣部(流量平衡部) 17 黏接板(固定部) 較佳實施例之詳細説明 [實施例1 ] 本發明之實施例1藉由圖1至圖3加以説明如下。 圖1係本實施例相關之半導體裝置的平面圖。囷2係上述 半導體裝置由侧面看過去時,亦即,由圖1之B方向看過去 時的斷面圖。 本實施例中之半導體裝置,如圖1與圖2所示般,係在板 狀的引線框4之晶粒墊5(半導體晶片搭載用基板)的表背兩 面,分別使用膏狀的熱硬化型晶粒附著材料3a、3b,搭載 不同尺寸的兩個半導體晶片1 a、1b。 本實施例所使用的兩個半導體晶片la、ib之尺寸爲:半 導體晶片la爲6mmx6mm ;半導體晶片11}爲6 5mmx4mm 。換言之’相較於半導體晶片la(第1半導體晶片),半導體 晶片lb(第2半導體晶片)之元件形成面的面積較小。 半導體晶片1 a係透過晶粒附著材料3 a,而被搭載在晶粒 墊5之一面的約中央位置。另—方面,半導體晶片u係透 過晶粒附著材料3b,而被搭载在晶粒塾5之另一面上靠近 封閉樹脂1 1之注入位置A的位置,換士夕 去< <«、,、士 λ 狹5疋’靠近用以注入 封閉樹脂11的注入用洗口 13(參考圖3)的位置。 _ 13 · 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ------^---;t.------ΐτ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣隼局貝Η消費合作杜印製 A7 B7 40^764 五、發明説明(η ) 此外,根據本實施例,將半導體晶#la、lb分別搭載於 晶粒墊5之兩面,使得半導體晶片“的四邊之中注入用声口 侧之-邊係、與半導體晶>ub的四邊之中注人用洗口側:一 邊夾著晶粒墊5而成略對向的關係。藉此,當樹脂封閉時, 在注入用澆口 13的附近加在晶粒墊5兩面的應力之不均— 的情況確實地變小,因而能確實地抑制晶㈣5在厚度方向 的變位。 半導體晶片la在元件形成面具有複數個電極墊。各 電極墊2a藉由引線框4之預定的内?丨線6與金導線等之焊接 導線9而電性連接。另一方面,半導體晶片几在元件形成 面具有複數個電極整2b_..e同於前者,各電極㈣藉由預 定的内引線6與金導線等之焊接導線1〇而電性連接。 晶粒附著材料3a、3b通常是相同材料,半導體晶片u、 1 b爲相同♦基板、以同—基板電位動作的情況,該晶粒附 著材料3a、3b —般係以混入鱗片狀銀粉的熱硬化型銀焊料 構成。不過,由於很難兼顧成本等因素,有的係以混入球 狀氧化矽粉末等之無銀焊料所構成。另—方面,半導體晶 片la、lb爲不同的矽基板,或是以不同基板電位動作的情 況,上述晶粒附著材料3a、3b 一般係以無銀焊料構成。 引線框4係由:晶粒墊5、内引線6、外引線7、支持引線 8及托架(圖中未顯示)所構成,這些部份其外緣部成一體。 晶粒墊5被設計成其表背兩面爲搭載有半導體晶片la、lb 的半導體晶片搭載用基板,且搭載的半導體晶片la、几不 露出於外。晶粒墊5與内引線6藉由封閉樹脂丨〗等而與半導 -14- ^紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇><297公釐 -------K--装-- i i . (請先閑讀背面之注意事項再填寫本I} 、-β 經濟部中央標準局一®:工消費合作社印掣 * m m In 402764 at --B7 經濟部中央標準局員工消費合作社印製 五、發明説明(12 ) 體卯片la、lb共同被封閉(m〇丨d)。支持引線8係用以支持 晶粒墊$。此外,托架係搬送引線框4之時支撑用。 其次’説明本實施例之半導體裝置的製造方法。 首先,在成爲焊接導線9、1〇之連接區域的内引線6之兩 面,預先施予銀鍍金等。接著,在晶粒墊5之一面,透過晶 粒附著材料3a在180 〇C之下施予一小時的熱硬化。 然後,將引線框4翻過來,利用彈性體(圖中未顯示)等支 律半導體晶片la之元件形成面,藉此,可防止半導體晶片 1 a受到傷害。在晶粒墊5之另一面,較靠近封閉樹脂1 1之 汪入位置A的位置處,透過晶粒附著材料外而搭載半導體 晶片ib。此時,將晶粒附著材料31)在18〇。(:之下施予—小 時的熱硬化。附帶説明的是,亦可先將半導體晶片u搭載 於晶粒墊5,再將半導體晶片la搭載於晶粒墊5。 其次,將半導體晶片lb之電極墊21?與預定的内引線^藉 由焊接導線10電性連接,然後將引線框4翻過來,同樣地 ,將半導體晶片la之電極墊2&與預定的内引線6藉由烊接 導線9電性連接。此時,類似於將半導體晶片u、ib搭載 於晶粒墊5的情況,利用彈性體支律半導體晶片“、^之 元件形成面,藉此,可防止半導體晶片la、u受到傷害。 且此時的連接係利用合併有超音波與加熱的超音波熱壓焊 接法(加熱溫度約250。〇。附帶説明的是,亦可先對半導 體晶片la進行導線焊接,再對半導體晶片1{)進行導線焊接。 接著,如圖3所示,在形成有:用以形成半導體 形的空穴12 ;用以注入封閉樹脂u的注入用澆口 13 ; (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 * n· ( m
402764 五、發明説明(I3 ) 排放工穴12内之空氣的排氣孔14’等之樹脂封閉用金屬膜 15上固刻線框4,由注入用洗叩注人封閉樹脂^。圖 中的箭頭表示封閉樹脂"的流動方向。樹脂封閉用金屬膜 15係藉由圖中未顯示的加熱機構而被加熱。 然後,爲防止封閉樹脂η由外引線7之間流出,切斷形 成於引線框4之繫桿(圖中未顯示)或支持引線8,將外引線7 彎成所需的形狀即完成。 欲將如上所述成形的半導體裝置與習知的半導體裝置比 較’吾人就晶粒墊5之角落部份的四處測定其變位量。表i 的資料表示以1 3 6個半導體裝置所測得的變位量之最大値 再者’上述之變位量者係指由原來的晶粒整位置(半導體 裝置之厚度方向的中心)之晶粒墊5的偏離量(圖12所示的 α) 〇 【表1】 晶粒塾之變位量的最大値〔卿〕 本發明之半導體装置 68 習知的半導體裝置 258 此外,起因於引線框4之製造的晶粒墊5之厚度方向的公 差爲土50μπι 0 經濟部中央標準局員工消費合作社印製 ^^1 In 1^1 m In V. Jr. 0¾ 、v8 1 - (請先閲讀背面之注意事項再填寫本頁) 根據上述表1的結果,本實施例的半導體裝置中,晶粒墊 5之變位量非常小,即使加上上述公差,晶粒整5之變位較 之習知者仍然較佳。這是由於半導體晶片lb搭載於靠近注 入用澆口 1 3之側,因此當進行樹脂封閉之際,在注入用澆 口 1 3的附近加在晶粒墊5兩面的應力之不均勻情況減小’ -16- 本紙張尺度適用中酬家標CNS ) A4規格(2丨Gx297公楚)' 經濟部中央標準局員工消費合作社印製 402764 A7 A7 __ B7 五、發明説明(14 ) 因而抑制了晶粒墊5在厚度方向的變位。而且,在本實施例 中,不會有焊接導線9、1〇露在外面之外觀不良的情況。 換言之,在晶粒墊5之兩面分別搭載半導體晶片ia、ib 成滿足以下條件:在樹脂封閉用金屬膜15上固定引線框4 時,配置於注入用澆口丨3側的半導體晶片j a、丨b兩者之侧 面的距離較之半導體晶片la、lb分別配置於半導體晶片搭 載用基板之中央的情況、兩洗口側侧面的距離爲近。 因此,根據本實施例的構成,由於封閉樹脂1 1注入時, 晶粒墊5在厚度方向的變位被抑制,故不但改善了裝置之外 觀,且避免裝置產量之下降。結果,且對於各種晶片尺寸 之組合,均可獲得高品質之雙晶片單—封裝的半導體裝置。 如上所述,根據本發明之第〗種半導體裝置之製造方法, 在作爲引線框之半導體晶片搭載用基板的晶粒墊5之兩面分 別搭載元件形成面之面積不同的第1與第2半導體晶片,稱 爲半導體晶片la、lb,其中半導體晶片lb較半導體晶片u 之元件形成面爲大’然後在具有用以注入封閉樹脂的注入 用澆口 I3之樹脂封閉用金屬模15上固定引線框4,再以樹 月Ei封閉半導趙晶片la、ib而形成,包含以下三個步驟: (a) 在晶粒墊5的兩面分別搭載半導體晶片lb、la,使得 當在樹脂封閉用金屬模15上固定引線框4時,配置於注入 用澆口 131半導體晶片lb、la兩者之側面的距離較之半 導體晶片lb、la分別搭載於晶粒墊5的中央之情況,兩者 之洗口侧之側面的距離爲近; (b) 將上述引線框4固定於樹脂封閉用金屬模15,使得半 •17- $紙張尺度適用中國國家標準^阳)六4規格(2丨0父297公楚) n ^^^1 ^^^1 —^ϋ 1.H —^ϋ 士之 ^^^1 —m ml -ί- — i 0¾-* --.. (請先閲讀背面之注意事項再填寫本頁) A7 B7 402764 五、發明説明(15) 導體晶片1 b、1 a之該侧面配屬於注入用洗口 j 3侧 (c)由注入用澆口 13注入封閉樹脂。 (請先閲讀背面之注意事項再填寫本頁) 根據上述第1種製造方法,由於半導體晶片i b、“分別 被搭載成使得:當在樹脂封閉用金屬模15上固定引線^匡4 時,配置於注入用澆口 13側之半導體晶片lb、1&兩者之侧 面的距離較之半導體晶片lb、la分別搭載於晶粒墊5的中 央之情況,兩者之澆口 13側之侧面的距離爲近,因此當在 此樹脂封閉用金屬模15上固定引線框4進行樹脂封閉之際 ,在注入用澆口 ! 3附近,加在晶粒墊5的兩面之應力的不 均一變小。因此,晶粒墊5之厚度方向的變位可被抑制。 因此’即使在晶粒墊5之兩面分別搭載元件形成面之面積 不同的半導體晶片,而進行樹脂封閉,亦可避免由於作爲 半導體晶片搭載用基板之晶粒墊5的變位所造成之,例如半 導體晶片露出於封裝外部的情況。結果,不但可避免裝置 之產量的下降’且對於各種晶片尺寸之組合,均可獲得高 品質的雙晶片單一封裝之半導體裝置。 經濟部中央標準局員工消費合作社印製 在上述第1種製造方法的步驟(a)中,係將半導體晶片1& 搭載於上述晶粒墊5之中央部;另一方面,爲了當引線框4 固定於樹脂封閉用金屬膜1 5之際,半導體晶片11}之注入用 洗口 13侧的側面能靠近半導體晶片之注入用洗口 13侧, 較佳者係將上述半導體晶片lb由晶粒塾5之中央部移開。 在上述第1種製造方法的步驟(a)中’較佳者係將各半導 體晶片分別搭載於晶粒墊5,使得半導體晶片lb、la之注 入用洗口 1 3側兩者之側面係夾著作爲半導體晶片搭載用基 18- 本紙張尺度適用中國國家標準(CNS ) A4規格(2〗ox297公釐〉 402764 at ___ _ B7 五、發明説明(16 ) 板的晶粒墊5約略成對向。 根據丰述構造’各半導體晶片分別被搭載成使得·在注 入用澆口 13之附近各半導體晶片之注入用澆口 13侧的侧面 分別夾著晶粒墊5約略成對向。藉此,相較於前述構造,在 注入用洗口 13附近加於晶粒墊5之兩面的應力之不均一變 得更小。結果,晶粒15之厚度方向的變位亦可被抑制。因 此’可確實獲得前述半導體裝置之構成所帶來的效果。 上述第1種半導體裝置的製造方法中,較佳者尚包含一在 半導體晶片la之周邊的一部份形成流量平衡部之步驟,該 流量平衡部的作用係在步驟(c)中當注入封閉樹脂時,使得 流過半導體晶片lb、1 a附近之封閉樹脂的流量約略相同。 作爲流量平衡部之材料者可採用後面的第2實施例所使用的 絕緣材料。 此外,較佳者係將流量平衡部之形狀作成其與元件形成 面較小的半導體晶片lb合在一起後的形狀與元件形成面較 大的半導體晶片la之形狀約略相同。 經濟部中央標準局員工消費合作社印繁 ^^1 >^^1 In ^^^1 I m m· In US. 、-” {請先閲讀背面之注意事項再填寫本頁) 再者,上述第1種半導體裝置的製造方法如後述的實施例 3般,包含將:用以支持晶粒墊5的支持引線8 ;與用以電 性連接上述半導體晶片la、lb的電極塾2a、2b之内引線6 ,兩者固定的步驟。 此外’上述第1種半導體裝置的製造方法如後述的實施例 3般’包含在晶粒墊5之半導體晶片的非搭載區域之一部份 ’形成一個切入上述晶粒墊5内侧的凹部5 a。 [實施例2 ] -19- 本紙張尺度適用中國國家棣準(CNS > A4規格(210X297公釐) 402764 at ___ B7 五、發明説明(17 ) 本發明之其他實施例藉由圖4與圖5加以説明如下。爲了 便於説明之故,與實施例丨之圖式之元件具有相同功能者採 用相同的號碼,並省略其説明。 根據本實施例,在實施例丨所使用的半導體裝置中,在晶 粒墊5表面至少半導體晶片lb的周邊之一部份’設置流: 平衡部,使得流過各半導體晶片la、lb附近之錡閉樹脂" 的流量(體積)約相同。本實施例中,此流量平衡部係藉由 熱處理使清漆狀的聚醯亞胺系樹脂之溶劑部份揮發,而形 成固體化的絕緣部1 6所構成。 此種情況下,舉例而言,可使絕緣部! 6之形狀滿足:半 導體晶片1 b與絕緣部1 6合在一起的體積(形狀)與半導體晶 片1 a的體積(形狀)約略相同。因此,流過各半導體晶片i & 、1 b附近之封閉樹脂丨〗的流量(體積)約相同。結果,即使 在樹脂封閉之時,晶粒墊5亦能保持較安定的平衡。故較之 實施例1的情況,更能控制晶粒墊5在厚度方向的變位,因 此更確實地獲得實施例1所述的效果。 經濟部中央標準局員工消費合作社印聚 --------裝------訂 (請先閱讀背面之注意事項再填寫本頁) 實際上’由注入位置A注入封閉樹脂丨丨之際,晶粒墊5之 變位量較實施例1更小。而且,以半導體晶片丨b爲中心與 注入位置A成點對稱的位置均不會發生氣泡缺陷。 尤其當搭載元件形成面之面積小的半導體晶片lb之情況 ’焊接導線1 0變得較長,與半導體晶片1 b或晶粒墊5之緣 部變得較易接觸。有鑑於此,爲避免焊接導線丨〇與上述緣 部之接觸’只要在半導體晶片丨b之周邊的一部份設置絕緣 部16 ’就可避免由於焊接導線1〇與半導體晶片。或晶粒墊 -20- 本紙張尺度適用中國國家標準(cns ) X 297公楚) 402764 五 '發明説明(18〉 ~~ 5之短路造成之裝置產量的降低。 此外,本實施例中,半導體晶片lb之搭載位置並非靠近 晶粒墊5之中央部,而係靠近注入位置A,且僅在晶粒墊$ 之表面能確保比較廣的空間之部份設置絕緣部〗6。不過, 亦可將半導體晶片lb搭載於晶粒墊5之中央部,並在半導 體晶片lb之周邊區域整體形成絕緣部16,只要流過半導體 晶片la、lb附近之封閉樹脂π的流量約相同即可。 此種情況下,即使在注入用澆口丨3侧未搭載半導體晶片 lb ’流過半導體晶片la、lb附近之封閉樹脂"的流量約相 同,故在樹脂封閉工程中,可抑制由於晶粒墊5失去平衡所 造成之在厚度方向的變位。因此,即使是上述構成亦可與 本實施例獲得同樣效果。 ' 經濟部中央榡準局負工消費合作社印絮 --- - I I— I - — In I I —i- HI I In Tw (請先閲讀背面之注意事項再填寫本頁) 如上所述,根據本發明之第2種半導體裝置之製造方法, 在作爲引線框之半導體晶片搭載用基板的晶粒墊5之兩面分 別搭載元件形成面之面積不同的半導體晶片1&、ib,其中 半導體晶片la較半導體晶片lb之元件形成面爲大,然後在 具有用以注入封閉樹脂的注入用澆口丨3之樹脂封閉用金屬 模15上固定引線框4,再以樹脂封閉半導體晶片"、^而 形成,包含以下三個步驟: (a) 在晶粒墊5的兩面分別搭載半導體晶片la、ib,使得 兩者成對向; (b) 在半導體晶片丨b之周邊,形成作爲流量平衡部的絕緣 部,使得步驟(c)中當注入封閉樹脂時,流過半導體晶片la 、lb附近之封閉樹脂的流量約相同; • 21 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) J02764 五、發明説明(l9) (c)除了搭載上述半導體晶片〗a、lb之外,將形成有絕 緣部1 6的引線框4固定於樹脂封閉用金屬模丨5,然後由注 入用澆口 13注入封閉樹脂。 根據上述方法,較佳者係將絕緣部16之形狀作成其與半 導體晶片ib合在一起後的形狀與半導體晶片la之形狀約略 相同。 根據上述構造’藉由至少在元件形成面之面積小者的第2 半導體晶片lb之周邊設置作爲流量平衡部的絕緣部16,使 得流過各半導體晶片附近之封閉樹脂的流量(體積)約相同 。因此,在樹脂封閉的工程中,可抑制由於作爲半導體晶 片搭載用基板的晶粒墊5失去平衡而在厚度方向發生變位之 情況。 因此,即使在半導體晶片搭载用基板之兩面,分別搭載 元件形成面之面積不同的半導體晶片而進行樹脂封閉^情 況’亦可避免由料導體晶片搭載用基板之變位而造成之 ’例如半導體晶片冑出於封裝外部的情況。結果,不但 避免裝置產量之下降’且對於各種晶片尺寸之組合’均可 獲得高品質之雙晶片單一封裝的半導體裝置。 經濟部中央標丰局負工消費合作社印掣 此外,上述第2種半導體裝置之製造方法,尚包含如 的實施例3所述的步驟:將用以支持晶粒墊5之支 6與兩上者述^導體^la、lb之電極^被電性連接之内幻線 此外,上述第2種半導體裝置的製造方法,另包含如 的實施例3所述的步驟:在晶㈣5上未搭載有半導體晶片 -22- 本紙張尺度適财_家縣(⑽)—A4規格(別趣公楚可 經濟部中央標準局員工消費合作社印装 402764 五、發明説明(2〇 ) 之區域的一部份,形成一個切入上述晶粒墊5内侧的凹部5 a。 [實旖例3 ] 以下利用圖6與圖7説明本發明之其他實施例。爲了便於 説明之故’與實施例1或實施例2之圖式之元件具有相同功 能者採用相同的號碼,並省略其説明。根據本實施例,在 實施例1或實施例2所使用的半導體裝置之支持引線8與内 引線6透過支持引線固定用黏接板17(固定部)而固定。 黏接板17係在聚酿亞胺系基材上形成熱硬化性等之聚酿 亞胺系樹脂層(黏接材層)’上述黏接材層係在内引線6之— 面藉由熱壓焊接及其後之處理而黏接上去。 利用此種構造,當封閉樹脂1 1注入時,由支持引線8所 支持的晶粒塾5在厚度方向的變位更確實地被抑制。實際上 ’當封閉樹脂1 1由注入位置A注入之際,晶粒墊5的變位量 相較於實施例1的情況較小。因此,可確實獲得實施例1或 實施例2所述的效果。 此外,根據本實施例,爲了改善封閉樹脂u的流動,可 在晶粒墊5的一部份,形成切入晶粒墊5之内侧的凹部5a, 該凹部5a不會進入搭載半導體晶片la、lb的區域。因此, 注入樹脂封閉用金屬膜丨5之封閉樹脂丨丨透過上述凹部5&而 輕易地浸透至金屬模内部整體,因而封閉樹脂11注入時產 生的氣泡缺陷殘存於成爲注入時的死角之部份的可能性變 低。因此,此種情況下可得到可靠性高、更安定的半導體 裝置。 再者,由於封閉樹脂11透過上述凹部5&可輕易地浸透至 -23- 本紙張尺度適用巾關家料(CNS ) A4^ ( 2Ι〇Χ297公釐) " ^^1 - ! m I n m ^^11*^1^1 m 111 ^^1 IK ^^1 J$ (請先閲讀背面之注意事項再填寫本頁) 402764 at -- —__B7 五、發明説明(21 ) — 金屬模内部整體,因而即使晶粒塾5係以,舉例而言,42 合金框等與封閉樹脂1 1之密接性不佳的金屬所形成,亦可 使晶粒墊5與封閉樹脂11確實地密接。因此,可抑制當半 導體裝置安裝於基板之際可能發±的晶粒替5與封閉樹脂 1 1間之剝離,或甚至是龜裂的情況。 如上所述,本發明之半導體裝置的製造方法中,在前述 的第1種與第2種半導體裝置的製造方法之外,再加上—個 將以下兩者固定的步驟:用以支持晶粒墊5的支持引線8 ; 及上述半導體晶片1a、lb之電極墊2a、2b被電性連接的内 引線6。 根據上述方法’支持引線8與内引線6被固定。因此,當 封閉樹脂1 1注入時,由支持引線8所支持的晶粒墊5在厚度 方向的變位更確實地被抑制。 此外’本發明之半導體裝置的製造方法中,在前述的第1 種與第2種半導體裝置的製造方法之外,再加上一個在晶粒 整5上之半導體晶片的非搭載區域之一部份,形成一個切入 上述晶粒塾5内侧的凹部5a的步驟。 經濟部中央標準局員工消費合作社印製 • I I I I I I I 良 I I I I I —. 丁 ,τ ·_ f請先閱讀背面之注意事項再填寫本頁j 根據上述方法,由於在晶粒墊5上之半導體晶片的非搭載 區域形成有凹部5a,因此注入樹脂封閉用金屬膜15之封閉 樹脂11透過上述凹部5a而輕易地浸透至金屬模内部整體。 換言之’藉由設置上述凹部5a,舉例而言,封閉樹脂11被 注入至成爲注入用澆口13之死角的部份。藉此,氣泡缺陷 不會殘存於成爲注入用澆口丨3之死角之部份,故可得到可 靠性高、更安定的半導體裝置。 -24- 本紙張尺度通用中國國家榡準(CNS ) A4規格(210X 297公釐) 402764 A7 B7 五、發明説明(22 經濟部中央標準局—工消費合作社印裝 根據本發明的第1種半導體裝置,在引線框之半導體晶片 搭載用基板的兩面分別搭載元件形成面之面積不同的半導 體晶片’然後在具有用以注入至少封閉樹脂的注入靜口 之樹脂封閉用金屬模上^引線框,再以樹脂封閉各導 體晶片而形成的半導體裝置,其特徵在於:至少元件形成 面之面積小的半導體晶片係搭載於上述半導體晶片搭載用 基板表面或背面之注入用澆口側,而非中央部。 根據上述構造,在半導體晶片搭載用基板之兩面分別搭 載半導體晶片,對這些半導體晶片加以樹脂封閉而構成^ 導體裝置。 其中,由於至少元件形成面之面積小的半導體晶片並非 搭載於上述半導體晶片搭載用基板表面或背面之中央部, 而係搭載於樹脂封閉用金屬膜之封閉樹脂注入用澆口側, 故當引線框固定於此樹脂封閉用金屬膜進行樹脂封閉之際 ,在注入用澆口附近加於半導體晶片搭載用基板兩面的應 力之不均變得更]"結果,半導體晶片搭載用基板之厚 度方向的變位亦可被抑制。 因此,即使在半導體晶片搭載用基板之兩面分別搭載元 件形成面之面積不同的半導體晶片,而進行樹脂封閉,亦 可避免由於半導體晶片搭載用基板的變位所造成之,例如 半導體03片露出於封裝外部的情況。結果,不但可避免裝 之產量的下降,且對於各種晶片尺寸之組合,均可獲得 高品質的雙晶片單一封裝之半導體裝置。 根據本發明之第2種半導體裝置,係如第丨種半導體 (請先閲讀背面之注意事項再填寫本頁〕 裝_ -訂 • i^n Bn fn
L. -25-又.4 祕(2,0x^FT 蛵滴部中央標準局負工消費合作社印聚 _402764 五、發明説明(23) 的構成,其中將各半導體晶片搭載成滿足:某一半導體晶 片的四邊之中,至少一邊與另一半導體晶片的四邊之中的 一邊夾著半導體晶片搭載用基板而成約略對向。 根據上述構成,較之第1種半導體裝置之構成的情況,在 江入用澆口的附近加在半導體晶片搭載用基板兩面的應力 之不均一的情況更加變小,結果,半導體晶片搭載用基板 在厚度方向的變位更被抑制。因此可確實獲得前述第i種半 導體裝置之構成所帶來的效果。 本發明的第3種半導體裝置,在第〖或第2種半導體裝置 的構成中,在半導體晶片搭載用基板表面或背面之至少元 件形成面之面積小者的半導體晶片之周邊的一部份,設置 流量平衡部,使得流過各半導體晶片附近之封閉樹脂的流 量約相同。_ 根據上述構成,在樹脂封閉的工程中,可抑制半導體晶 片搭載用基板失去平衡而在厚度方向發生變位的情況。因 此’可確實地獲得本發明之^或第2種半導體裝置的 所帶來的效果。
此外,各半導體晶片之電極墊藉由像是金導線等之焊接 導線可與引線框之内引線成電性連接。尤其,搭載元件形 成面之面積小的半導體晶片的情況,焊接導線比較長。= 果,有可能造成此烊料線與上述半導體晶片或了 片搭載用基板之緣部接觸,而發生短路。 W 不過’根據上述構成,舉例而言’可在上述半導體 (周邊設置由絕緣體構成的流量平衡部,以避免由於J接 --------黎— -·_ (請先聞讀背面之注意事項再填寫本頁) 訂 m I- I · -26- 經濟部中央標隼局員工消費合作社印製 402764 五、發明説明(24) 導線與上述半導體晶片或半導體晶片搭載用基板之緣部的 接觸。如此,可確實地避免起因於上述短路造成之裝置產 量的降低。 根據本發明之第4種半導體裝置,在引線框之半導體晶片 搭載用基板的兩面分別搭載元件形成面之面積不同的半導 趙晶片,然後在至少具有用以注入封閉樹脂的注入用澆口 之樹脂封閉用金屬模上固定引線框,再以樹脂封閉各半導 體晶片而形成。其特徵在於:在半導體晶片搭载用基板表 面或背面之至少元件形成面之面積小者的半導體晶片之周 邊,設置流量平衡邵,使得流過各半導體晶片附近之封閉 樹脂的流量約相同。 根據上述構成,在半導體晶片搭載用基板之兩面分別搭 載半導體晶片,然後對這些半導體晶片進行樹脂封閉而構 成半導體裝置。 此處藉由至少在元件形成面之面積較小者之半導體晶片 周邊設流量平衡構件,使得流過各半導體晶片附近之密封 樹脂之流量(體積)成爲約略相同的程度。藉此,在樹脂封 閉的工程中’可抑制半導體晶片搭載用基板失去平衡而在 厚度方向發生變位的情況。 因此,即使在半導體晶片搭載用基板之兩面分別搭載元 件形成面之面積不同的半導體晶片而進行樹脂封閉,亦可 避免由於半導體晶片择 D戰用基板的變位所造成之,例如半 導體晶片露出於封裝外部的情沉 、 n,兄。結果,不但可避免裝置 I產量的下降,且對於各種晶片、 分裡to片尺寸<組合,均可獲得高 mf --- -- m m UK - an ^^1 , . (請先閱讀背面之注意事項再填寫本頁) 40276^ 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(25 ) ' 品質的雙晶片單一封裝之半導體裝置。 本發明之第5種半導體裝置,係在本發明之第】至第4種 導體裝置其中之-的構成之外,另設有固定部,用以固 定:支持引線,支持上述半導體晶片搭載用基板用;及内 引線,使上述半導體晶片之電極墊被電性連接。 根據上述構成’支持引線與内引線透過固定部而被固定 因此,當封閉樹脂注入時,更可確實地抑制支持引線所 支持的半導體晶片搭載用基板在厚度方向之變位。結果, 更可確實地獲得上述第丨至第4種構成之半導體裝 置所帶來 的效果。 、本發明之第6種半導體裝置,係在本發明之第丨至第5種 半導體裝置其中之一的構成之外,另在半導體晶片搭載用 基板之半導體晶片的非搭載區域之一部份,形成一個切入 上述半導體晶片搭載用基板内侧的凹部。 根據上述構成,由於在半導體晶片搭載用基板之半導體 晶片的非搭載區域形成有凹部,因此注入樹脂封閉用金屬 膜之封閉樹脂透過上述凹部而輕易地浸透至金屬模内部整 體。換言之’藉由設置上述凹部,舉例而言,封閉樹脂被 注入至成爲注入用澆口之死角的部份。藉此,氣泡缺陷不 會殘存於成爲注入用洗口之死角之部份,故可得到可靠性 高、更安定的半導體裝置。 在發明詳細説明中所提出之具體的實施態樣或實施例僅 爲了易於説明本發明之技術内容,而並非將本發明狹義地 限制於該實施例,在不超出本發明之精神及以下之申請專 利範圍之情況,可作種種變化實施。 _ ·28· mzof 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐) --------$— « I (請先閱讀背面之注意事項再填寫本頁) 訂

Claims (1)

  1. 402764 申請專利範圍 卜種半導體裝置之製造方法’其特徵在於:係在料框 之半導體晶片搭載用I板的兩面分別搭載元件形成面之 面積不同的第1與第2半導體晶片,其中第丨半導體晶片 較第2半導體晶片之元件形成面爲大,然後在具有用以 汪入封閉樹脂的注入用澆口之樹脂封閉用金屬模上固定 引線框,再以樹脂封閉第i與第2半導體晶片而形 含以下三個步驟: 在半導體晶片搭載用基板的兩面分別搭載第1與 第2半導體晶片,使得當在樹脂封閉用金屬模上固定引 線框時,配置於注入用洗口之第!與第2半導體晶片兩 者之第1側面的距離較之第丨與第2半導體晶片分別搭載 T 於半導體晶片搭載用基板的中央之情沉,兩者之澆口 侧之侧面的距離爲近; (b) 將上述引線框固定於樹脂封閉用金屬模,使得第 1與第2半導體晶片之第1側面配屬於注入用洗口側; (c) 由注入用澆口注入封閉樹脂。 2. 如申請專利範圍第1項所述的半導體裝置之製造方法, 其中在步驟(a)將第i半導體晶片搭載於半導體晶片搭載 用基板的中央部’且爲使得在樹脂封閉用金屬膜上固定 引線框時,第2半導體晶片之第丨侧面靠近上述注入用澆 口侧,將上述第2半導體晶片搭載於偏離半導體晶片搭 載用基板之中央部之處。 3. 如申請專利範圍第1項所述的半導體裝置之製造方法, 其中在步驟(a)將各半導體晶片分別搭載於半導體晶片 -29 I紙張尺度適用 402764 ------申請專利範圍 A8 B8 C8 D8 經濟部十央標準局貞工消旁合作社印製
    荅載用基板,使得滿足:第〗與第2半導體晶片兩者之第 1側面係夾著半導體晶片搭載用基板約略成對向。 4. 如申請專利範圍第i項所述的半導體裝置之製造方法, 其中尚包含形成流量平衡部之步驟,使得在步驟(4當 注入封閉樹脂時,流過第1與第2半導體晶片附近之封閉 樹脂的流量約略相.同。 5. 如申請專利範圍第4項所述的半導體裝置之製造方法, 其中該流量平衡部的材料爲絕緣材料。 6. 如申請專利範圍第4項所述的半導體裝置之製造方法, 其中該流量平衡部之形狀滿足:第2半導體晶片與流量 平衡部合在一起的形狀與第丨半導體晶片約略相同。 7. 如申請專利範圍第j項所述的半導體裝置之製造方法, 其中尚包含將以下兩者固定的步驟:支持引線,用以支 持上述半導體晶片搭載用基板;内引線,使上述第!與 第2半導體晶片之電極整電性連接。 8. 如申請專利範圍第1項所述的半導體裝置之製造方法, 其中尚包含以下步驟:在上述半導體晶片搭載用基板上 未搭載有第1與第2半導體晶片之區域的一部份,形成一 個切入上述半導體晶片搭載用基板内侧的凹部。 9· 一種半導體裝置之製造方法,其特徵在於:係在引線框 之半導體晶片搭載用基板的兩面分別搭載元件形成面之 面積不同的第1與第2半導體晶片,其中第1半導體晶片 較第2半導體晶片之元件形成面爲大,然後在具有用以 注入封閉樹脂的注入用澆口之樹脂封閉用金屬模上固定 -30- 本紙張尺度適用中國國家襟準(CNS ) A4%格(2I0X 297公釐 ----------- ά II * (請先閲讀背面之注意事項再填寫本頁) ITΜ--------- 1 I II 402764 A8 B8 C8 D8 經濟部中央棣準局員工消費合作社印製 六、申請專利範圍 引線框’再以樹脂封閉第1與第2半導體晶片而形成,包 含以下三個步驟: (a) 將第1與第2半導體晶片搭載成兩者係失著半導體 晶片搭載用基板成對向; (b) 在第2半導體晶片之周邊形成使封閉樹脂之流量 能夠取得平衡的流量平衡部,其作用爲:在步驟〇)當 注入封閉樹脂時,使得流過第1與第2半導體晶片附近 之封閉樹脂的流量約略相同; (c) 除了搭載上述第1與第2半導體晶片之外,將形成 有流量平衡部的引線框固定於樹脂封閉用金屬模,然 後由注入用洗口注入封閉樹脂。 10. 如申請專利範園第9項所述的半導體裝置之製造方法, 其中尚包含將以下兩者固定的步驟:支持引線,用以支 持上述半導趙晶片搭載用基板;内引線,使上述第1與 第2半導體晶片之電極誓電性連接。 11. 如申請專利範圍第1 0項所述的半導體裝置之製造方法, 其中尚包含以下步驟:在上述半導體晶片搭載用基板上 未搭載有第1與第2半導體晶片之區域的一部份,形成— 個切入上述半導體晶片搭載用基板内側的凹部。 12‘一種根據申請專利範圍第1項之方法製造的半導體裝置。 13. —種根據申請專利範園第9項之方法製造的半導體裝置。 14. 一種半導體裝置,在引線框之半導體晶片搭載用基板的 兩面分別搭載元件形成面之面積不同的半導體晶片,然 後在至少具有用以注入封閉樹脂的注入用澆口之樹脂封 31 - 私紙張尺度適用中國國家標準(CNS ) 格(210X297公嫠_ n I In n n —l· I I I n - -- I i I—— (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局員工消費合作社印製 A8 B8 C8 D8 、申請專利範圍 閉用金屬模上固定引線框,再以樹脂封閉各半導體$ 而形成’其中至少元件形成面之面積小的丰擎體g片 搭載於上述半導體晶片搭載用基板表面或背面之^近上 述注入用洗口側的位置,而非中央部。 15.如申請專利範圍第14項所述的半導體裝置,其中之_半 導體晶片的四邊之中,至少一邊與另一半導體晶片的 邊之中的一邊失著半導體晶片搭載用基板而成約略對向。 I6·如申請專利範園第14項所述的半導體裝置,其中在半導 趙晶片搭載用基板表面或背面之至少元件形成面之面積 小的半導體晶片之周邊的一部份,設置使封閉樹脂之流 量能夠取得平衡的流量平衡部,以使流過各半導體晶片 附近之封閉樹脂的流量約略相同。 17, 一種半導體裝置,其特徵在於:在引線框之半導體晶片搭 載用基板的兩面分別搭載元件形成面之面積不同^半^ 體晶片’然後在至少具有用以注入封閉樹脂的注入用澆 口之樹脂封閉用金屬模上固定引線框,再以樹脂封閉各 半導體晶片而形成, 該半導體裝置設有使上述封閉樹脂之流量能夠取得 平衡的流量平衡部’以使得在半導體晶片搭載用基板 表面或背面之至少元件形成面之面積小的半導體晶片 之周邊,流過各半導體晶片附近的封閉樹脂之流量約 略相同。 18. 如申請專利範固第14項所述的半導體裝置,其中設有一 固定部,用以时以下兩者··支持引線,用以支持上述 -32- 本紙張肅用中國國家榡準(cns ) Λ4%^(210χ^—7 C請先閲讀背面之注#^¾再填寫本頁j 裝. -.IT. 402764 A8 B8 C8 D8 申請專利範圍 半導體晶片搭載用基板;内引線,使上述半導體晶片之 電極墊電性連接。 19. 如申請專利範圍第17項所述的半導體裝置,其中設有一 固定部,用以固定以下兩者:支持引線,用以支持上述 半導體晶片搭載用基板;内引線,使上述半導體晶片之 電極替電性連接。 20. 如申請專利範圍第14項所述的半導體裝置,其中在上述 半導體晶片搭載用基板上未搭載有半導體晶片之區域的 一部份,形成一個切入上述半導體晶片搭載用基板内側 的凹部。 21. 如申請專利範圍第17項所述的半導體裝置,其中在上述 半導體晶片搭載用基板上未搭載有半導體晶片之區域的 一部份,形成一個切入上述半導體晶片搭載用基板内侧 的凹部。 請 閲 背 面 之 注 項 再 填 頁 經濟部中央標準局貝工消費合作社印裝 -33- ___— —____________ ❹穸 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐, ~ '~
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247589A (zh) * 2012-02-08 2013-08-14 三星电子株式会社 半导体封装件和制造半导体封装件的方法

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム,樹脂封止型半導体装置及びその製造方法
JPH11274196A (ja) * 1998-03-26 1999-10-08 Seiko Epson Corp 半導体装置の製造方法およびモールドシステム並びに半導体装置
JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
WO2000022676A1 (fr) * 1998-10-14 2000-04-20 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication dudit dispositif
JP3828673B2 (ja) * 1999-02-23 2006-10-04 ローム株式会社 半導体装置
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
TW497376B (en) * 1999-05-14 2002-08-01 Siliconware Precision Industries Co Ltd Dual-die semiconductor package using lead as die pad
KR100297451B1 (ko) * 1999-07-06 2001-11-01 윤종용 반도체 패키지 및 그의 제조 방법
US6355980B1 (en) * 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
JP2001077301A (ja) 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP3768744B2 (ja) * 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2001110981A (ja) * 1999-10-14 2001-04-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
JP3813788B2 (ja) * 2000-04-14 2006-08-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
KR100379600B1 (ko) * 2000-08-14 2003-04-10 삼성전자주식회사 듀얼 칩 패키지의 제조 방법
KR100731007B1 (ko) * 2001-01-15 2007-06-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US6858922B2 (en) * 2001-01-19 2005-02-22 International Rectifier Corporation Back-to-back connected power semiconductor device package
JP4571320B2 (ja) * 2001-02-02 2010-10-27 Okiセミコンダクタ株式会社 半導体チップパッケージ
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
TW479339B (en) * 2001-03-01 2002-03-11 Advanced Semiconductor Eng Package structure of dual die stack
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
KR100415281B1 (ko) * 2001-06-29 2004-01-16 삼성전자주식회사 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
JP4157715B2 (ja) * 2002-03-20 2008-10-01 富士通株式会社 半導体装置の製造方法
JP3576146B2 (ja) * 2002-04-05 2004-10-13 沖電気工業株式会社 半導体装置
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7382043B2 (en) * 2002-09-25 2008-06-03 Maxwell Technologies, Inc. Method and apparatus for shielding an integrated circuit from radiation
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6833628B2 (en) * 2002-12-17 2004-12-21 Delphi Technologies, Inc. Mutli-chip module
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
JP3718205B2 (ja) * 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
US7191516B2 (en) 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
US6933223B1 (en) 2004-04-15 2005-08-23 National Semiconductor Corporation Ultra-low loop wire bonding
US7816182B2 (en) * 2004-11-30 2010-10-19 Stmicroelectronics Asia Pacific Pte. Ltd. Simplified multichip packaging and package design
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
TW200840000A (en) * 2007-03-16 2008-10-01 Advanced Semiconductor Eng Multi-chip package with a single die pad
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
US8203214B2 (en) * 2007-06-27 2012-06-19 Stats Chippac Ltd. Integrated circuit package in package system with adhesiveless package attach
JP5275019B2 (ja) 2008-12-26 2013-08-28 株式会社東芝 半導体装置
JP2010258289A (ja) * 2009-04-27 2010-11-11 Sanyo Electric Co Ltd 半導体装置の製造方法
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8575739B2 (en) * 2011-05-06 2013-11-05 Sandisk Technologies Inc. Col-based semiconductor package including electrical connections through a single layer leadframe
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8698291B2 (en) 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US8803302B2 (en) * 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
US10872848B2 (en) * 2018-10-25 2020-12-22 Infineon Technologies Ag Semiconductor package with leadframe interconnection structure
US11088055B2 (en) * 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
US11862540B2 (en) 2020-03-06 2024-01-02 Stmicroelectronics Sdn Bhd Mold flow balancing for a matrix leadframe

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP2548625B2 (ja) * 1990-08-27 1996-10-30 シャープ株式会社 半導体装置の製造方法
JP2843464B2 (ja) * 1992-09-01 1999-01-06 シャープ株式会社 固体撮像装置
JPH0730051A (ja) * 1993-07-09 1995-01-31 Fujitsu Ltd 半導体装置
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
JPH0846136A (ja) * 1994-07-26 1996-02-16 Fujitsu Ltd 半導体装置
JP2972096B2 (ja) * 1994-11-25 1999-11-08 シャープ株式会社 樹脂封止型半導体装置
JP3131358B2 (ja) * 1994-11-30 2001-01-31 シャープ株式会社 半導体装置製造用治具及び半導体装置の製造方法
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
US5719436A (en) * 1995-03-13 1998-02-17 Intel Corporation Package housing multiple semiconductor dies
KR100192180B1 (ko) * 1996-03-06 1999-06-15 김영환 멀티-레이어 버텀 리드 패키지
US5814881A (en) * 1996-12-20 1998-09-29 Lsi Logic Corporation Stacked integrated chip package and method of making same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247589A (zh) * 2012-02-08 2013-08-14 三星电子株式会社 半导体封装件和制造半导体封装件的方法

Also Published As

Publication number Publication date
KR19990013833A (ko) 1999-02-25
US6118184A (en) 2000-09-12
KR100288385B1 (ko) 2001-05-02
JPH1140738A (ja) 1999-02-12
JP3359846B2 (ja) 2002-12-24

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