JPH0513665A - Tabチツプ実装方法 - Google Patents
Tabチツプ実装方法Info
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- JPH0513665A JPH0513665A JP18349891A JP18349891A JPH0513665A JP H0513665 A JPH0513665 A JP H0513665A JP 18349891 A JP18349891 A JP 18349891A JP 18349891 A JP18349891 A JP 18349891A JP H0513665 A JPH0513665 A JP H0513665A
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- chip
- bumps
- chips
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 プリント基板上でのTABチップの実装率を
向上する。 【構成】 TABチップ2a,2aを上下に重ね合せて
プリント基板1上に実装することにより、チップ2aの
プリント基板1上での実装率を向上する。
向上する。 【構成】 TABチップ2a,2aを上下に重ね合せて
プリント基板1上に実装することにより、チップ2aの
プリント基板1上での実装率を向上する。
Description
【0001】
【産業上の利用分野】本発明はパッケージに関し、特に
TABチップの実装方法に関する。
TABチップの実装方法に関する。
【0002】
【従来の技術】従来、TABチップの実装方法に関して
は図2に示すように、TABチップ2をプリント基板1
上に並列に置き、チップ2のバンプ3をプリント基板1
に半田4により接続する方法であった。
は図2に示すように、TABチップ2をプリント基板1
上に並列に置き、チップ2のバンプ3をプリント基板1
に半田4により接続する方法であった。
【0003】
【発明が解決しようとする課題】この従来の実装方法
は、TABチップを並列に実装するため、実装面積が広
く必要であるという問題点があった。
は、TABチップを並列に実装するため、実装面積が広
く必要であるという問題点があった。
【0004】本発明の目的は、前記課題を解決したTA
Bチップ実装方法を提供することにある。
Bチップ実装方法を提供することにある。
【0005】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るTABチップ実装方法においては、少
なくとも2個のTABチップを上下に重ね合せ、これら
をプリント基板上に実装するものである。
め、本発明に係るTABチップ実装方法においては、少
なくとも2個のTABチップを上下に重ね合せ、これら
をプリント基板上に実装するものである。
【0006】また、前記2個のTABチップは、バンプ
が設けられていない端面同士を突き合せ、TABチップ
積層体の上下端面にバンプを配置して重ね合せるもので
ある。
が設けられていない端面同士を突き合せ、TABチップ
積層体の上下端面にバンプを配置して重ね合せるもので
ある。
【0007】
【作用】本発明では、TABチップを上下方向に重ね合
せて実装することにより、横方向の寸法を縮小させたも
のである。
せて実装することにより、横方向の寸法を縮小させたも
のである。
【0008】
【実施例】以下、本発明の一実施例を図により説明す
る。
る。
【0009】図1は、本発明の一実施例を示す図であ
る。図1において、本実施例では、少なくとも2個のT
ABチップ2a,2aは、バンプ3が設けられていない
端面同士を突き合せて接着剤7で接合し、TABチップ
積層体2の上下端面にバンプ3を配置して重ね合せる。
る。図1において、本実施例では、少なくとも2個のT
ABチップ2a,2aは、バンプ3が設けられていない
端面同士を突き合せて接着剤7で接合し、TABチップ
積層体2の上下端面にバンプ3を配置して重ね合せる。
【0010】次いで、下段のTABチップ2aのバンプ
3をプリント基板1に半田4で接合させる。
3をプリント基板1に半田4で接合させる。
【0011】一方、上段のTABチップ2aのバンプ3
にはワイヤーリード6の一端を接合し、ワイヤーリード
6の他端を、プリント基板1のパッドに接合することに
より、実装を完了させる。
にはワイヤーリード6の一端を接合し、ワイヤーリード
6の他端を、プリント基板1のパッドに接合することに
より、実装を完了させる。
【0012】
【発明の効果】以上説明したように本発明は、TABチ
ップを上下に重ね合わせることにより、プリント基板上
での実装率を向上できるとともに、プリント基板上での
TABチップ実装面積を実質的に縮小できる。
ップを上下に重ね合わせることにより、プリント基板上
での実装率を向上できるとともに、プリント基板上での
TABチップ実装面積を実質的に縮小できる。
【図1】本発明の一実施例を示す図である。
【図2】従来例を示す図である。
1 プリント基板
2 TABチップ積層体
2a TABチップ
3 バンプ
4 半田
5 パッド
6 ワイヤーリード
7 接着剤
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所
H05K 1/18 S 6736−4E
Claims (2)
- 【請求項1】 少なくとも2個のTABチップを上下に
重ね合せ、これらをプリント基板上に実装することを特
徴とするTABチップ実装方法。 - 【請求項2】 前記2個のTABチップは、バンプが設
けられていない端面同士を突き合せ、TABチップ積層
体の上下端面にバンプを配置して重ね合せることを特徴
とする請求項1に記載のTABチップ実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18349891A JPH0513665A (ja) | 1991-06-28 | 1991-06-28 | Tabチツプ実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18349891A JPH0513665A (ja) | 1991-06-28 | 1991-06-28 | Tabチツプ実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0513665A true JPH0513665A (ja) | 1993-01-22 |
Family
ID=16136878
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18349891A Pending JPH0513665A (ja) | 1991-06-28 | 1991-06-28 | Tabチツプ実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0513665A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7485490B2 (en) | 2001-03-09 | 2009-02-03 | Amkor Technology, Inc. | Method of forming a stacked semiconductor package |
US9768124B2 (en) | 2007-02-21 | 2017-09-19 | Amkor Technology, Inc. | Semiconductor package in package |
-
1991
- 1991-06-28 JP JP18349891A patent/JPH0513665A/ja active Pending
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US7998792B2 (en) | 2001-06-21 | 2011-08-16 | Round Rock Research, Llc | Semiconductor device assemblies, electronic devices including the same and assembly methods |
US7999378B2 (en) | 2001-06-21 | 2011-08-16 | Round Rock Research, Llc | Semiconductor devices including semiconductor dice in laterally offset stacked arrangement |
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