KR20230024224A - 반도체 디바이스들 및 반도체 디바이스들을 제조하는 방법들 - Google Patents

반도체 디바이스들 및 반도체 디바이스들을 제조하는 방법들 Download PDF

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KR20230024224A
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숀 바워스
요시오 마츠다
전형일
김병진
김기정
배재민
이승우
손용호
미키 나카시마
카즈아키 나가사와
신고 나카무라
소피 올슨
김진영
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앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
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Abstract

일 예에서, 전자 디바이스는 베이스를 포함하는 제1 기판, 제1 기판 위에 있고 상단 측면 및 하단 측면, 상단 측면 상의 제1 단자 및 제2 단자, 및 하단 측면 상의 제3 단자를 포함하는 전자 구성요소를 포함하며, 제3 단자는 제1 기판과 결합된다. 전자 디바이스는 전자 구성요소 위에 있는 제2 기판, 및 제1 기판 위에 있고, 전자 구성요소의 측방 측면과 접촉하고 제2 기판과 접촉하는 봉지재를 더 포함한다. 제1 리드는 제1 기판의 베이스와 결합되고 이 위에 연장되고, 제2 기판의 제2 리드는 전자 구성요소의 제1 단자에 결합되고, 제1 리드 및 제2 리드는 봉지재의 상단 측면으로부터 노출된다. 다른 예들 및 관련 방법들이 또한 본원에 개시된다.

Description

반도체 디바이스들 및 반도체 디바이스들을 제조하는 방법들{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
관련 출원들에 대한 상호 참조
본 출원은 2020년 10월 13일에 출원되고 발명의 명칭이 "Innovative Chip Scale Power Transistor Packaging"인 US 출원 제63/091,021호(사건 번호 CK-032PR)의 혜택을 주장하는 2020년 10월 13일에 출원된(계류 중인) US 출원 제17/069,513호(사건 번호 CK-032)의 일부 계속 출원이다. 본 출원은 2021년 3월 26일에 출원된 US 출원 제63/166,806호(사건 번호 CK-032-1PPR)의 혜택을 주장하고 또한 2020년 10월 13일에 출원된 US 출원 제63/091,021호(사건 번호 CK-032PR)의 혜택을 주장한다. 출원 제17/069,513호, 출원 제63/091,021호, 및 출원 제63/166,806호는 이로써 전체적으로 참조로 원용된다.
기술 분야
본 개시는 일반적으로, 전자 디바이스들에 관한 것으로, 더 상세하게는, 반도체 디바이스들 및 반도체 디바이스들을 제조하기 위한 방법들에 관한 것이다.
이전 반도체 패키지들 및 반도체 패키지들을 형성하기 위한 방법들은 불완전하여, 예를 들어 초과 비용, 감소된 신뢰성, 비교적 낮은 성능, 또는 너무 큰 패키지 크기들을 만들어 낸다. 종래의 전통적인 접근법의 추가 제한들 및 단점들은 본 개시와 그러한 접근법들의 비교 및 도면들에 대한 참조를 통해, 통상의 기술자에게 분명해질 것이다.
도 1은 예시적인 전자 디바이스의 단면도를 도시한다.
도 2a 내지 도 2j는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다.
도 3a 내지 도 3b는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다.
도 4는 예시적인 전자 디바이스의 단면도를 도시한다.
도 5는 예시적인 전자 디바이스의 단면도를 도시한다.
도 6은 예시적인 전자 디바이스의 단면도를 도시한다.
도 7a 내지 도 7h는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다.
도 8은 예시적인 전자 디바이스의 단면도를 도시한다.
도 9a 내지 도 9j는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다.
도 10은 예시적인 전자 디바이스의 단면도를 도시한다.
도 11a 내지 도 11k는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다.
도 12는 예시적인 전자 디바이스의 단면도를 도시한다.
도 13은 예시적인 모듈 디바이스의 단면도를 도시한다.
도 14a 내지 도 14e는 예시적인 리드 프레임 큐브를 제조하기 위한 예시적인 방법의 단면도들을 도시한다.
도 15a 내지 도 15d는 예시적인 전자 디바이스의 단면도, 상단 평면도, 하단 평면도, 및 X-선 상단 평면도를 도시한다.
도 16a 내지 도 16g는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들을 도시한다.
도 17a 내지 도 17d는 예시적인 전자 디바이스의 단면도, 상단 평면도, 하단 평면도, 및 X-선 상단 평면도를 도시한다.
도 18a 내지 도 18g는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들을 도시한다.
도 19는 예시적인 전자 디바이스의 단면도를 도시한다.
도 20a 내지 도 20d는 예시적인 전자 디바이스의 단면도, 상단 평면도, 하단 평면도, 및 X-선 상단 평면도를 도시한다.
도 21a 내지 도 21g는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들을 도시한다.
도 22a 내지 도 22b는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들 또는 상단 평면도를 도시한다.
도 23a 내지 도 23b는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법의 단면도들 또는 상단 평면도를 도시한다.
도 24는 예시적인 전자 디바이스의 단면도를 도시한다.
이하의 논의는 반도체 디바이스들 및 반도체 디바이스들을 제조하는 방법들의 다양한 예들을 제공한다. 그러한 예들은 비제한적이고, 첨부된 청구항들의 범위는 개시되는 특정 예들에 제한되지 않아야 한다. 이하의 논의에서, 용어들 "예" 및 "예를 들어"는 비제한적이다.
도면들은 일반적인 구성 방식을 도시하고, 널리 공지된 특징들 및 기술들의 설명들 및 상세들은 본 개시를 불 필요하게 모호하게 하는 것을 회피하기 위해 생략될 수 있다. 게다가, 도면 도해들의 요소들은 반드시 축척에 따라 도시되는 것은 아니다. 예를 들어, 도면들 내의 요소들의 일부의 치수들은 본 개시에 논의되는 예들의 이해를 개선하는 것을 돕기 위해 다른 요소들에 비해 과장될 수 있다. 상이한 도면들 내의 동일한 참조 번호들은 동일한 요소들을 나타낸다.
용어 "또는"은 "또는"에 의해 연결된 리스트 내의 아이템들 중 임의의 하나 이상을 의미한다. 일 예로서, "x 또는 y"는 3-요소 세트{(x), (y), (x, y)}의 임의의 요소를 의미한다. 다른 예로서, "x, y, 또는 z"는 7-요소 세트{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}의 임의의 요소를 의미한다.
용어들 "구성한다", "구성하는", "포함한다", 또는 "포함하는"은 "개방형" 용어들이고 진술된 특징들의 존재를 지정하지만, 하나 이상의 다른 특징의 존재 또는 추가를 배제하지 않는다. 용어들 "제1", "제2" 등은 다양한 요소들을 설명하기 위해 본원에 사용될 수 있고, 이들 요소들은 이들 용어들에 의해 제한되지 않아야 한다. 이들 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 본 개시에서 논의되는 제1 요소는 본 개시의 교시들로부터 벗어나지 않고 제2 요소로 칭해질 수 있다.
달리 지정되지 않는 한, 용어 "결합된"은 서로 직접 접촉하는 2개의 요소를 설명하거나 하나 이상의 다른 요소에 의해 간접 연결된 2개의 요소를 설명하기 위해 사용될 수 있다. 예를 들어, 요소(A)가 요소(B)에 결합되면, 이때 요소(A)는 요소(B)에 직접 연결되거나, 개재 요소(C)에 의해 요소(B)에 간접 연결될 수 있다. 유사하게, 용어들 "위에" 또는 "상에"는 서로 직접 접촉하는 2개의 요소를 설명하거나 하나 이상의 다른 요소에 의해 간접 연결된 2개의 요소를 설명하기 위해 사용될 수 있다.
일 예에서, 전자 디바이스는 제1 측면 및 제2 측면, 제2 측면 상의 제1 리드, 및 제1 리드에 인접한 제2 측면 내의 캐비티를 포함하는 기판, 캐비티 내에 있고 제1 단자, 제2 단자, 및 제3 단자를 포함하는 전자 구성요소, 및 캐비티 내에 있고 전자 구성요소의 측방 측면과 접촉하고, 캐비티와 반대쪽에 있는 제1 리드의 측방 측면과 접촉하는 디바이스 봉지재를 포함한다.
다른 예에서, 방법은 제1 측면 및 제2 측면, 제2 측면 내의 캐비티, 및 제2 측면 상의 제1 리드 및 제2 리드를 포함하는 기판을 제공하는 단계로서, 캐비티는 제1 리드와 제2 리드 사이에 있는 단계, 캐비티 내에 전자 구성요소를 제공하는 단계로서, 전자 구성요소는 제1 단자, 제2 단자, 및 제3 단자를 포함하는 단계, 및 캐비티 내에 있고 전자 구성요소의 측방 측면과 접촉하고, 제1 리드 및 제2 리드의 측방 측면들과 접촉하는 디바이스 봉지재를 제공하는 단계를 포함한다. 기판은 캐비티와 반대쪽에 있는 제1 리드 상에 홈을 포함한다.
추가 예에서, 기판은 전도성 구조체, 기판과 결합된 전자 디바이스, 기판 및 전자 디바이스의 측방 측면과 접촉하는 봉지재, 및 봉지재 내에 있고 전도성 구조체와 결합된 수직 인터커넥트를 포함한다. 전자 디바이스는 제1 측면 및 제2 측면, 제2 측면 상의 제1 리드 및 제2 리드, 및 제1 리드와 제2 리드 사이의 제2 측면 내의 캐비티를 포함하는 전자 디바이스 기판, 캐비티 내에 있고 제1 단자, 제2 단자, 및 제3 단자를 포함하는 전자 구성요소, 및 캐비티 내에 있고, 전자 구성요소의 측방 측면과 접촉하고, 제1 리드 및 제2 리드의 측방 측면들과 접촉하는 디바이스 봉지재를 포함한다.
추가 예에서, 전자 디바이스는 베이스를 포함하는 제1 기판, 제1 기판 위에 있고 상단 측면 및 하단 측면, 상단 측면 상의 제1 단자 및 제2 단자, 및 하단 측면 상의 제3 단자를 포함하는 전자 구성요소를 포함하며, 제3 단자는 제1 기판과 결합된다. 전자 디바이스는 전자 구성요소 위에 있는 제2 기판, 및 제1 기판 위에 있고, 전자 구성요소의 측방 측면과 접촉하고 제2 기판과 접촉하는 봉지재를 더 포함한다. 제1 리드는 제1 기판의 베이스와 결합되고 이 위에 연장되고, 제2 기판의 제2 리드는 전자 구성요소의 제1 단자에 결합되고, 제1 리드 및 제2 리드는 봉지재의 상단 측면으로부터 노출된다.
다른 추가 예에서, 전자 디바이스를 제조하는 방법은 베이스를 포함하는 제1 기판을 제공하는 단계, 제1 기판 위에 있고, 상단 측면 및 하단 측면, 상단 측면 상의 제1 단자 및 제2 단자, 및 하단 측면 상의 제3 단자를 포함하는 전자 구성요소를 제공하는 단계를 포함하며, 제3 단자는 제1 기판과 결합된다. 방법은 전자 구성요소 위에 제2 기판을 제공하는 단계, 및 제1 기판 위에 있고, 전자 구성요소의 측방 측면과 접촉하고, 제2 기판과 접촉하는 봉지재를 제공하는 단계를 더 포함한다. 제1 리드는 제1 기판의 베이스와 결합되고 이 위에 연장되고, 제2 기판의 제2 리드는 전자 구성요소의 제1 단자에 결합되고, 제2 기판의 제3 리드는 전자 구성요소의 제2 단자에 결합되고, 제1 리드, 제2 리드, 및 제3 리드는 봉지재의 상단 측면으로부터 노출된다.
더 추가된 예에서, 모듈 디바이스는 제1 유전체 구조체 및 제1 전도성 구조체를 포함하는 제1 모듈 기판, 제2 유전체 구조체 및 제2 전도성 구조체를 포함하는 제2 모듈 기판, 제1 모듈 기판과 제2 모듈 기판 사이에 있고 제1 전도성 구조체 및 제2 전도성 구조체와 결합된 전자 디바이스, 및 제1 모듈 기판과 제2 모듈 기판 사이에 있고 전자 디바이스의 측방 측면과 접촉하는 모듈 봉지재를 포함한다. 전자 디바이스는 베이스를 포함하는 제1 디바이스 기판, 제1 디바이스 기판 위에 있고 상단 측면 및 하단 측면, 상단 측면 상의 제1 단자 및 제2 단자, 및 하단 측면 상의 제3 단자를 포함하는 전자 구성요소로서, 제3 단자는 제1 디바이스 기판와 결합되는 전자 구성요소, 전자 구성요소 위에 있는 제2 디바이스 기판, 및 제1 디바이스 기판 위에 있고 전자 구성요소의 측방 측면과 접촉하고 제2 디바이스 기판과 접촉하는 전자 디바이스 봉지재를 포함한다. 제1 리드는 제1 디바이스 기판의 베이스와 결합되고 이 위에 연장된다. 제2 디바이스 기판의 제2 리드는 전자 구성요소의 제1 단자에 결합되고, 제1 리드 및 제2 리드는 전자 디바이스 봉지재의 상단 측면으로부터 노출된다.
다른 예들은 본 개시에 포함된다. 그러한 예들은 본 개시의 도면들, 청구항들, 또는 설명에서 발견될 수 있다.
도 1은 예시적인 전자 디바이스(100)의 단면도를 도시한다. 도 1에 도시된 예에서, 전자 디바이스(100)는 기판(110), 전자 구성요소(120), 디바이스 봉지재(130), 및 인터페이스(140) 및 도금(150)을 포함할 수 있다.
기판(110)은 캐비티(111), 리드들(112), 및 패들(113)을 포함할 수 있다. 캐비티(111)는 캐비티 베이스(1111) 및 캐비티 벽(1112)을 포함할 수 있다. 일부 예들에서, 캐비티(111)는 캐비티 베이스(1111)로부터 캐비티 벽(1112)으로 만곡된 전이를 포함할 수 있다. 전자 구성요소(120)는 제1 단자(121), 제2 단자(122), 및 제3 단자(123)를 포함할 수 있으며, 이는 일부 예들에서 소스 단자(121), 게이트 단자(122), 및 드레인 단자(123)로 각각 지칭될 수 있다. 게이트 다운 구성은 전자 디바이스(100)에 제시되며, 전자 구성요소(120)의 게이트(122)는 도 1에 도시된 바와 같이 하방을 향하거나 기판(110)에서 멀리 향한다. 일부 예들에서, 게이트 다운 구성은 노출된 게이트 구성, 또는 외부 게이트 구성, 또는 게이트-온-PCB(인쇄 회로 보드) 구성으로 지칭될 수 있다. 일부 예들에서, 캐비티(111)는 리드들(112) 사이에 있을 수 있고, 전자 구성요소(120)는 캐비티(111) 내에 있을 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)의 측방 측면과 접촉하는 캐비티(111) 내에 있을 수 있다. 일부 예들에서, 전자 구성요소(120)는 실리콘(Si), 질화 갈륨(GaN), 비화 갈륨(GaAs) 또는 탄화 실리콘(SiC)으로 제작되는 반도체 다이를 포함할 수 있다. 일부 예들에서, 전자 구성요소(120)는 수동 구성요소 예컨대 저항기, 커패시터, 또는 인덕터를 포함할 수 있거나, 수동 회로망을 포함할 수 있다. 디바이스 봉지재(130)는 캐비티(111)와 반대쪽에 있는 리드들(112)의 측방 측면들과 추가로 접촉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 캐비티(111)와 반대쪽에 있는 기판(110)의 측면과 접촉할 수 있다. 일부 예들에서, 제1 단자(121) 및 제2 단자(122)는 기판(110)의 캐비티 측면에서 노출될 수 있고, 제3 단자(123)는 기판(110)을 통해 리드들(112)과 결합될 수 있다. 일부 예들에서, 인터페이스(140)는 캐비티 베이스(1111) 상에 있을 수 있고, 제3 단자(123)는 인터페이스(140)를 통해 기판(110)과 결합될 수 있다.
기판(110), 디바이스 봉지재(130), 및 도금들(140 및 150)은 반도체 패키지 또는 패키지로 지칭될 수 있고, 외부 요소들 또는 환경 노출로부터 전자 구성요소(120)에 대한 보호를 제공할 수 있다. 반도체 패키지는 외부 구성요소와 전자 구성요소(120) 사이에 전기적 결합을 제공할 수 있다.
도 2a 내지 도 2j는 예시적인 전자 디바이스(100)를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들이다. 도 2a는 초기 제조 스테이지에서 전자 디바이스(100)의 평면도 및 단면도를 도시한다. 도 2a에 도시된 예에서, 측면(110A) 및 측면(110A)과 반대쪽에 있는 측면(110B)을 갖는 미가공 기판(110')이 준비될 수 있다. 미가공 기판(110')은 금속, 예컨대 구리, 니켈, 알루미늄, 또는 그의 합금들로 제조될 수 있다. 미가공 기판(110')은 개별 기판들(110)이 형성될 수 있는 베이스 구성요소일 수 있다. 미가공 기판(110')은 다수의 개별 기판(110)을 동시에 제조하기 위한 개별 디바이스 기판보다 더 큰 플레이트 또는 스트립의 형태일 수 있다. 미가공 기판(110')은 후속 처리를 통해 기판(110)으로 전이되거나 기판으로 지칭될 수 있다. 일부 예들에서, 미가공 기판(110')은 약 100 ㎛ 내지 약 500 ㎛의 두께를 포함할 수 있다.
도 2b는 나중의 제조 스테이지에서 전자 디바이스(100)의 평면도 및 단면도를 도시한다. 도 2b에 도시된 예에서, 개구부들(110C)은 예컨대 패턴화 공정 또는 펀칭 공정을 통해, 미가공 기판(110') 내에 형성될 수 있다. 일부 예들에서, 개구부들(110C)은 구멍들 또는 애퍼처들을 포함하거나 이들로 지칭될 수 있다. 개구부들(110C)은 측면(110A)으로부터 측면(110B)으로 미가공 기판(110')을 통과시키기 위해 형성될 수 있다. 일부 예들에서, 후속 공정들의 취급을 용이하게 하기 위해, 개구부들(110C)은 미가공 기판(110')으로부터 결국 분리되는 개별 기판들(110) 사이의 경계 라인들을 따라 형성될 수 있다. 개구부들(110C)은 그러한 경계 라인들을 따라 형성될 수 있고, 따라서 싱귤레이션을 가속하거나 싱귤레이션 동안 도구 마모를 방지함으로써 용이할 수 있다. 개구부들(110C)은 미가공 기판(110')이 기판들(110)로 완전히 분리되는 것을 방지하기 위해 서로 이격될 수 있어, 후속 공정으로 미가공 기판(110')의 이송을 전체로서 허가한다. 일부 예들에서, 개구부들(110C)은 미가공 기판(110')의 부분들을 에칭함으로써 형성될 수 있다. 일부 예들에서, 개구부들(110C)은 건식 에칭 공정 예컨대 플라즈마 에칭, 반응성 이온 에칭(RIE), 또는 스퍼터 에칭, 또는 습식 에칭 공정 예컨대 담금 또는 분무를 통해 형성될 수 있다. 일부 예들에서, 개구부들(110C)은 미가공 기판(110')의 측면(110B)을 부분 에칭하고 그 다음 측면(110B)에 대응하도록 위치된 미가공 기판(110')의 측면(110A)을 부분 에칭함으로써 형성될 수 있다. 일부 예들에서, 개구부들(110C)은 미가공 기판(110')을 통한 펀칭 또는 커팅에 의해 형성될 수 있다.
도 2c는 나중의 제조 스테이지에서 전자 디바이스(100)의 평면도 및 단면도를 도시한다. 도 2c에 도시된 예에서, 캐비티들(111)은 기판(110)의 측면(110A) 상에 형성될 수 있다. 일부 예들에서, 캐비티들(111)은 기판(110)의 측면(110A)을 통한 부분 에칭에 의해 형성될 수 있다. 일부 예들에서, 캐비티들(111)은 건식 에칭 공정 예컨대 플라즈마 에칭, 반응성 이온 에칭(RIE), 또는 스퍼터 에칭, 또는 습식 에칭 공정 예컨대 담금 또는 분무를 통해 형성될 수 있다. 캐비티들(111)은 전자 구성요소(120)가 위치될 수 있는 공간을 제공할 수 있다. 캐비티들(111)은 캐비티 베이스(1111) 및 캐비티 벽(1112)을 포함할 수 있다. 캐비티 베이스(1111)는 전자 구성요소(120)가 실장될 수 있는 패들(113)의 표면일 수 있다. 캐비티 벽(1112)은 캐비티 베이스(1111)를 향하는 리드들(112)의 측방 측면들에 의해 정의될 수 있다. 캐비티들(111)은 기판(110)의 측면(110A)으로부터 캐비티 베이스(1111)까지의 깊이를 각각 갖는 홈들로서 형성될 수 있다. 캐비티들(111) 각각의 깊이는 기판(110)의 두께의 약 40% 내지 약 70%일 수 있다.
일부 예들에서, 홈들(110D)은 개별 기판들(110) 사이의 경계 라인들을 따라 기판(110)을 부분 에칭함으로써 형성될 수 있다. 일부 예들에서, 홈들(110D)은 캐비티들(111)과 동시에 형성될 수 있다. 각각의 홈(110D)의 폭은 각각의 캐비티(111)의 폭보다 더 작을 수 있다. 일부 예들에서, 홈들(110D)은 리드들(112)의 측방 측면들을 정의할 수 있다. 일부 예들에서, 홈들(110D)은 싱귤레이션 공정을 용이하게 할 수 있다.
일부 예들에서, 개구부들(110C), 캐비티들(111), 및 홈들(110D)이 형성되는 도 2b에 도시된 패턴화 공정 및 도 2c에 도시된 부분 에칭 공정은 부분 에칭에 의해 수행될 수 있다. 예를 들어, 개구부들(110C)에 대응하는 기판(110)의 측면(110B)의 부분들은 부분 에칭될 수 있고, 개구부들(110C), 캐비티들(111), 및 홈들(110D)에 대응하는 기판(110)의 측면(110A)의 부분들은 또한 부분 에칭될 수 있다. 따라서, 개구부들(110C), 캐비티들(111) 및 홈들(110D)은 일부 예들에서 동시에 형성될 수 있다.
도 2c에 도시된 예에서, 캐비티들(111), 리드들(112) 및 패들들(113)을 포함하는 기판(110)은 기판(110)을 부분 에칭함으로써 형성될 수 있다. 리드들(112) 및 패들들(113)은 캐비티들(111) 및 홈들(110D)에 의해 형성될 수 있다. 리드들(112) 및 패들들(113)은 서로 전기적으로 결합될 수 있다. 일부 예들에서, 기판(110)은 리드 프레임 또는 에칭된 리드 프레임을 포함하거나 이들로 지칭될 수 있다.
리드들(112)은 패들들(113)로부터 돌출될 수 있다. 일부 예들에서, 리드들(112)은 레그들 또는 리드 핑거들을 포함하거나 이들로 지칭될 수 있다. 리드들(112)은 기판(110)과 외부 구성요소 사이의 전기적 결합 경로들로서 제공될 수 있다. 리드들(112)은 전자 구성요소(120)가 실장될 수 있는 캐비티들(111)의 주변을 따라 위치될 수 있다. 리드들(112)은 캐비티들(111) 및 홈들(110D)에 의해 형성될 수 있다. 일부 예들에서, 리드들(112)은 약 100 ㎛의 최소 폭을 포함할 수 있고 최대 폭은 필요에 따라 최적화될 수 있다. 일부 예들에서, 리드(112)는 기판(110)의 두께의 약 50%와 같은, 기판(110)의 두께의 약 40% 내지 70%의, 캐비티 베이스(1111)에서 기판(110)의 측면(110A)까지의 높이를 포함할 수 있다. 일부 예들에서, 리드들(112)의 높이는 캐비티(111)의 깊이와 유사할 수 있다. 일부 예들에서, 리드들(112)의 측방 측면들은 캐비티 벽(1112) 및 홈들(110D)의 측방 측면들에 의해 정의될 수 있다.
패들들(113)은 플래그들, 아일랜드들, 다이 패들들, 또는 다이 패드들을 포함하거나 이들로 지칭될 수 있다. 전자 구성요소(120)는 패들들(113) 각각의 일 측면 상에 실장될 수 있다. 일부 예들에서, 패들들(113) 각각의 일 측면은 캐비티 베이스(1111)를 포함할 수 있다. 일부 예들에서, 패들들(113)과 리드들(112) 사이의 두께의 차이는 캐비티들(111) 각각의 깊이에 대응할 수 있다. 일부 예들에서, 패들(113)은 기판(110)의 두께의 약 50%와 같은, 기판(110)의 두께의 약 40% 내지 70%의, 캐비티 베이스(1111)에서 기판(110)의 측면(110B)까지의 두께를 포함할 수 있다. 패들들(113) 및 리드들(112)은 서로 일체형이거나 모놀리식일 수 있으며, 이는 기판(110)의 재료의 단일 피스에 의해 정의된다.
도 2d는 나중의 제조 스테이지에서 전자 디바이스(100)의 평면도 및 단면도를 도시한다. 도 2d에 도시된 예에서, 인터페이스(140)는 캐비티들(111) 각각 내에 위치된 패들들(113) 상에, 예컨대 캐비티 베이스(1111) 상에 하나 이상의 층으로서 제공될 수 있다. 일부 예들에서, 인터페이스(140)는 무전해 도금 또는 전기도금에 의해 형성될 수 있거나, 주입 또는 도포에 의해 증착될 수 있다. 일부 예들에서, 인터페이스(140)는 도전성 재료, 예컨대 은, 금, 구리, 백금, 주석, 니켈, 팔라듐, 티타늄, 또는 텅스텐을 포함할 수 있다. 일부 예들에서, 인터페이스(140)는 도금, 땜납 재료, 전도성 다이-부착 페이스트 또는 필름, 전도성 접착제, 또는 소결 재료의 하나 이상의 층을 포함할 수 있다. 예를 들어, 인터페이스(140)는 땜납 또는 소결 재료(예컨대, 아세톤 또는 알코올과 같은 희생 본더 내에 분산되는 금 또는 구리 입자들)의 층에 의해 커버되는, 캐비티 베이스(1111) 상의 도금(예컨대, 은 도금)의 층을 포함할 수 있다. 인터페이스(140)는 전자 구성요소(120)와 기판(110) 사이에 전기 접점을 제공할 수 있다.
도 2e는 나중의 제조 스테이지에서 전자 디바이스(100)의 단면도를 도시한다. 도 2e에 도시된 예에서, 전자 구성요소(120)는 인터페이스(140)를 통해 기판(110)과 결합될 수 있다. 전자 구성요소(120)는 캐비티들(111) 각각 내에 수용될 수 있다. 전자 구성요소(120)는 제1 단자(121) 및 제2 단자(122)를 갖는 전방 측면, 및 제3 단자(123)를 갖는 후방 측면을 포함할 수 있다. 전자 구성요소(120)는 제3 단자(123)가 인터페이스(140)를 통해 캐비티 베이스(1111)에 결합된 상태에서, 패들(113) 상에 부착될 수 있다. 일부 예들에서, 예컨대 제3 단자(123) 및 캐비티 베이스(1111)가 동일한 금속 유형을 포함하는 경우, 인터페이스(140)는 제3 단자(123) 및 캐비티 베이스(1111)의 금속들이 서로 확산하는 직접적인 금속-대-금속 접합부(예컨대, 구리-구리 접합부)를 나타낼 수 있다. 전자 구성요소(120)는 제1 단자(121) 및 제2 단자(122)가 상방을 향하는 것을 허용하기 위해 패들들(113) 위로 부착될 수 있다. 일부 예들에서, 제1 단자(121) 및 제2 단자(122)는 노출될 수 있다.
전자 구성요소(120)는 하나 이상의 다이, 칩, 또는 패키지를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 전자 구성요소(120)는 반도체 다이, 반도체 칩, 또는 반도체 패키지 예컨대 칩 스케일 패키지를 포함할 수 있다. 전자 구성요소(120)는 예를 들어, 반도체 재료 예컨대 실리콘을 포함할 수 있다. 전자 구성요소(120)는 수동 요소들 또는 능동 요소들 예컨대 하나 이상의 트랜지스터를 포함할 수 있다. 일부 예들에서, 전자 구성요소(120)는 전력 디바이스를 포함할 수 있다. 일부 예들에서, 전자 구성요소(120)는 메모리 디바이스, 디지털 신호 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 전력 관리 프로세서, 오디오 프로세서, 무선 주파수(RF) 회로, 무선 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서, 또는 주문형 집적 회로(ASIC)를 포함할 수 있다.
일부 예들에서, 전자 구성요소(120)의 높이는 캐비티(111)의 깊이에 대응할 수 있거나 깊이와 유사할 수 있다. 일부 예들에서, 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122)는 리드들(112) 또는 기판(110)의 측면(110A)과 실질적으로 동일 평면일 수 있다. 일부 예들에서, 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122)는 리드들(112) 또는 기판(110)의 측면(110A)을 지나 돌출될 수 있다.
제1 단자(121)는 전자 구성요소(120)의 전방 측면에 위치될 수 있고, 패드, 본드 패드, 랜드, 배선 층, 또는 금속 층을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 제1 단자(121)는 소스 단자로 지칭될 수 있다. 제1 단자(121)는 도전성 재료, 예컨대 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 텅스텐(W), 티타늄/텅스텐, 니켈(Ni), 금(Au), 또는 은(Ag)을 포함할 수 있다. 제1 단자(121)는 전자 구성요소(120)와 외부 구성요소 사이의 전기 접점으로서 제공될 수 있다.
제2 단자(122)는 전자 구성요소(120)의 전방 측면에 위치될 수 있고, 제1 단자(121)로부터 측방으로 이격될 수 있다. 제2 단자(122)는 패드, 본드 패드, 랜드, 배선 층, 또는 금속 층을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 제2 단자(122)는 게이트 단자로 지칭될 수 있다. 제2 단자(122)는 도전성 재료, 예컨대 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 텅스텐(W), 티타늄/텅스텐, 니켈(Ni), 금(Au), 또는 은(Ag)을 포함할 수 있다. 제2 단자(122)는 전자 구성요소(120)와 외부 구성요소 사이의 전기 접점으로서 제공될 수 있다.
제3 단자(123)는 전자 구성요소(120)의 후방 측면에 위치될 수 있다. 일부 예들에서, 제3 단자(123)는 백 메탈(back metal)을 포함하거나 이것으로 지칭될 수 있고, 전자 구성요소(120)의 후방 측면의 대부분을 커버할 수 있다. 제3 단자(123)는 패드, 본드 패드, 랜드, 배선 층, 또는 금속 층을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 제3 단자(123)는 드레인 단자로 지칭될 수 있다. 일부 예들에서, 전자 구성요소(120)의 드레인(123)은 패들(113) 및 리드들(112)에 전기적으로 결합될 수 있다. 제3 단자(123)는 도전성 재료, 예컨대 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 텅스텐(W), 티타늄/텅스텐, 니켈(Ni), 금(Au), 은(Ag), 또는 크롬(Cr), 바나듐(V), 또는 조합들 예컨대 Ti/Ni/Ag, Ti/Ni/Au, 또는 Cr/NiV/Ag의 하나 이상의 층을 포함할 수 있다. 제3 단자(123)는 전자 구성요소(120)와 기판(110) 사이의 전기 접점으로서 제공될 수 있다.
도 2f는 나중의 제조 스테이지에서 전자 디바이스(100)의 단면도를 도시한다. 도 2f에 도시된 예에서, 디바이스 봉지재(130)는 기판(110)의 측면(110A) 또는 측면(110B)을 밀봉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(110A)에서 캐비티들(111) 또는 홈들(110D)을 충전할 수 있다. 디바이스 봉지재(130)는 리드들(112)을 노출한 채로 남길 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 리드들(112)과 실질적으로 동일 평면일 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)의 전방 측면을 노출하면서 캐비티들(111) 각각 내에 실장되는 전자 구성요소(120)의 측방 측면들을 커버할 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)의 전방 측면에서 제1 단자(121) 및 제2 단자(122)를 노출할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 전자 구성요소(120)의 전방 측면과 실질적으로 동일 평면일 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(110B)을 완전히 밀봉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(110B)을 밀봉하지 않는다.
디바이스 봉지재(130)는 몰드 재료, 몰드 화합물, 프리프레그 재료, 또는 수지를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 충전제 보강 폴리머, 폴리머 복합 재료, 에폭시 수지, 충전제들을 갖는 에폭시 수지, 충전제들을 갖는 에폭시 아크릴레이트, 또는 실리콘 수지를 포함할 수 있다. 디바이스 봉지재(130)는 예를 들어, 압축 성형 공정, 진공 적층 공정, 액체 상 봉지재 성형 공정, 또는 적층 공정을 포함하는 다양한 공정들 중 어느 것에 의해 형성될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 외부 요소들 또는 환경 노출로부터 전자 구성요소(120)에 대한 보호를 제공할 수 있다.
도 2g는 나중의 제조 스테이지에서 전자 디바이스(100)의 단면도를 도시한다. 도 2i는 전자 디바이스(100)의 단면도 및 저면도를 도시한다. 도 2g에 도시된 예에서, 도금(150)은 리드들(112) 상에, 또는 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122) 상에 제공될 수 있다. 일부 예들에서, 도금(150)은 리드들(112), 제1 단자(121), 및 제2 단자(122) 상에 형성될 수 있고, 디바이스 봉지재(130)에 의해 노출될 수 있다. 도금(150)은 예를 들어, 무전해 도금 또는 전기도금을 사용하여 형성될 수 있다. 일부 예들에서, 도금(150)은 도전성 재료, 예컨대 주석, 니켈, 팔라듐, 티타늄, 또는 텅스텐을 포함할 수 있다. 일부 예들에서, 도금(150)은 리드들(112)의 노출된 부분들이 산화되는 것을 방지할 수 있다. 일부 예들에서, 외부 인터커넥트들 또는 외부 구성요소는 도금(150)에 전기적으로 결합될 수 있다. 도금(150)은 리드들(112)과 외부 인터커넥트들 또는 외부 구성요소 사이의 전기 접점들로서 제공될 수 있다. 도금(150)은 또한 제1 및 제2 단자들(121 및 122)과 외부 인터커넥트들 또는 외부 구성요소 사이의 전기 접점들로서 제공될 수 있다.
도 2g에 도시된 예에서, 기판들(110)을 분리하기 위한 싱귤레이션 공정이 수행될 수 있다. 일부 예들에서, 싱귤레이션 공정은 쏘잉 블레이드(sawing blade) 또는 레이저 빔과 같은 도구를 사용하여 기판들(110)을 서로 분리하기 위해 수행될 수 있다. 일부 예들에서, 도구는 파선들로서 도시된 경계 라인들을 따라 디바이스 봉지재(130) 및 기판(110)을 커팅할 수 있다. 싱귤레이션 도구는 홈들(110D)을 통과하면서 디바이스 봉지재(130) 및 기판(110)을 커팅할 수 있고, 도 2i에 도시된 바와 같이, 패들들(113)의 측방 측면들은 노출될 수 있다. 도 2i에 도시된 예에서, 기판(110), 전자 구성요소(120), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함하는 전자 디바이스(100)가 완성될 수 있다. 일부 예들에서, 싱귤레이션 도구는 홈(110D) 및 개구부들(110C)을 따라 기판(110)을 통해 커팅할 수 있으며, 이는 더 적은 기판 재료가 홈(110D) 및 개구부들(110C)을 따라 싱귤레이션 도구에 의해 커팅될 필요가 있기 때문에 싱귤레이션 공정을 용이하게 할 수 있다.
일부 예들에서, 싱귤레이션은 홈들(110D)을 통해 파선에서 수행될 수 있어, 각각의 전자 디바이스(100)의 반대 측면들에 리드들(112)(예를 들어, 전자 구성요소(120)의 일 측면에 하나 이상의 리드(112) 및 전자 구성요소(120)의 반대 측면에 다른 하나 이상의 리드(112))을 갖는 도 2i에 도시된 바와 같은 개별 전자 디바이스들(100)을 만들어 낸다.
일부 예들에서, 싱귤레이션은 전자 구성요소(120)에 인접한, 캐비티(111)를 통해 파선에서 수행될 수 있어, 전자 디바이스(100')의 일 측면에 하나 이상의 리드(112)를 갖지만 전자 디바이스(100')의 반대 측면에 어떠한 리드(112)도 갖지 않는 도 2j에 도시된 바와 같은 개별 전자 디바이스들(100')을 만들어 낸다. 전자 디바이스들(100')을 얻는 일부 예들에서, 리드들(112) 또는 홈(110D)은 도 2g의 2개의 전자 구성요소(120) 사이에 형성될 필요가 없고, 대신에 2개의 전자 구성요소(120)는 봉지재(130)가 2개의 전자 구성요소(120) 사이의 캐비티(111) 내에 있는 상태에서 단일 캐비티(111) 내에 제공될 수 있다.
임의로, 도 2h에 도시된 바와 같이, 기판(110)은 웨터블 플랭크(wettable flank)(1121)를 포함할 수 있고, 싱귤레이션 공정은 웨터블 플랭크(1121)를 따라 수행될 수 있다. 웨터블 플랭크(1121)와 같은 웨터블 플랭크는 홈을 포함하거나 이것으로 지칭될 수 있거나 홈(110D)과 같은 홈과 유사할 수 있고, 도금(150)과 같은 웨터블 재료를 포함하여, 그 노출된 표면을 코팅한다. 일부 예들에서, 웨터블 플랭크(1121)는 리드들(112)의 측방 측면들의 부분들을 노출함으로써 형성될 수 있다. 웨터블 플랭크(1121)가 형성될 때, 리드들(112) 사이의 디바이스 봉지재(130)의 부분이 제거될 수 있다. 일부 예들에서, 웨터블 플랭크(1121)는 에칭을 사용하여 리드들(112)의 측방 측면들의 부분들 또는 리드들(112) 사이의 디바이스 봉지재(130)의 부분을 제거함으로써 형성될 수 있다. 일부 예들에서, 웨터블 플랭크(1121)는 기판(110)의 에지들에 위치된 리드들(112)뿐만 아니라, 경계 라인들에 위치된 리드들(112)에 형성될 수 있다. 일부 예들에서, 도금들(150)은 웨터블 플랭크(1121)에 의해 노출되는 리드들(112)의 측방 측면들로 연장될 수 있다. 일부 예들에서, 웨터블 플랭크(1121)는 수직 플랭크 부분 및 수평 플랭크 부분을 포함할 수 있다. 도금(150)은 수직 플랭크 부분 및 수평 플랭크 부분을 커버하는 것을 포함하여, 노출되고 웨터블 플랭크(1121)에 인접한 디바이스 봉지재(130)가 없는 리드(112)의 일 단부를 커버할 수 있다.
도 2g와 유사하게, 일부 예들에서, 싱귤레이션은 웨터블 플랭크(1121)를 통해 파선에서 수행될 수 있어 전자 디바이스(101)의 반대 측면들에 하나 이상의 리드(112)(예를 들어, 전자 구성요소(120)의 일 측면에 하나 이상의 리드(112) 및 전자 구성요소(120)의 반대 측면에 다른 하나 이상의 리드(112))를 갖는 개별 전자 디바이스들(101)을 만들어 낸다.
일부 예들에서, 싱귤레이션은 전자 구성요소(120)에 인접한, 캐비티(111)를 통해 파선에서 수행될 수 있어, 전자 디바이스(101')의 일 측면에 하나 이상의 리드(112)를 갖지만 전자 디바이스(101')의 반대 측면에 어떠한 리드(112)도 갖지 않는 개별 전자 디바이스들(101')을 만들어 낸다. 전자 디바이스(101')를 얻는 일부 예들에서, 리드들(112) 또는 웨터블 플랭크(1121)는 도 2h의 2개의 전자 구성요소(120) 사이에 형성될 필요가 없고, 대신에 2개의 전자 구성요소(120)는 봉지재(130)가 2개의 전자 구성요소(120) 사이의 캐비티(111) 내에 있는 상태에서 단일 캐비티(111) 내에 제공될 수 있다.
도 2j는 예시적인 전자 디바이스(100')의 단면도 및 평면도를 도시한다. 도 2j에 도시된 예는 하나 이상의 리드(112)를 전자 디바이스(100')의 일 측면에 갖지만 반대 측면에 갖지 않는 전자 디바이스(100')가 캐비티(111) 내의 봉지재(130)를 통해 도 2g 또는 도 2h의 싱귤레이션 파선을 따라 싱귤레이션함으로써 어떻게 달성될 수 있는지를 도시한다. 결과적인 전자 디바이스(100')는 도 2i에 도시된 전자 디바이스(100)의 버전보다 더 작은 크기일 수 있다.
도 3a 내지 도 3b는 예시적인 전자 디바이스(100)를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다. 일부 예들에서, 도 3a 내지 도 3b는 도 2a 내지 도 2c의 스테이지들에 대응할 수 있거나 스테이지들을 교체할 수 있고, 도 2d 내지 도 2i에 대해 설명된 것과 유사한 조립 공정은 도 3b로부터 계속될 수 있다.
도 3a는 초기 제조 스테이지에서 전자 디바이스(100)의 평면도 및 단면도를 도시한다. 도 3a에 도시된 예에서, 캐비티들(111), 리드들(112) 및 패들들(113)을 포함하는 기판(110)이 준비될 수 있다. 일부 예들에서, 기판(110)은 압출 성형을 통해 또는 스탬핑에 의해 다양한 두께들을 갖도록 형성될 수 있다. 예를 들어, 리드들(112)이 더 큰 두께를 갖도록 형성될 수 있는 기판(110)의 부분들, 및 패들들(113)이 더 작은 두께를 갖도록 형성될 수 있는 기판(110)의 부분들. 일부 예들에서, 기판(110)은 원하는 형상의 섹션을 갖는 다이 구멍을 통해, 기판 재료, 예를 들어 금속 재료 예컨대 구리, 구리 합금, 니켈, 니켈 합금, 철 또는 철-니켈 합금을 푸시함으로써 리드들(112), 패들들(113) 및 캐비티들(111)을 갖도록 형성될 수 있다. 캐비티들(111)은 패들들(113)의 상단 부분들 및 리드들(112)의 측방 측면들에 의해 정의될 수 있다. 일부 예들에서, 기판(110)은 리드 프레임 또는 듀얼 게이지 리드 프레임을 포함하거나 이들로 지칭될 수 있다. 압출 성형을 통해 형성되는 기판(110)은 캐비티들(111)을 형성하기 위한 공정이 스킵되는 것을 허용하고, 따라서 제조 공정을 단순화할 수 있다.
도 3b는 나중의 제조 스테이지에서 전자 디바이스(100)의 단면도를 도시한다. 도 3b에 도시된 예에서, 개구부들(110C)은 패턴화 또는 펀칭 공정을 통해 기판(110) 내에 형성될 수 있다. 개구부들(110C)은 기판(110)을 통과하도록 형성될 수 있다. 일부 예들에서, 도 3b의 패턴화 공정을 수행한 후에, 전자 디바이스(100)는 도 2d 내지 도 2i에 도시된 공정들을 수행함으로써 형성될 수 있다.
도 4는 예시적인 전자 디바이스(200)의 단면도를 도시한다. 도 4에 도시된 예에서, 전자 디바이스(200)는 기판(110), 전자 구성요소(120), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함할 수 있다.
본 예에서, 디바이스 봉지재(130)는 기판(110)의 측면(110B)을 노출할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(110B)을 전혀 커버하지 않고 형성된다. 일부 예들에서, 전자 디바이스(200)는 도 1에 도시된 전자 디바이스(100)로부터 기판(110)의 측면(110B)을 커버하는 봉지재(130)를 제거함으로써 형성될 수 있다. 일부 예들에서, 기판(110)의 측면(110B) 상에 위치된 봉지재(130)는 에칭 또는 그라인딩에 의해 제거될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면들(110A 및 110B) 및 전자 구성요소(120)의 전방 측면을 노출하면서, 전자 구성요소(120)의 측방 측면들를 밀봉하기 위해 기판(110)의 캐비티들(111) 내에 위치될 수 있다. 일부 예들에서, 기판(110)의 측면(110B)은 전자 구성요소(120)로부터 발생되는 열을 방출하기 위해 노출된 채로 유지될 수 있다.
도 5는 예시적인 전자 디바이스(300)의 단면도를 도시한다. 도 5에 도시된 예에서, 전자 디바이스(300)는 기판(110), 전자 구성요소(120), 디바이스 봉지재(130), 도금들(140 및 150), 및 히트 싱크(360)를 포함할 수 있다.
일부 예들에서, 전자 디바이스(300)는 이전에 설명된 전자 디바이스(200)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 본 예에서, 전자 디바이스(300)는 전자 디바이스(200) 및 전자 디바이스(200)에 결합된 히트 싱크(360)를 포함할 수 있다.
일부 예들에서, 히트 싱크(360)는 열 확산기를 포함하거나 이것으로 지칭될 수 있고, 구리 또는 알루미늄과 같은 고온 열 전도성 재료를 포함할 수 있다. 히트 싱크(360)는 175℃를 초과하는, 상승된 온도들에서 동작 가능하도록 전자 디바이스(300)의 열 용량을 증가시킬 수 있다. 일부 예들에서, 히트 싱크(360)의 면적은 기판(110)의 면적에 실질적으로 대응할 수 있어, 히트 싱크(360)의 측벽들은 전자 디바이스(200)의 주변 또는 측벽들에 인접하거나 이들과 실질적으로 동일 평면일 수 있다. 일부 예들에서, 히트 싱크(360)의 면적은 기판(110)의 면적보다 더 작을 수 있어, 히트 싱크(360)의 하나 이상의 측벽은 전자 디바이스(200)의 주변 내에 리세스(recess)될 수 있거나, 히트 싱크(360)의 하나 이상의 측벽은 기판(110)의 측면(110B)과 단차를 형성할 수 있다. 일부 예들에서, 히트 싱크(360)는 전자 구성요소(120)로부터 환경으로 발생되는 열을 방출하는 역할을 할 수 있다. 히트 싱크(360)는 기판(110)의 측면(110B)에 부착될 수 있다. 일부 예들에서, 히트 싱크(360)는 인터페이스 재료(361)를 사용하여 기판(110)의 측면(110B)에 부착될 수 있다. 히트 싱크(360)는 약 200 ㎛ 이상의 두께를 가질 수 있다.
일부 예들에서, 인터페이스 재료(361)는 접착제, 열 인터페이스 재료, 접착 필름, 또는 접착 테이프를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 인터페이스 재료(361)는 열경화성 접착제, 광경화성 접착제, 또는 비경화성 접착제, 예를 들어 고무 기반 접착제, 아크릴 기반 접착제, 비닐 알킬 에테르 기반 접착제, 실리콘 기반 접착제, 폴리에테르 기반 접착제, 폴리아미드 기반 접착제, 또는 우레탄 기반 접착제를 포함할 수 있다. 일부 예들에서, 인터페이스 재료(361)는 전도성 재료, 예를 들어 땜납, 페이스트 함유 금속, 또는 소결된 재료를 포함할 수 있다. 일부 예들에서, 인터페이스 재료(361)는 재료 또는 구조 면에서 인터페이스(140)와 유사할 수 있다. 일부 예들에서, 인터페이스 재료(361)는 기판(110)으로부터 발생되는 열을 히트 싱크(360)로 이송할 수 있다.
일부 예들에서, 히트 싱크(360)는 캐비티(111)와 반대쪽에 있는 기판(200)의 측면(110B)과 결합될 수 있고, 임의로 코팅(362)은 히트 싱크(360)의 부분을 커버하기 위해 포함될 수 있다. 일부 예들에서, 코팅(362)은 히트 싱크(360)의 측벽들을 커버할 수 있다. 일부 예들에서, 코팅(362)은 히트 싱크(360)의 상단 측면을 커버할 수 있다. 일부 예들에서, 코팅(362)은 기판(200)의 측면(110B)의 부분을 커버하기 위해 연장될 수 있다. 일부 예들에서, 코팅(362)은 전도성 재료 또는 절연 재료를 포함할 수 있다. 예를 들어, 코팅(362)은 전도성 재료 예컨대 주석, 니켈, 팔라듐, 티타늄, 또는 텅스텐, 또는 절연 재료 예컨대 몰드 화합물, 에폭시, 폴리머, 폴리이미드(PI), 폴리프로필렌(PP), 또는 폴리에틸렌(PE)을 포함할 수 있다. 일부 예들에서, 코팅(362)은 히트 싱크(360)가 산화되는 것을 방지할 수 있다. 일부 예들에서, 코팅(362)은 히트 싱크(360) 및 외부 구성요소가 서로 전기적으로 접촉하는 것을 방지할 수 있다. 일부 예들에서, 코팅(362)은 도금, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 시트 적층, 프린팅, 성형, 스핀 코팅, 스프레이 코팅, 소결, 또는 증발을 사용하여 형성될 수 있다.
도 6은 예시적인 전자 디바이스(400)의 단면도를 도시한다. 도 6에 도시된 예에서, 전자 디바이스(400)는 기판(410), 전자 구성요소(120), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함할 수 있다.
기판(410)은 캐비티(411), 리드들(412), 및 패들(413)을 포함할 수 있다. 캐비티(411)는 캐비티 베이스(4111) 및 캐비티 벽(4112)를 포함할 수 있다. 게이트 다운 구성은 전자 디바이스(100)에 제시되며, 전자 구성요소(120)의 게이트(122)는 도 6에 도시된 바와 같이 하방을 향하거나 기판(410)에서 멀리 향한다. 일부 예들에서, 캐비티(411)는 캐비티 베이스(4111)로부터 캐비티 벽(4112)으로 각지거나 모난 전이를 포함할 수 있다.
기판(410), 디바이스 봉지재(130), 및 도금들(140 및 150)은 반도체 패키지 또는 패키지로 지칭될 수 있고, 외부 요소들 또는 환경 노출로부터 전자 구성요소(120)에 대한 보호를 제공할 수 있다. 반도체 패키지는 외부 구성요소와 전자 구성요소(120) 사이에 전기적 결합을 제공할 수 있다.
도 7a 내지 도 7h는 예시적인 전자 디바이스(400)를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다. 도 7a는 초기 제조 스테이지에서 전자 디바이스(400)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 7a의 스테이지 내의 특징들 또는 요소들은 도 2a의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 7a에 도시된 예에서, 측면(110A) 및 측면(110A)과 반대쪽에 있는 제2 측면(110B)을 갖는 미가공 기판(110')이 준비될 수 있다. 미가공 기판(110')은 후속 처리를 통해 기판(410)으로 전이되거나 기판으로 지칭될 수 있다.
도 7b는 나중의 제조 스테이지에서 전자 디바이스(400)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 7b의 스테이지 내의 특징들 또는 요소들은 도 2b의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 7b에 도시된 예에서, 개구부들(110C)은 패턴화 공정 또는 펀칭 또는 스탬핑 공정을 통해 미가공 기판(110') 내에 형성될 수 있다. 일부 예들에서, 개구부들(110C)은 스탬핑에 의해 미가공 기판(110')의 부분들을 제거하거나 펀치 도구 또는 다이로 미가공 기판(110')을 펀칭함으로써 형성될 수 있다.
도 7c는 나중의 제조 스테이지에서 전자 디바이스(400)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 7c의 스테이지 내의 특징들 또는 요소들은 도 2c의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 7c에 도시된 예에서, 캐비티들(411)은 기판(410)의 측면(410A)에 형성될 수 있다. 일부 예들에서, 캐비티들(411)은 기판(410)의 측면(410A)을 스탬핑하거나 부분 펀칭함으로써 형성될 수 있다. 예를 들어, 기판(410)은 스탬핑 다이 상에 배치되고 그 다음 펀치를 사용하여 스탬핑될 수 있으므로, 기판(410)의 부분들은 캐비티들(411)을 형성하기 위해 하방으로 변위된다. 캐비티들(411) 각각은 전자 구성요소(120)가 실장될 수 있는 공간을 제공할 수 있다. 캐비티(411)는 캐비티 베이스(4111) 및 캐비티 벽(4112)을 포함할 수 있다. 캐비티 베이스(4111)는 전자 구성요소(120)가 실장되는 측면일 수 있다. 일부 예들에서, 캐비티 베이스(4111)는 패들(413)의 표면일 수 있다. 캐비티 벽(4112)은 캐비티 베이스(4111)를 향하는 리드들(412)의 측방 측면들에 의해 정의될 수 있다. 일부 예들에서, 캐비티 벽(4112)은 기판(410)의 부분들이 펀치의 작용의 결과로서 하방으로 변위되는 동안 정의될 수 있다. 일부 예들에서, 캐비티 벽(4112)은 캐비티 베이스(4111)에 실질적으로 수직일 수 있거나, 캐비티 베이스(4111)에 대해 둔각을 형성할 수 있다.
도 7c에 도시된 예에서, 캐비티들(411), 리드들(412) 및 패들들(413)을 포함하는 기판(410)은 기판(410)을 스탬핑하거나 부분 펀칭함으로써 형성될 수 있다. 일부 예들에서, 리드들(412), 패들들(413) 및 캐비티들(411)은 스탬핑 또는 부분 펀칭에 의해 동시에 형성될 수 있다. 리드들(412) 및 패들들(413)은 서로 전기적으로 결합될 수 있다. 일부 예들에서, 기판(410)은 리드 프레임 또는 스탬핑된 리드 프레임을 포함하거나 이들로 지칭될 수 있다.
리드들(412)은 패들(413)로부터 돌출될 수 있다. 리드들(412)은 기판(410)과 동일한 재료, 예를 들어, 구리로 제조될 수 있다. 리드들(412)은 기판(410)과 외부 구성요소 사이의 전기적 결합 경로들로서 제공될 수 있다. 리드들(412)은 전자 구성요소(120)가 실장되는 캐비티(411) 외부에 위치될 수 있다. 리드들(412)은 캐비티들(411) 및 패들들(413)과 동시에 형성될 수 있다. 일부 예들에서, 리드들(412)은 부분들일 수 있고 펀치에 프레스되지 않는다. 일부 예들에서, 리드들(412)은 패들(413)의 두께와 유사한 두께를 가질 수 있다. 일부 예들에서, 패들들(413)과 리드들(412) 사이의 높이의 차이는 캐비티들(411) 각각의 깊이에 대응할 수 있다. 패들들(413) 및 리드들(412)은 서로 일체형일 수 있으며, 이는 기판(410)의 재료의 단일 피스에 의해 정의된다.
도 7d는 나중의 제조 스테이지에서 전자 디바이스(400)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 7d의 스테이지 내의 특징들 또는 요소들은 도 2d의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 7d에 도시된 예에서, 인터페이스(140)는 캐비티들(411) 내의 패들들(413) 상에, 예컨대 캐비티 베이스(4111) 상에 제공될 수 있다.
도 7e는 나중의 제조 스테이지에서 전자 디바이스(100)의 단면도를 도시한다. 일부 예들에서, 도 7e의 스테이지 내의 특징들 또는 요소들은 도 2e의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 7e에 도시된 예에서, 전자 구성요소(120)는 인터페이스(140)를 통해 기판(410)과 결합될 수 있다. 전자 구성요소(120)는 캐비티들(411) 각각 내에 수용될 수 있다. 전자 구성요소(420)는 제1 단자(121) 및 제2 단자(122)를 갖는 전방 측면, 및 제3 단자(123)를 갖는 후방 측면을 포함할 수 있다. 전자 구성요소(120)는 제3 단자(123)가 인터페이스(140)에 결합된 상태에서, 패들(413) 상에 부착될 수 있다. 전자 구성요소(120)는 제1 단자(121) 및 제2 단자(122)가 상방을 향하는 것을 허용하기 위해 패들들(113) 위로 부착될 수 있다. 일부 예들에서, 제1 단자(121) 및 제2 단자(122)는 노출될 수 있다.
도 7f는 나중의 제조 스테이지에서 전자 디바이스(400)의 단면도를 도시한다. 일부 예들에서, 도 7f의 스테이지 내의 특징들 또는 요소들은 도 2f의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 7f에 도시된 예에서, 디바이스 봉지재(130)는 기판(410)의 측면들(410A 및 410B)을 밀봉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(410)의 측면(410A)에서 캐비티들(411)을 충전할 수 있다. 디바이스 봉지재(130)는 리드들(412)을 기판(410)의 측면(410A)에 노출한 채로 남길 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(410)의 측면(410A)에서 리드들(412)과 실질적으로 동일 평면일 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)의 전방 측면을 노출하면서 캐비티들(411) 각각 내에 실장되는 전자 구성요소(120)의 측방 측면들을 커버할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(410)의 측면(410B)을 완전히 밀봉할 수 있다.
도 7g는 나중의 제조 스테이지에서 전자 디바이스(400)의 단면도를 도시한다. 도 7h는 전자 디바이스(400)의 단면도 및 저면도를 도시한다. 일부 예들에서, 도 7g 내지 도 7h의 스테이지들 내의 특징들 또는 요소들은 도 2g 내지 도 2i의 스테이지들 내의 대응하는 것들과 유사할 수 있다. 도 7g에 도시된 예에서, 도금(150)은 리드들(412) 상에, 또는 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122) 상에 형성될 수 있다. 일부 예들에서, 도금(150)은 리드들(412)의 노출된 부분들이 산화되는 것을 방지할 수 있다. 일부 예들에서, 도금(150)은 리드들(412)과 외부 인터커넥트들 또는 외부 구성요소 사이의 전기 접점들로서 제공될 수 있다.
도 7g에 도시된 예에서, 기판들(410)을 분리하기 위한 싱귤레이션 공정이 수행될 수 있다. 일부 예들에서, 싱귤레이션 공정은 다이아몬드 블레이드 또는 레이저 빔과 같은 쏘잉 도구(sawing tool)를 사용하여 서로 기판들(410)을 분리하기 위해 수행될 수 있다. 일부 예들에서, 쏘잉 도구는 경계 라인들, 예를 들어 파선들을 따라 디바이스 봉지재(130) 및 기판(410)을 커팅할 수 있다. 도 7h에 도시된 바와 같이, 리드들(412)의 측방 측면들이 노출될 수 있다. 일부 예들에서, 도 2h에 대해 설명된 것과 유사한 공정은 전자 디바이스(400)를 위한 웨터블 플랭크들(1121)을 제공하기 위해 사용될 수 있다. 도 7h에 도시된 예에서, 기판(410), 전자 구성요소(120), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함하는 전자 디바이스(400)가 완성될 수 있다.
도 8은 예시적인 전자 디바이스(500)의 단면도를 도시한다. 도 8에 도시된 예에서, 전자 디바이스(500)는 기판(510), 전자 구성요소(120), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함할 수 있다.
기판(510)은 캐비티(511), 리드들(512), 패들(513), 및 트레이스들(514)을 포함할 수 있다. 캐비티(511)는 캐비티 베이스(5111) 및 캐비티 벽(5112)을 포함할 수 있다. 게이트 업 구성은 전자 디바이스(500)에 제시되며, 전자 구성요소(120)의 게이트(122)는 도 5에 도시된 바와 같이 상방을 향하거나 기판(510)을 향한다. 일부 예들에서, 게이트 업 구성은 내부 게이트 구성으로 지칭될 수 있다. 일부 예들에서, 패들(513)은 리드(121)와 결합될 수 있고, 트레이스(514)는 리드(122)와 결합될 수 있다. 단자(123)는 기판(510)의 캐비티 측면에서 노출될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 트레이스(514)와 패들(513) 사이에 있을 수 있다.
기판(510), 디바이스 봉지재(130), 및 도금들(140 및 150)은 반도체 패키지 또는 패키지로 지칭될 수 있고, 외부 요소들 또는 환경 노출로부터 전자 구성요소(120)에 대한 보호를 제공할 수 있다. 반도체 패키지는 외부 구성요소와 전자 구성요소(120) 사이에 전기적 결합을 제공할 수 있다.
도 9a 내지 도 9j는 예시적인 전자 디바이스(500)를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다. 일부 예들에서, 도 9의 스테이지들 내의 특징들 또는 요소들은 도 2의 스테이지들 내의 대응하는 것들과 유사할 수 있다.
도 9a는 초기 제조 스테이지에서 전자 디바이스(500)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 9a의 스테이지 내의 특징들 또는 요소들은 도 2a의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 9a에 도시된 예에서, 제1 측면(110A) 및 제1 측면(110A)과 반대쪽에 있는 제2 측면(110B)을 갖는 미가공 기판(110')이 준비될 수 있다. 미가공 기판(110')은 후속 처리를 통해 기판(510)으로 전이되거나 이것으로 지칭될 수 있다.
도 9b는 나중의 제조 스테이지에서 전자 디바이스(500)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 9b의 스테이지 내의 특징들 또는 요소들은 도 2b의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 9b에 도시된 예에서, 개구부들(110C)은 미가공 기판(110') 내에 형성될 수 있다. 일부 예들에서, 개구부들(110C)은 미가공 기판(110')의 부분들을 에칭함으로써 형성될 수 있다. 일부 예들에서, 하나 이상의 개구부(110C)는 기판(510)의 인접 부분을 격리하거나, 전도성 경로들, 예컨대 트레이스들(514)을 정의하기 위해 패턴화될 수 있다.
도 9c는 나중의 제조 스테이지에서 전자 디바이스(500)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 9c의 스테이지 내의 특징들 또는 요소들은 도 2c의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 9c에 도시된 예에서, 캐비티들(511)은 기판(510)의 측면(110A)에 형성될 수 있다. 일부 예들에서, 캐비티들(511)은 기판(510)의 측면(110A)을 부분 에칭함으로써 형성될 수 있다. 일부 예들에서, 캐비티들(511)은 이전에 설명된 캐비티들(111)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 캐비티들(511)은 패들들(513) 및 트레이스들(514) 상에 형성될 수 있다. 일부 예들에서, 캐비티들(511) 각각은 캐비티 베이스(5111) 및 캐비티 벽(5112)을 포함할 수 있다. 캐비티 베이스(5111)는 전자 구성요소(120)가 실장되는 표면일 수 있다. 일부 예들에서, 캐비티 베이스(5111)는 패들(513)의 표면 및 트레이스(514)의 표면을 정의할 수 있다. 캐비티 벽(5112)은 캐비티 베이스(5111)를 향하는 리드들(512)의 측방 측면들에 의해 정의될 수 있다.
일부 예들에서, 홈들(110D)은 기판(510)을 부분 에칭함으로써 형성될 수 있다. 일부 예들에서, 홈들(110D)은 캐비티들(511)과 동시에 형성될 수 있다. 일부 예들에서, 홈들(110D)은 리드들(512)의 측방 측면들을 정의할 수 있다. 일부 예들에서, 홈들(110D)은 싱귤레이션 공정을 용이하게 할 수 있다.
도 9c에 도시된 예에서, 캐비티들(511), 리드들(512), 패들들(513), 및 트레이스들(514)을 포함하는 기판(510)은 기판(510)을 부분 에칭함으로써 형성될 수 있다. 일부 예들에서, 기판(510)은 리드 프레임 또는 에칭된 리드 프레임을 포함하거나 이들로 지칭될 수 있다.
일부 예들에서, 리드들(512)은 이전에 설명된 리드들(112)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 리드들(512)은 패들들(513) 및 트레이스들(514)로부터 돌출될 수 있다. 일부 예들에서, 패들들(513) 상에 위치된 리드들(512) 및 트레이스들(514) 상에 위치된 리드들(512)은 서로 전기적으로 분리될 수 있다. 리드들(512)은 기판(510)과 외부 구성요소 사이의 전기적 결합 경로들로서 제공될 수 있다. 일부 예들에서, 기판(510)은 캐비티(511)의 일 측면 상에서 트레이스(514)와 결합된 리드(512), 및 캐비티(511)의 다른 측면 상에서, 또는 캐비티(511)의 동일한 측면 상에서 패들(513)과 결합된 다수의 리드(512)를 포함할 수 있다. 전자 구성요소(120)가 예를 들어 도 9e에 도시된 바와 같이 캐비티(511) 내에 있을 때, 트레이스(514)와 결합된 리드(512) 및 패들(513)과 결합된 다수의 리드(512)는 전자 구성요소(120)의 상이한 측방 측면들에 있거나, 전자 구성요소의 동일한 측방 측면에 있을 수 있다.
일부 예들에서, 패들들(513)은 이전에 설명된 패들들(113)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 전자 구성요소(120)의 부분은 패들(513) 상에 실장될 수 있다. 일부 예들에서, 패들(513)의 부분은 캐비티 베이스(5111)의 부분을 정의할 수 있다. 패들(513)은 개구부들(110C)에 의해 트레이스(514)로부터 분리될 수 있다. 일부 예들에서, 패들들(513)의 면적들은 트레이스들(514)의 것들보다 더 클 수 있다.
일부 예들에서, 트레이스들(514)은 아일랜드들을 포함하거나 이들로 지칭될 수 있다. 전자 구성요소(120)의 부분은 트레이스(514) 상에 실장될 수 있다. 트레이스(514)의 부분은 캐비티 베이스(5111)의 부분을 정의할 수 있다. 트레이스들(514)은 개구부들(110C)에 의해 패들들(513)로부터 분리될 수 있다. 하나 이상의 리드(512)는 각각의 트레이스들(514) 상에 형성될 수 있다. 일부 예들에서, 패턴화되는 개구부들(110C)의 경로들을 단축하기 위해, 트레이스들(514)은 기판(510)의 에지들에 형성될 수 있다. 일부 예들에서, 트레이스들(514) 각각의 면적은 패들들(513) 각각보다 더 작을 수 있다.
도 9d는 나중의 제조 스테이지에서 전자 디바이스(500)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 9d의 스테이지 내의 특징들 또는 요소들은 도 2d의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 9d에 도시된 예에서, 인터페이스(140)는 캐비티들(511) 내에 위치된 패들들(513) 및 트레이스들(514) 상에 형성될 수 있다. 일부 예들에서, 인터페이스(140)는 캐비티 베이스(5111) 상에 형성될 수 있다. 개구부들(110C) 각각이 패들들(513) 각각과 트레이스들(514) 각각 사이에 형성되기 때문에, 인터페이스(140)의 면적은 전자 구성요소(120)보다 더 작을 수 있다.
도 9e는 나중의 제조 스테이지에서 전자 디바이스(500)의 단면도를 도시한다. 일부 예들에서, 도 9e의 스테이지 내의 특징들 또는 요소들은 도 2e의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 9e에 도시된 예에서, 전자 구성요소(120)는 인터페이스(140)에 부착될 수 있다. 일부 예들에서, 전자 구성요소(120)는 인터페이스 재료를 통해 인터페이스(140)에 부착될 수 있다. 전자 구성요소(120)는 패들(513) 및 트레이스(514) 상에 실장될 수 있고, 캐비티(511) 내에 수용될 수 있다. 일부 예들에서, 전자 구성요소(120)의 대부분은 패들(513) 상에 위치될 수 있고 전자 구성요소(120)의 부분은 개구부(110C)에 걸쳐 트레이스(514) 상에 위치될 수 있다.
전자 구성요소(120)는 제1 단자(121) 및 제2 단자(122)가 인터페이스(140)와 접촉하도록, 그리고 제3 단자(123)가 기판(510)에서 멀리 향하도록 캐비티(511) 내에 수용될 수 있다. 제1 단자(121)는 패들(513)의 인터페이스(140)에 전기적으로 결합될 수 있다. 일부 예들에서, 전자 구성요소(120)의 소스(121)는 패들(513)에 전기적으로 결합될 수 있다. 일부 예들에서, 제1 단자(121)는 전자 구성요소(120)와 기판(510) 사이의 전기 접점으로서 제공될 수 있다. 제2 단자(122)는 트레이스(514)의 인터페이스(140)에 전기적으로 결합될 수 있다. 일부 예들에서, 전자 구성요소(120)의 게이트(122)는 트레이스(514)에 전기적으로 결합될 수 있다. 일부 예들에서, 제2 단자(122)는 전자 구성요소(120)와 기판(510) 사이의 전기 접점으로서 제공될 수 있다. 제3 단자(123)는 기판(510)으로부터 노출될 수 있다. 일부 예들에서, 제3 단자(123)는 전자 구성요소(120)와 외부 구성요소 사이의 전기 접점으로서 제공될 수 있다.
도 9f는 나중의 제조 스테이지에서 전자 디바이스(500)의 단면도를 도시한다. 일부 예들에서, 도 9f의 스테이지 내의 특징들 또는 요소들은 도 2f의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 9f에 도시된 예에서, 디바이스 봉지재(130)는 기판(510)의 측면들(510A 또는 510B)을 밀봉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110) 상에 형성된 캐비티들(511), 개구부들(110C), 및 홈들(110D)을 충전할 수 있다. 디바이스 봉지재(130)는 리드들(512)을 노출한 채로 남길 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 리드들(512)과 실질적으로 동일 평면일 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)의 후방 측면을 노출하면서 캐비티들(511) 각각 내에 실장되는 전자 구성요소(120)의 측방 측면들을 커버할 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)의 후방 측면에서 제3 단자(123)를 노출할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 전자 구성요소(120)의 후방 측면과 실질적으로 동일 평면일 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(510B)을 완전히 밀봉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(510B)을 밀봉하지 않는다.
도 9g 내지 도 9j는 나중의 제조 스테이지에서 전자 디바이스(500)의 단면도들을 도시한다. 일부 예들에서, 도 9g 내지 도 9j의 스테이지들 내의 특징들 또는 요소들은 도 2g 내지 도 2j의 스테이지들 내의 대응하는 것들과 유사할 수 있다. 도 9g에 도시된 예에서, 도금(150)은 리드들(512) 및 제3 단자(123) 상에 형성될 수 있다. 일부 예들에서, 도금(150)은 리드들(512) 및 제3 단자(123) 상에 형성될 수 있고, 디바이스 봉지재(130)에 의해 노출된다. 일부 예들에서, 도금(150)은 리드들(512)의 노출된 부분들이 산화되는 것을 방지할 수 있다. 도금(150)은 리드들(512)과 외부 인터커넥트들 또는 외부 구성요소 사이의 전기 접점들로서 제공될 수 있다. 도금(150)은 제3 단자(123)와 외부 인터커넥트들 또는 외부 구성요소 사이의 전기 접점들로서 제공될 수 있다.
도 9g에 도시된 예에서, 기판들(510)을 분리하기 위한 싱귤레이션 공정이 수행될 수 있다. 일부 예들에서, 쏘잉 도구는 경계 라인들, 예를 들어 파선들을 따라 디바이스 봉지재(130) 및 기판(510)을 커팅할 수 있다. 쏘잉 도구는 홈들(110D)을 통과하면서 디바이스 봉지재(130) 및 기판(510)을 커팅할 수 있고, 도 9i에 도시된 바와 같이, 패들들(513)의 측방 측면들 및 트레이스들(514)의 측방 측면들은 노출될 수 있다. 따라서, 기판(510), 전자 구성요소(120), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함하는 전자 디바이스(500)가 완성될 수 있다.
일부 예들에서, 싱귤레이션은 홈(110D)을 통해 파선에서 수행될 수 있어, 전자 디바이스(500)의 반대 측면들에 리드들(512)(예를 들어, 전자 구성요소(120)의 일 측면에 하나 이상의 리드(512) 및 전자 구성요소(120)의 반대 측면에 다른 하나 이상의 리드(512))을 갖는 도 9i에 도시된 바와 같은 개별 전자 디바이스들(500)을 만들어 낸다.
일부 예들에서, 싱귤레이션은 전자 구성요소(120)에 인접한, 캐비티(511) 내의 봉지재(130)를 통해 파선에서 수행될 수 있어, 하나 이상의 리드(510)를 전자 구성요소(120)의 일 측면에 갖지만 반대 측면에 갖지 않는 도 9j에 도시된 바와 같은 개별 전자 디바이스들(500')을 만들어 낸다. 전자 디바이스(500')를 얻는 일부 예들에서, 리드들(512) 또는 홈(110D)은 도 9g의 2개의 전자 구성요소(120) 사이에 형성될 필요가 없고, 대신에 2개의 전자 구성요소(120)는 봉지재(130)가 2개의 전자 구성요소(120) 사이의 캐비티(511) 내에 있는 상태에서 단일 캐비티(511) 내에 제공될 수 있다.
임의로, 도 9h에 도시된 바와 같이, 싱귤레이션 공정은 웨터블 플랭크(5121)를 형성한 후에 수행될 수 있다. 일부 예들에서, 웨터블 플랭크(5121)는 이전에 설명된 웨터블 플랭크(1121)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 일부 예들에서, 도금(150)은 웨터블 플랭크(5121)에 의해 노출되는 리드들(512)의 측방 측면들 상에 형성될 수 있다.
도 9g와 유사하게, 일부 예들에서, 싱귤레이션은 웨터블 플랭크(5121)를 통해 파선에서 수행될 수 있어, 전자 디바이스(501)의 반대 측면들에 리드들(512)(예를 들어, 전자 구성요소(120)의 일 측면에 하나 이상의 리드(512) 및 전자 구성요소(120)의 반대 측면에 다른 하나 이상의 리드(512))을 갖는 개별 전자 디바이스들(501)을 만들어 낸다.
일부 예들에서, 싱귤레이션은 전자 구성요소(120)에 인접한, 캐비티(511) 내의 봉지재(130)를 통해 파선에서 수행될 수 있어, 전자 디바이스(501')의 일 측면에 하나 이상의 리드(512)를 갖지만 전자 디바이스(501')의 반대 측면에 어떠한 리드(512)도 갖지 않는 개별 전자 디바이스들(501')을 만들어 낸다. 전자 디바이스(501')를 얻는 일부 예들에서, 리드들(512) 또는 웨터블 플랭크(5121)는 도 9h의 2개의 전자 구성요소(120) 사이에 형성될 필요가 없고, 대신에 2개의 전자 구성요소(120)는 봉지재(130)가 2개의 전자 구성요소(120) 사이의 캐비티(511) 내에 있는 상태에서 단일 캐비티(511) 내에 제공될 수 있다.
도 9j는 예시적인 전자 디바이스(500')의 단면도를 도시한다. 도 9j에 도시된 예는 하나 이상의 리드(512)를 전자 디바이스(500')의 일 측면에 갖지만, 반대 측면에 갖지 않는 전자 디바이스(500')(도 2j의 디바이스(100')와 유사함)가 캐비티(511) 내의 봉지재(130)를 통해 도 9g 또는 도 9h의 싱귤레이션 파선을 따라 싱귤레이션함으로써 어떻게 달성될 수 있는지를 도시한다. 결과적인 전자 디바이스(500')는 도 9i에 도시된 전자 디바이스(500)의 버전보다 더 작은 크기일 수 있다.
도 10은 예시적인 전자 디바이스(600)의 단면도를 도시한다. 도 10에 도시된 예에서, 전자 디바이스(600)는 기판(610), 전자 구성요소(120), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함할 수 있다.
기판(610)는 캐비티들(611), 리드들(612), 패들들(613), 트레이스들(614), 및 기판 봉지재(615)를 포함할 수 있다. 캐비티(611)는 캐비티 베이스(6111) 및 캐비티 벽(6112)을 포함할 수 있다. 게이트 업 구성은 전자 디바이스(600)에 제시되며, 전자 구성요소(120)의 게이트(122)는 도 6에 도시된 바와 같이 상방을 향하거나 기판(610)을 향한다. 일부 예들에서, 기판 봉지재(615)는 트레이스(614)와 패들(613) 사이에 있을 수 있다. 디바이스 봉지재(130)는 캐비티(611)와 반대쪽에 있는 기판(610)의 측면과 접촉할 수 있고 기판 봉지재(615)와 접촉한다.
일부 예들에서, 기판(610)은 이전에 설명된 기판(510)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 본 예에서, 기판(610)은 예를 들어 패들(613)과 트레이스(614) 사이에, 기판(510)의 개구부들 내에 위치된 기판 봉지재(615)를 포함할 수 있다.
기판(610), 디바이스 봉지재(130), 및 도금들(140 및 150)은 반도체 패키지 또는 패키지로 지칭될 수 있고, 외부 요소들 또는 환경 노출로부터 전자 구성요소(120)에 대한 보호를 제공할 수 있다. 반도체 패키지는 외부 구성요소와 전자 구성요소(120) 사이에 전기적 결합을 제공할 수 있다.
도 11a 내지 도 11k는 예시적인 전자 디바이스(600)를 제조하기 위한 예시적인 방법의 단면도들 또는 평면도들을 도시한다. 일부 예들에서, 도 11의 스테이지들 내의 특징들 또는 요소들은 도 2의 스테이지들 내의 대응하는 것들과 유사할 수 있다.
도 11a는 초기 제조 스테이지에서 전자 디바이스(600)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 11a의 스테이지 내의 특징들 또는 요소들은 도 2a 또는 도 9a의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 11a에 도시된 예에서, 제1 측면(110A) 및 제1 측면(110A)과 반대쪽에 있는 제2 측면(110B)을 갖는 미가공 기판(110')이 준비될 수 있다. 미가공 기판(110')은 후속 처리를 통해 기판(610)으로 전이되거나 이것으로 지칭될 수 있다.
도 11b는 나중의 제조 스테이지에서 전자 디바이스(600)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 11b의 스테이지 내의 특징들 또는 요소들은 도 2b 또는 도 9b의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 11b에 도시된 예에서, 개구부들(110E)은 패턴화 공정을 통해 미가공 기판(110')의 측면(110B)에 형성될 수 있다. 개구부들(110E)은 미가공 기판(110')의 측면(110B) 내로 부분 에칭함으로써 홈들로서 형성될 수 있다. 일부 예들에서, 개구부들(110E)은 이전에 설명된 홈들(110D)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 일부 예들에서, 개구부들(110E)은 도 9b에 대해 설명된 개구부들(110C)과 유사한 레이아웃을 포함할 수 있다.
도 11c는 나중의 제조 스테이지에서 전자 디바이스(600)의 평면도 및 단면도를 도시한다. 도 11c에 도시된 예에서, 기판 봉지재(615)는 개구부들(110E) 내에 형성될 수 있다. 기판 봉지재(615)는 개구부들(110E)을 충전할 수 있다. 일부 예들에서, 기판 봉지재(615)는 이전에 설명된 디바이스 봉지재(130)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 일부 예들에서, 기판 봉지재는 봉지재(130)와 동일하거나 유사한 재료일 수 있다. 일부 예에서, 기판 봉지재(615)는 유기 유전체 리드프레임 수지를 포함할 수 있고 봉지재(130)는 몰드 화합물을 포함할 수 있다. 일부 예들에서, 봉지재(130) 및 기판 봉지재(615)는 상이한 유전체 재료들을 사용하여 개별 독립 공정들에서 형성될 수 있다. 일부 예들에서, 기판 봉지재(615)는 미가공 기판(110')의 측면(110B)과 실질적으로 동일 평면일 수 있거나, 기판 봉지재(615)는 미가공 기판(110')의 측면(110B)을 노출할 수 있다. 일부 예들에서, 기판 봉지재(615)는 미가공 기판(110')의 측면(110B)을 커버하기 위해 연장될 수 있다.
도 11d는 나중의 제조 스테이지에서 전자 디바이스(600)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 11d의 스테이지 내의 특징들 또는 요소들은 도 2c 또는 도 9c의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 11d에 도시된 예에서, 캐비티들(611)은 기판(610)의 측면(610A)에 형성될 수 있다. 일부 예들에서, 캐비티들(611)은 기판(610)의 측면(610A)을 부분 에칭함으로써 형성될 수 있다. 개구부들(110E)과 수직으로 정렬된, 캐비티들(611)의 부분들은 개구부들(110E) 내에 형성된 기판 봉지재(615)를 노출할 수 있다. 일부 예들에서, 기판 봉지재(615)는 캐비티 베이스(6111)와 동일 평면일 수 있다.
일부 예들에서, 홈들(110D)은 기판(610)을 부분 에칭함으로써 형성될 수 있다. 일부 예들에서, 홈들(110D)은 캐비티들(611)과 동시에 형성될 수 있다. 일부 예들에서, 홈들(110D)은 리드들(612)의 측방 측면들을 정의할 수 있다. 일부 예들에서, 홈들(110D)은 싱귤레이션 공정을 용이하게 할 수 있다.
도 11d에 도시된 예에서, 캐비티들(611), 리드들(612), 패들들(613), 트레이스들(614), 개구부들(110E), 홈들(110D), 및 기판 봉지재(615)을 포함하는 기판(610)은 기판(610)을 부분 에칭함으로써 형성될 수 있다. 일부 예들에서, 기판(610)은 리드 프레임, 에칭된 리드 프레임, 또는 미리 성형된 리드 프레임을 포함하거나 이들로 지칭될 수 있다.
일부 예들에서, 리드들(612)은 이전에 설명된 리드들(112 또는 512)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 리드들(612)은 패들들(613) 및 트레이스들(614)로부터 돌출될 수 있다. 일부 예들에서, 패들들(613) 상에 위치된 리드들(612) 및 트레이스들(614) 상에 위치된 리드들(612)은 서로 전기적으로 분리될 수 있다. 리드들(612)은 기판(610)과 외부 구성요소 사이의 전기적 결합 경로들로서 제공될 수 있다.
일부 예들에서, 패들들(613)은 이전에 설명된 패들들(113 또는 513)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 일부 예들에서, 패들(613)의 부분은 캐비티 베이스(6111)의 부분을 정의할 수 있다. 패들(613)은 기판 봉지재(615) 또는 개구부(110E)에 의해 트레이스(614)로부터 분리될 수 있다. 일부 예들에서, 패들들(613)의 면적들은 트레이스들(614)의 것들보다 더 클 수 있다.
일부 예들에서, 트레이스들(614)은 이전에 설명된 트레이스들(514)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 트레이스(614)의 부분은 캐비티 베이스(6111)의 부분을 정의할 수 있다. 트레이스들(614)은 기판 봉지재(615) 또는 개구부(110E)에 의해 패들들(613)로부터 분리될 수 있다.
도 11e는 나중의 제조 스테이지에서 전자 디바이스(600)의 평면도 및 단면도를 도시한다. 일부 예들에서, 도 11e의 스테이지 내의 특징들 또는 요소들은 도 2d 또는 도 9d의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 11e에 도시된 예에서, 인터페이스(140)는 캐비티들(611) 내에 위치된 패들들(613) 및 트레이스들(614) 상에 형성될 수 있다. 일부 예들에서, 인터페이스(140)는 캐비티 베이스(6111) 상에 형성될 수 있다.
도 11f는 나중의 제조 스테이지에서 전자 디바이스(600)의 단면도를 도시한다. 일부 예들에서, 도 11f의 스테이지 내의 특징들 또는 요소들은 도 2e 또는 도 9e의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 11f에 도시된 예에서, 전자 구성요소(120)는 인터페이스(140)에 부착될 수 있다. 전자 구성요소(120)는 패들들(613) 및 트레이스들(614) 상에 실장될 수 있고, 캐비티(611) 내에 수용될 수 있다. 일부 예들에서, 전자 구성요소(120)의 대부분은 패들(613) 상에 위치될 수 있고 전자 구성요소(120)의 부분은 개구부(110E)에 걸쳐 트레이스(614)에 위치될 수 있다.
전자 구성요소(120)는 제1 단자(121) 및 제2 단자(122)가 인터페이스(140)와 접촉하도록, 그리고 제3 단자(123)가 기판(510)에서 멀리 향하도록 캐비티(611) 내에 수용될 수 있다. 제1 단자(121)는 패들(613)의 인터페이스(140)에 전기적으로 결합될 수 있다. 일부 예들에서, 전자 구성요소(120)의 소스(121)는 패들(613)에 전기적으로 결합될 수 있다. 제2 단자(122)는 트레이스(614)의 인터페이스(140)에 전기적으로 결합될 수 있다. 일부 예들에서, 전자 구성요소(120)의 게이트(122)는 트레이스(614)에 전기적으로 결합될 수 있다. 제3 단자(123)는 기판(610)으로부터 노출될 수 있다.
도 11g는 나중의 제조 스테이지에서 전자 디바이스(600)의 단면도를 도시한다. 일부 예들에서, 도 11g의 스테이지 내의 특징들 또는 요소들은 도 2f 또는 도 9f의 스테이지 내의 대응하는 것들과 유사할 수 있다. 도 11g에 도시된 예에서, 디바이스 봉지재(130)는 기판(510)의 측면들(610A 또는 610B)을 밀봉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(610) 상에 형성된 캐비티들(611) 및 홈들(110D)을 충전할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판 봉지재(615)와 전자 구성요소(120)의 전방 측면 사이에 형성될 수 있다. 디바이스 봉지재(130)는 리드들(612)을 노출한 채로 남길 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 리드들(612)과 실질적으로 동일 평면일 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)의 후방 측면을 노출하면서 캐비티들(611) 각각 내에 실장되는 전자 구성요소(120)의 측방 측면들을 커버할 수 있다. 디바이스 봉지재(130)는 전자 구성요소(120)으 후방 측면에서 제3 단자(123)를 노출할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 전자 구성요소(120)의 후방 측면과 실질적으로 동일 평면일 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(610B) 위를 완전히 밀봉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(110)의 측면(610B) 위를 밀봉하지 않는다.
도 11h 내지 도 11k는 나중의 제조 스테이지에서 전자 디바이스(600)의 단면도들을 도시한다. 일부 예들에서, 도 11h 내지 도 11k의 스테이지들 내의 특징들 또는 요소들은 도 2g 내지 도 2j 또는 도 9g 내지 도 9j의 스테이지들 내의 대응하는 것들과 유사할 수 있다. 도 11h에 도시된 예에서, 도금(150)은 리드들(512) 및 제3 단자(123) 상에 형성될 수 있다. 일부 예들에서, 도금(150)은 리드들(512) 및 제3 단자(123) 상에 형성될 수 있고, 디바이스 봉지재(130)에 의해 노출된다. 일부 예들에서, 도금(150)은 리드들(612)의 노출된 부분들이 산화되는 것을 방지할 수 있다. 도금(150)은 리드들(612)과 외부 인터커넥트들 또는 외부 구성요소 사이의 전기 접점들로서 제공될 수 있다. 도금(150)은 제3 단자(123)와 외부 인터커넥트들 또는 외부 구성요소 사이의 전기 접점들로서 제공될 수 있다.
도 11h에 도시된 예에서, 기판들(610)을 분리하기 위한 싱귤레이션 공정이 수행될 수 있다. 일부 예들에서, 쏘잉 도구는 경계 라인들, 예를 들어 파선들을 따라 디바이스 봉지재(130) 및 기판(610)을 커팅할 수 있다. 쏘잉 도구는 홈들(110D)을 통과하면서 디바이스 봉지재(130) 및 기판(610)을 커팅할 수 있고, 도 11j에 도시된 바와 같이, 패들들(613)의 측방 측면들 및 트레이스들(614)의 측방 측면들은 노출될 수 있다. 따라서, 기판(610), 전자 구성요소(120), 기판 봉지재(615), 디바이스 봉지재(130), 및 도금들(140 및 150)을 포함하는 전자 디바이스(600)가 완성될 수 있다.
일부 예들에서, 싱귤레이션은 홈들(110D)를 통해 파선에서 수행될 수 있어 전자 디바이스(600)의 반대 측면들에 리드들(612)을 갖는 도 11j에 도시된 바와 같은 개별 전자 디바이스들(600)을 만들어 낸다.
일부 예들에서, 싱귤레이션은 전자 구성요소(120)에 인접한, 캐비티(611) 내의 봉지재(130)를 통해 파선에서 수행될 수 있어, 하나 이상의 리드(612)를 전자 구성요소(120)의 일 측면에 갖지만 반대 측면에 갖지 않는 도 11k에 도시된 바와 같은 개별 전자 디바이스들(600')을 만들어 낸다. 전자 디바이스(600')를 얻는 일부 예들에서, 리드들(612) 또는 홈(110D)은 도 11g의 2개의 전자 구성요소(120) 사이에 형성될 필요가 없고, 대신에 2개의 전자 구성요소(120)는 봉지재(130)가 2개의 전자 구성요소(120) 사이의 캐비티(611) 내에 있는 상태에서 단일 캐비티(611) 내에 제공될 수 있다.
임의로, 도 11i에 도시된 바와 같이, 싱귤레이션 공정은 웨터블 플랭크(6121)를 형성한 후에 수행될 수 있다. 일부 예들에서, 웨터블 플랭크(6121)는 이전에 설명된 웨터블 플랭크(1121)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 일부 예들에서, 도금은 웨터블 플랭크(6121)에 의해 노출되는 리드들(612)의 측방 측면들 상에 형성될 수 있다.
도 11h와 유사하게, 일부 예들에서, 싱귤레이션은 웨터블 플랭크(6121)를 통해 파선에서 수행될 수 있어, 전자 디바이스(601)의 반대 측면들에 리드들(612)(예를 들어, 전자 구성요소(120)의 일 측면에 하나 이상의 리드(612) 및 전자 구성요소(120)의 반대 측면에 다른 하나 이상의 리드(612))을 갖는 개별 전자 디바이스들(601)을 만들어 낸다.
일부 예들에서, 싱귤레이션은 전자 구성요소(120)에 인접한, 캐비티(611) 내의 봉지재(130)를 통해 파선에서 수행될 수 있어, 전자 디바이스(601')의 일 측면에 하나 이상의 리드(612)를 갖지만 전자 디바이스(601')의 반대 측면에 어떠한 리드(612)도 갖지 않는 개별 전자 디바이스들(601')을 만들어 낸다. 전자 디바이스(601')를 얻는 일부 예들에서, 리드들(612) 및 웨터블 플랭크(6121)는 도 11h의 2개의 전자 구성요소(120) 사이에 형성될 필요가 없고, 대신에 2개의 전자 구성요소(120)는 봉지재(130)가 2개의 전자 구성요소(120) 사이의 캐비티(611) 내에 있는 상태에서 단일 캐비티(611) 내에 제공될 수 있다.
도 11k는 예시적인 전자 디바이스(600')의 단면도를 도시한다. 도 11k에 도시된 예는 하나 이상의 리드(612)을 전자 디바이스(600')의 일 측면에 갖지만, 반대 측면에 갖지 않는 전자 디바이스(600')(도 2j의 디바이스(100') 또는 도 9j의 디바이스(500')와 유사함)가 캐비티(611) 내의 봉지재(130)를 통해 도 11h 또는 도 11i의 싱귤레이션 파선을 따라 싱귤레이션함으로써 어떻게 달성될 수 있는지를 도시한다. 결과적인 전자 디바이스(600')는 도 11j에 도시된 전자 디바이스(600)의 버전보다 더 작은 크기일 수 있다.
도 12는 예시적인 전자 디바이스(700)의 단면도를 도시한다. 도 12에 도시된 예에서, 전자 디바이스(700)는 기판(610), 전자 구성요소(120), 디바이스 봉지재(130), 도금들(140 및 150), 및 코팅(770)을 포함할 수 있다. 전자 디바이스(700)는 전자 디바이스(600)(도 10 내지 도 11)와 같은, 여기에 설명된 다른 전자 디바이스들과 유사할 수 있다.
본 예에서, 디바이스 봉지재(130)는 기판(610)의 측면(610B) 및 기판 봉지재(615)를 노출할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(610)의 측면(610B)과 실질적으로 동일 평면인 기판 봉지재(615)의 부분을 노출할 수 있다. 일부 예들에서, 전자 디바이스(700)는 도 10 내지 도 11에 도시된 전자 디바이스(600)로부터 기판(610)의 측면(610B)을 커버하는 봉지재(130)를 제거함으로써 형성될 수 있다. 일부 예들에서, 기판(610)의 측면(610B) 상에 위치된 봉지재(130)는 에칭 또는 그라인딩에 의해 제거될 수 있다. 일부 예들에서, 패들(613)의 두께는 예컨대 기판(610)의 측면(610B)으로부터 봉지재(130)를 제거할 때, 또한 얇게 될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(610)의 캐비티들(611) 내에 형성될 수 있고 기판(610)의 측면들(610A 및 610B), 기판 봉지재(615)의 부분, 및 전자 구성요소(120)의 제3 단자(123)를 노출하면서 전자 구성요소(120)의 사이드 측면들을 밀봉할 수 있다.
일부 예들에서, 코팅(770)는 기판(610)의 노출된 측면(610B) 상에 형성될 수 있다. 코팅(770)은 패들들(613) 및 트레이스들(614) 상에 형성될 수 있다. 일부 예들에서, 코팅(770)은 이전에 설명된 도 5의 코팅(362)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 일부 예들에서, 코팅(770)은 전도성 재료 또는 절연 재료를 포함할 수 있다. 일부 예들에서, 코팅(770)은 패들들(613) 또는 트레이스들(614)이 산화되는 것을 방지할 수 있다. 일부 예들에서, 코팅(770)은 패들들(613) 또는 트레이스들(614)이 외부 구성요소와 전기 접촉하는 것을 방지할 수 있다.
열적 및 전기적 성질들을 최대화하기 위해, 도 1 내지 도 12에 대해 설명된 전자 디바이스들은 패키지의 부피 내에서 전도성 재료의 양을 최대화하도록 구성될 수 있다. 그러한 목표를 용이하게 하기 위해, (예를 들어 리드프레임과 전자 디바이스 사이의 클립이 아니라) 기판(110, 410, 510, 610)과 같은 연속 전도성 기판의 사용은 도 1 내지 도 12의 각각의 전자 디바이스들 내의 전도성 재료의 양이 70% 이상일 수 있게 할 수 있다.
간결성을 위해, 웨터블 플랭크 옵션들을 명시적으로 예시하지 않고 도시되거나 설명되었던 예시적인 전자 디바이스들이 또한 다른 예들에 대해 설명된 유사한 웨터블 플랭크 구조체들 또는 제작을 사용하여, 웨터블 플랭크 옵션들을 포함하거나 지지하도록 구성될 수 있다는 점이 주목된다. 예를 들어, 전자 디바이스들(200, 300, 400, 700)은 웨터블 플랭크(1121)(도 2h), 웨터블 플랭크(5121)(도 9h), 웨터블 플랭크(6121)(도 11i), 또는 변형들에 대해 설명된 것들과 유사한 웨터블 플랭크 특징들을 포함할 수 있다.
도 13은 예시적인 모듈 디바이스(80)의 단면도를 도시한다. 도 13에 도시된 예에서, 모듈 디바이스(80)는 하나 이상의 전자 디바이스(800), 하나 이상의 전자 디바이스(801), 기판(810), 기판(820), 모듈 봉지재(830), 및 하나 이상의 수직 인터커넥트(840 또는 850)를 포함할 수 있다. 일부 예들에서, 기판(810 및 820)이 적층된 모듈 디바이스(80)는 패키지 온 패키지(POP) 디바이스를 포함하거나 이것으로 지칭될 수 있다.
전자 디바이스들(800 또는 801)은 기판(810) 또는 기판(820)에 전기적으로 결합될 수 있다. 일부 예들에서, 전자 디바이스들(800 또는 801)은 기판(810)의 상단 측면, 기판(810)의 하단 측면, 기판(820)의 상단 측면, 또는 기판(820)의 하단 측면에 결합될 수 있다.
일부 예들에서, 전자 디바이스(800) 중 어느 것은 이전에 설명된 전자 디바이스들(100, 200, 300, 400, 500, 600, 또는 700) 중 어느 것과 유사할 수 있다. 일부 예들에서, 전자 디바이스(801)는 하나 이상의 반도체 다이, 반도체 칩 또는 반도체 패키지를 포함할 수 있다. 일부 예들에서, 전자 구성요소(801)는 수동 구성요소들, 또는 능동 구성요소들을 포함할 수 있다. 일부 예들에서, 전자 구성요소(801)는 와이어 본딩 구조체들 또는 플립 칩 본딩 구조체들을 포함할 수 있다.
기판(810)은 전도성 구조체(811), 기판 단자(812), 및 유전체 구조체(815)를 포함할 수 있다. 일부 예들에서, 전도성 구조체(811)는 하나 이상의 트레이스, 패드들, 단자들, 비아들, 언더 범프 금속화(UBM), 전도체들, 전도성 재료들, 전도성 패턴들, 전도성 경로들, 전도성 층들, 재분배 층들(RDL), 배선 패턴들, 트레이스 패턴들, 또는 회로 패턴들을 포함하거나 이들로 지칭될 수 있다. 기판(810)은 약 100 ㎛ 내지 약 600 ㎛ 범위의 두께를 가질 수 있다.
예를 들어, 전도성 구조체(811)는 도전성 재료, 예컨대 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 텅스텐(W), 티타늄/텅스텐, 니켈(Ni), 금(Au), 또는 은(Ag)을 포함할 수 있다. 전도성 구조체(811)는 예를 들어, 스퍼터링, 무전해 도금, 전기도금, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 원자 층 증착(ALD), 저압 화학 기상 증착(LPCVD), 또는 플라즈마 강화 화학 기상 증착(PECVD)을 사용하여 형성될 수 있다. 전도성 구조체(811)의 부분은 기판(810)의 상단 및 하단 측면들에 노출될 수 있다. 전도성 구조체(811)는 기판(810)에 걸쳐 신호들, 전류들, 또는 전압들을 전달하거나 재분배할 수 있다.
기판 단자들(812)은 전도성 구조체(811)에 결합될 수 있거나 전도성 구조체의 일부일 수 있다. 일부 예들에서, 기판 단자들(812)은 기판(810)의 상단 또는 하단 측면들에 노출되어 위치될 수 있다. 일부 예들에서, 기판 단자들(812)은 패드들, 랜드들, UBM들, 스터드들, 또는 범프들을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 전자 디바이스들(800 또는 801), 또는 수직 인터커넥트들(840 또는 850)은 기판 단자들(812)에 결합될 수 있다. 기판 단자들(812)은 기판(810)과 전자 디바이스들(800 또는 801) 사이에 또는 기판(810)과 수직 인터커넥트들(840 또는 850) 사이에 전기 접점들을 제공할 수 있다.
유전체 구조체(815)는 하나 이상의 유전체 층, 패시베이션 층들, 땜납 마스크 층들, 코어 층들 또는 프리프레그 층들을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 유전체 구조체(815)는 전기 절연 재료, 예컨대 폴리머, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤조옥사졸(PBO), 비스말레이미드 트리아진(BT), 성형 재료, 페놀 수지, 에폭시, 실리콘, 또는 아크릴레이트 폴리머를 포함할 수 있다. 일부 예들에서, 유전체 구조체(815)는 다양한 공정들 중 어느 것에 의해, 예컨대 열 산화, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 시트 적층, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 또는 증발에 의해 형성될 수 있다. 유전체 구조체(815)는 외부 요소들 또는 환경 노출로부터 전도성 구조체(811)에 대한 보호를 제공할 수 있다. 일부 예들에서, 유전체 구조체(815)는 전도성 구조체(811)의 부분을 기판(810)의 상단 및 하단 측면들에 노출할 수 있다.
일부 예들에서, 기판(820)은 이전에 설명된 기판(810)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 예를 들어, 기판(820)은 전도성 구조체(821), 기판 단자들(822), 및 유전체 구조체(825)를 포함할 수 있고, 기판(810)의 전도성 구조체(811), 기판 단자들(812), 및 유전체 구조체(815)와 대응적으로 유사할 수 있다. 일부 예들에서, 기판(820)은 기판(810) 상에 실장되거나, 기판에 걸쳐 형성될 수 있다. 일부 예들에서, 기판(810) 또는 기판(820)은 라미네이트 기판, 미리 형성된 기판, 또는 RDL 기판을 포함하거나 이들로 지칭될 수 있다.
일부 예들에서, 기판(810) 또는 기판(820)은 미리 형성된 기판일 수 있다. 미리 형성된 기판은 전자 디바이스에의 부착 전에 제조될 수 있고 각각의 전도성 층들 사이의 유전체 층들을 포함할 수 있다. 전도성 층들은 구리를 포함할 수 있고 전기도금 공정을 사용하여 형성될 수 있다. 유전체 층들은 비교적 더 두꺼운 비광 정의 가능 층(non-photo-definable layers)들일 수 있고 액체가 아니라 오히려 미리 형성된 필름으로서 부착될 수 있고 강성 또는 구조적 지지를 위해 스트랜드들, 위브들, 또는 다른 무기 입자들과 같은 충전제들을 갖는 수지를 포함할 수 있다. 유전체 층들이 비광 정의 가능하기 때문에, 비아들 또는 개구부들과 같은 특징들은 드릴 또는 레이저를 사용함으로써 형성될 수 있다. 일부 예들에서, 유전체 층들은 프리프레그 재료 또는 아지노모토 빌드업 필름(ABF)을 포함할 수 있다. 미리 형성된 기판은 예를 들어, 비스말레이미드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구 코어 구조체 또는 캐리어를 포함할 수 있고, 유전체 및 전도성 층들은 영구 코어 구조체 상에 형성될 수 있다. 다른 예들에서, 미리 형성된 기판은 코어리스 기판일 수 있고 영구 코어 구조체를 생략하며, 유전체 및 전도성 층들은 희생 캐리어 상에 형성될 수 있고 유전체 및 전도성 층들의 형성 후에 그리고 전자 디바이스에의 부착 전에 제거된다. 미리 형성된 기판은 인쇄 회로 보드(PCB) 또는 라미네이트 기판으로 참조될 수 있다. 그러한 미리 형성된 기판은 세미-애디티브 또는 수정된-세미-애디티브 공정을 통해 형성될 수 있다. 본 개시에서의 다른 기판들은 또한 미리 형성된 기판을 포함할 수 있다.
일부 예들에서, 기판(810) 또는 기판(820)은 재분배 층("RDL") 기판일 수 있다. RDL 기판들은 (a) RDL 기판이 전기적으로 결합되어야 하는 전자 디바이스 위에 층마다 형성될 수 있거나, (b) 전자 디바이스 및 RDL 기판이 함께 결합된 후에 전적으로 제거되거나 적어도 부분적으로 제거될 수 있는 캐리어 위에 층마다 형성될 수 있는 하나 이상의 전도성 재분배 층 및 하나 이상의 유전체 층을 포함할 수 있다. RDL 기판들은 웨이퍼 레벨 공정에서 원형 웨이퍼 상에 웨이퍼 레벨 기판으로서, 또는 패널 레벨 공정에서 직사각형 또는 정사각형 패널 캐리어 상에 패널 레벨 기판으로서 층마다 제조될 수 있다. RDL 기판들은 집합적으로 (a) 전자 디바이스의 풋프린트 외부에 전기 트레이스들을 팬-아웃하거나, (b) 전자 디바이스의 풋프린트 내에 전기 트레이스들을 팬-인하도록 구성된 각각의 전도성 재분배 패턴들 또는 트레이스들을 정의하는 하나 이상의 전도성 층으로 교대로 적층된 하나 이상의 유전체 층을 포함할 수 있는 애디티브 빌드업 공정에서 형성될 수 있다. 전도성 패턴들은 예를 들어, 전기도금 공정 또는 무전해 도금 공정과 같은 도금 공정을 사용하여 형성될 수 있다. 전도성 패턴들은 예를 들어, 구리 또는 다른 도금 가능 금속과 같은 도전성 재료를 포함할 수 있다. 전도성 패턴들의 위치들은 예를 들어, 포토리소그래픽 마스크를 형성하기 위해 포토리소그래피 공정과 같은 광 패턴화 공정 및 포토레지스트 재료를 사용하여 이루어질 수 있다. RDL 기판의 유전체 층들은 광 패턴화 공정으로 패턴화될 수 있으며, 광 패턴화 공정은 유전체 층들 내에 비아들과 같은 원하는 특징들을 광 패턴화하기 위해 광이 노출되는 포토리소그래픽 마스크를 포함할 수 있다. 유전체 층들은 예를 들어, 폴리이미드(PI), 벤조사이클로부텐(BCB), 또는 폴리벤조옥사졸(PBO)과 같은 광 정의 가능 유기 유전체 재료들로 제조될 수 있다. 그러한 유전체 재료들은 미리 형성된 필름으로서 부착된 것이 아니라, 액체 형태로 스핀 온되거나 그렇지 않으면 코팅될 수 있다. 원하는 광 정의된 특징들의 적절한 형성을 허가하기 위해, 그러한 광 정의 가능 유전체 재료들은 구조적 강화제들을 생략할 수 있거나 광 패턴화 공정으로부터의 광을 방해할 수 있는, 스트랜드들, 위브들, 또는 다른 입자들 없이 충전제가 없을 수 있다. 일부 예들에서, 무충전제 유전체 재료들의 그러한 무충전제 특성들은 결과적인 유전체 층의 두께의 감소를 허가할 수 있다. 위에 설명된 광 정의 가능 유전체 재료들이 유기 재료들일 수 있지만, 다른 예들에서 RDL 기판들의 유전체 재료들은 하나 이상의 무기 유전체 층을 포함할 수 있다. 무기 유전체 층(들)의 일부 예들은 질화 실리콘(Si3N4), 산화 실리콘(SiO2), 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 무기 유전체 층(들)은 광 정의된 유기 유전체 재료들을 사용하는 대신에 산화 또는 질화 공정을 사용하여 무기 유전체 층들을 성장시킴으로써 형성될 수 있다. 그러한 무기 유전체 층들은 스트랜드들, 위브들, 또는 다른 다른 무기 입자들 없이, 충전제가 없을 수 있다. 일부 예들에서, RDL 기판들은 예를 들어, 비스말레이미드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구 코어 구조체 또는 캐리어를 생략할 수 있고 이들 유형들의 RDL 기판들은 코어리스 기판으로 지칭될 수 있다. 본 개시에서의 다른 기판들은 또한 RDL 기판을 포함할 수 있다.
일부 예들에서, 모듈 봉지재(830)는 이전에 설명된 디바이스 봉지재(130)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 일부 예들에서, 전자 디바이스(800)는 기판(810)과 기판(820) 사이에 있을 수 있다. 일부 예들에서, 모듈 봉지재(830)는 기판(810)과 기판(820) 사이에 형성될 수 있다. 봉지재(830)는 전자 디바이스(800)의 측방 측면과 접촉할 수 있다. 일부 예들에서, 모듈 봉지재(830)는 기판(820) 상에 형성될 수 있다. 모듈 봉지재(830)는 기판(810) 또는 기판(820)에 결합된 전자 디바이스들(800 또는 801) 또는 수직 인터커넥트들(840 또는 850)을 밀봉할 수 있다. 수직 인터커넥트들(840 또는 850)은 전도성 구조체(811 또는 821)와 결합될 수 있다. 일부 예들에서, 모듈 봉지재(830)는 외부 요소들 또는 환경 노출로부터 전자 디바이스들(800 또는 801) 또는 수직 인터커넥트들(840 또는 850)에 대한 보호를 제공할 수 있다. 모듈 봉지재(830)는 약 150 ㎛ 내지 약 300 ㎛ 범위의 두께를 가질 수 있다.
일부 예들에서, 수직 인터커넥트들(840 또는 850)은 기판(810) 및 기판(820)을 서로 전기적으로 결합할 수 있다. 수직 인터커넥트들(840 또는 850)은 기판들(810 또는 820)의 기판 단자들(812 또는 822)에 결합될 수 있다. 일부 예들에서, 수직 인터커넥트들(840 또는 850)은 기판들(810 또는 820) 사이의 전기적 결합 경로들로서 제공될 수 있다. 일부 예들에서, 수직 인터커넥트들(840 또는 850)의 높이들은 기판들(810 또는 820) 사이에 위치된 모듈 봉지재(830)의 높이에 대응할 수 있다.
일부 예들에서, 수직 인터커넥트들(840)은 땜납 볼들, 금속 코어 볼들, 금속 코어 땜납 코팅된 볼들, 수직 와이어들, 포스트들, 필라들, 또는 범프들을 포함하거나 이들로 지칭될 수 있다. 수직 인터커넥트들(840)은 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, 또는 Sn-Ag-Cu를 포함할 수 있다. 수직 인터커넥트들(840)은 예를 들어, 볼 드롭 공정, 스트린 프린팅 공정, 전기도금 공정, 또는 증착 공정에 의해 형성될 수 있다.
일부 예들에서, 수직 인터커넥트들(850)은 리드 프레임 큐브들을 포함하거나 이들로 지칭될 수 있다. 리드 프레임 큐브(850)는 리드들(851) 및 봉지재(852)를 포함할 수 있다. 일부 예들에서, 리드들(851)은 기판(810)의 기판 단자(812)와 기판(820)의 기판 단자(822) 사이에 전기적으로 결합될 수 있다. 일부 예들에서, 리드 프레임 큐브(850)는 리드들(851) 상에 형성된 도금을 포함할 수 있고, 도금은 기판 단자들(812 또는 822)에 연결될 수 있다. 일부 예들에서, 리드들(851)은 봉지재(852)에 의해 서로 전기적으로 분리될 수 있다.
일부 예들에서, 수직 인터커넥트(850)는 봉지재(852)에 의해 둘러싸여지는, 구리와 같은 금속의 실질적으로 수직 칼럼들을 포함하는 구리 칼럼 큐브들(CCC)을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 수직 칼럼들은 수직 와이어들 또는 도금 칼럼들을 포함할 수 있다. 일부 예들에서, 봉지재(852)는 상단에서 하단까지 CCC의 수직 칼럼들을 둘러쌀 수 있다.
일부 예들에서, 모듈 디바이스(80)는 임의로 기판(810 또는 820) 중 하나만을 포함하지만 기판(810 또는 820) 중 다른 것을 포함하지 않을 수 있다. 예를 들어, 모듈 디바이스(80)는 수직 인터커넥트들(840)/850의 부분, 또는 전자 디바이스(800)의 부분이 하부 모듈 봉지재(830)로부터 노출되거나 돌출될 수 있도록 기판(810)이 없을 수 있다. 더욱이, 일부 예들에서, 모듈 디바이스(80)는 모듈 봉지재(830)를 포함하지 않거나 갖지 않는다. 일부 예들에서, 모듈 봉지재(830)는 기판(810 또는 820)의 일 측면 상에 있지만 기판(810 또는 820)의 반대 측면 상에 있지 않을 수 있다. 일부 예들에서, 전자 디바이스(800)는 전자 디바이스를 밀봉하는 봉지재(830)의 층의 두께를 통해, 예컨대 기판(810)으로부터 기판(820)으로, 또는 기판(820)의 상단으로부터 상부 봉지재(830)의 상단으로, 또는 기판(820)의 하단으로부터 하부 봉지재(830)의 하단으로 완전히 연장될 수 있다. 일부 예들에서, 전자 디바이스(800)의 상단 또는 하단, 예컨대 기판(820)의 상단 측면에 결합된 전자 디바이스(800)의 상단, 또는 기판(820)의 하단에 결합된 전자 디바이스(800)의 하단은 봉지재(830)에 의해 밀봉될 수 있다. 일부 예들에서, 모듈 디바이스(80)는 기판(820)을 포함하지만 기판(810)을 포함하지 않을 수 있고, 기판(820)은 라미네이트 기판을 포함할 수 있다. 일부 예들에서, 모듈 봉지재(830)는 기판(820)의 일 측면 상에 있지만 기판(820)의 반대 측면 상에 있지 않을 수 있다.
도 14a 내지 도 14e는 예시적인 리드 프레임 큐브(850)를 제조하기 위한 예시적인 방법의 단면도들을 도시한다. 도 14a는 초기 제조 스테이지에서 리드 프레임 큐브(850)의 단면도를 도시한다.
도 14a에 도시된 예에서, 제1 측면(850A) 및 제1 측면(850A)과 반대쪽에 있는 제2 측면(850B)을 갖는 미가공 기판(850')이 준비될 수 있다. 일부 예들에서, 미가공 기판(850')은 이전에 설명된 미가공 기판(110')의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다.
도 14b는 나중의 제조 스테이지에서 리드 프레임 큐브(850)의 단면도를 도시한다. 도 14b에 도시된 예에서, 홈들(850C)은 미가공 기판(850')의 측면(850B)을 부분 에칭함으로써 형성될 수 있다. 홈들(850C)은 미가공 기판(850')의 제2 측면(850B)을 따라 서로 측방으로 이격되어 형성될 수 있다. 일부 예들에서, 홈들(850C)은 리드들(851)의 측방 측면들의 부분들을 정의할 수 있다.
도 14c는 나중의 제조 스테이지에서 리드 프레임 큐브(850)의 단면도를 도시한다. 도 14c에 도시된 예에서, 봉지재(852)는 미가공 기판(850')의 측면(850B)을 밀봉할 수 있다. 일부 예들에서, 봉지재(852)는 봉지재들(130 또는 615)의 것들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다. 봉지재(852)는 홈들(850C)을 충전할 수 있다. 봉지재(852)는 미가공 기판(850')의 측면(850B)을 노출하기 위해 형성되거나 그라인딩될 수 있다.
도 14d는 나중의 제조 스테이지에서 리드 프레임 큐브(850)의 단면도를 도시한다. 도 14d에 도시된 예에서, 홈들(850D)은 미가공 기판(850')의 측면(850A)을 부분 에칭함으로써 형성될 수 있다. 홈들(850D)은 리드들(851)을 수직으로 정의하기 위해 홈들(850C)과 수직으로 정렬될 수 있다. 일부 예들에서, 홈들(850D)은 봉지재(852) 또는 홈들(850C)에 도달하기 위해 연장될 수 있고, 따라서 인접 리드들(851)을 서로 전기적으로 분리하거나 격리할 수 있다. 일부 예들에서, 홈들(850D)은 형상이 아치형일 수 있고 리드들(851) 사이에 있을 수 있다. 일부 예들에서, 홈들(850D)은 리드들(851)의 측방 측면들의 부분들을 구성할 수 있다. 임의로, 봉지재(852)와 유사한 다른 봉지재 층은 또한 홈들(850D)을 충전하기 위해 도포될 수 있다.
도 14d에 도시된 예에서, 싱귤레이션 공정은 리드들(851) 및 봉지재(852)를 포함하는 리드 프레임 상에 수행될 수 있다. 일부 예들에서, 쏘잉 도구는 경계 라인들, 예를 들어 파선들을 따라 봉지재(852)를 커팅할 수 있고, 따라서 리드 프레임 큐브(850)는 도 14e에 도시된 바와 같이 형성될 수 있다. 일부 예들에서, 리드 프레임 큐브(850)는 경계 라인들을 조정함으로써 도 14e에 도시된 것보다 더 많거나 더 적은 리드들(851)을 포함할 수 있다. 일부 예들에서, 도금들은 리드들(851)의 상단 및 하단 측면들 상에 형성될 수 있다.
도 15a 내지 도 15d는 예시적인 전자 디바이스(1-100)의 단면도, 상단 평면도, 하단 평면도, 및 X-선 상단 평면도를 도시한다. 도 15a 내지 도 15d에 도시된 예에서, 전자 디바이스(1-100)는 기판(1-110), 기판(1-120), 전자 구성요소(120), 디바이스 봉지재(130), 및 인터페이스(140)를 포함할 수 있다. 일부 예들에서, 인터페이스(140)는 전도성 인터페이스를 포함할 수 있다.
기판(1-110)은 리드(1-112), 패들(1-113), 캐비티(1-111), 및 타이 바(1-115)를 포함할 수 있다. 기판(1-120)은 리드(1-122), 트레이스(1-123), 및 타이 바(1-125)를 포함할 수 있다. 리드(1-122)는 리드(1-122A) 및 리드(1-122B)를 포함할 수 있다. 트레이스(1-123)는 트레이스(1-123A) 및 트레이스(1-123B)를 포함할 수 있다. 전자 구성요소(120)는 제1 단자(121), 상단 측면 상의 제2 단자(122), 및 하단 측면 상의 제3 단자(123)를 포함할 수 있고, 기판(1-110) 위에 있을 수 있다. 일부 예들에서, 기판(1-110)은 베이스 또는 패들(1-113)을 포함할 수 있으며, 리드(1-122)는 베이스 위에 연장될 수 있다. 전자 구성요소(120)는 베이스 또는 패들(1-113) 위에 있을 수 있다. 일부 예들에서, 제3 단자(123)는 기판(1-110)과 결합될 수 있다. 기판(1-120)는 전자 구성요소(1-122) 위에 있을 수 있고, 제1 단자(121)는 기판(1-120)과 결합될 수 있다. 전도성 인터페이스(140)는 제1 단자(121)와 기판(1-120) 사이에 있을 수 있고, 다른 전도성 인터페이스(140)는 제3 단자(123)와 기판(1-110) 사이에 있을 수 있다.
타이 바(1-115)가 싱귤레이션되는 상태가 도 15a 내지 도 15c에 도시되고, 타이 바(1-115)가 이제 커팅되어야 하는 상태가 도 15d에 도시된다는 점이 이해될 것이다. 또한 2개의 전자 디바이스(1-100)가 이제 커팅되어야 하는 상태가 도 15d에 도시된다는 점이 이해될 것이다. 기판(1-110), 기판(1-120), 디바이스 봉지재(130), 및 인터페이스(140)는 반도체 패키지로 지칭될 수 있다, 패키지는 외부 인자 또는 외부 환경으로부터 전자 디바이스(1-100)에 대한 보호를 제공할 수 있다. 봉지재(130)는 기판(1-110) 위에 있을 수 있고, 전자 구성요소(120)의 측방 측면과 접촉할 수 있고 또한 기판(1-120)과 접촉할 수 있다. 일부 예들에서, 리드(1-122) 및 리드(1-112)는 봉지재(130)의 상단 측면으로부터 노출될 수 있다. 도 15b에 도시된 바와 같이, 리드(1-122A) 및 리드(1-122B)는 봉지재(130)의 상단 측면으로부터 노출될 수 있다.
도 16a 내지 도 16g는 예시적인 전자 디바이스(1-100)를 제조하기 위한 예시적인 방법의 단면도들을 도시한다. 도 16a 내지 도 16g의 방법의 공정들 또는 단계들은 다른 전자 디바이스들에 대해 여기에 설명된 다른 방법들과 유사할 수 있다.
도 16a는 초기 제조 스테이지에서 반도체 디바이스(1-100)의 단면도를 도시한다. 도 16a에 도시된 예에서, 기판(1-110)이 제공될 수 있다. 일부 예들에서, 기판(1-110)은 리드프레임을 포함하거나 이것으로 지칭될 수 있다. 기판(1-110)은 수직 방향으로 실질적으로 연장되는 리드들(1-112), 및 리드들(1-112)의 하단 단부들로부터 수평 방향으로 실질적으로 연장되는 패들들(1-113)을 포함할 수 있다. 일부 예들에서, 리드(1-112)는 기판(1-110)의 베이스 또는 패들(1-113) 위에 연장될 수 있고, 기판(1-110)은 리드(1-112)와 모놀리식이다. 리드들(1-112)의 두께들 또는 높이들은 패들들(1-113)의 것들보다 비교적 더 클 수 있고, 패들(1-113)의 폭들 또는 면적들은 리드들(1-112)의 것들보다 비교적 더 클 수 있다. 캐비티(1-111)는 패들(1-113)과 리드(1-112) 사이에 제공될 수 있다. 리드(1-112)는 레그 또는 포스트를 포함하거나 이들로 지칭될 수 있다. 패들(1-113)은 베이스 또는 리드 연장을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 패들(1-113)은 실질적으로 직사각형 플레이트의 형태로 제공될 수 있고, 리드(1-112)는 실질적으로 정사각형 필라의 형태로 패들(1-113)의 일 측면에 제공될 수 있다. 기판(1-110)은 구리, 철, 알루미늄, 니켈, 크롬, 또는 합금들을 포함할 수 있다. 일부 예들에서, 기판(1-110)은 스탬핑 또는 에칭 공정을 통해 제공될 수 있다. 일부 예들에서, 스탬핑 공정은 상술된 구성을 갖는 기판(1-110)이 순차적 이송 유형 프레스 성형 디바이스에 의해 미가공 기판을 순차적으로 이송하면서 프레스를 사용하여 미가공 기판을 펀칭함으로써 제작되는 공정을 지칭한다. 일부 예들에서, 에칭 공정은 상술된 구성을 갖는 기판(1-110)이 미가공 기판을 화학적으로 부식함으로써 제작되는 공정을 지칭한다. 기판(1-110)은 전자 구성요소(120)의 면적에 따라 변하는 면적을 가질 수 있고 약 3 밀리미터(mm) x 3 mm 내지 약 30 mm x 30 mm의 면적을 가질 수 있다. 기판(1-110)은 전자 구성요소(120)의 두께에 따라 변하는 두께를 가질 수 있고 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 리드(1-112)는 약 0.1 mm x 0.1 mm 내지 약 10 mm x 30 mm의 면적을 가질 수 있고, 리드(1-112)는 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 패들(1-113)은 약 3 mm x 3 mm 내지 약 30 mm x 30 mm의 면적을 가질 수 있고, 패들(1-113)은 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 기판(1-110)은 전자 구성요소(120)를 외부 디바이스에 전기적으로 결합할 수 있거나, 전자 구성요소(120)의 열을 빠르게 방출할 수 있다. 일부 예들에서, 기판(1-110)은 전자 구성요소(120)에 대한 전기적 경로들을 재분배할 수 있다. 일부 예들에서, 기판(1-110) 상에 제공된 리드들(1-112)은 전기적 경로들을 재분배할 수 있다. 일부 예들에서, 전자 디바이스(1-100)의 생산 수율을 개선하기 위해, 기판(1-110)은 매트릭스 또는 스트립의 형태로 제공될 수 있고, 개별 기판 유닛들은 타이 바(1-115) 또는 프레임에 의해 서로 결합될 수 있다(도 15d 참조). 타이 바(1-115)는 약 0.1 mm 내지 약 0.5 mm의 길이를 가질 수 있고, 타이 바(1-115)는 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 일부 예들에서, 리드들(1-112)은 기판(1-110) 또는 패들(1-113)과 동일한 피스와 일체형이거나, 동일판 피스와 연속적이거나, 동일한 피스의 일부일 수 있다. 일부 예들에서, 리드들(1-112)은 기판(1-110) 또는 패들(1-113)과 상이한 피스와 별개이거나, 상이한 피스와 불연속적이거나, 상이한 피스의 일부일 수 있다.
도 16b는 나중의 제조 스테이지에서 반도체 디바이스(1-100)의 단면도를 도시한다. 도 16b에 도시된 예에서, 인터페이스(140)는 기판(1-110) 상에 제공될 수 있다. 일부 예들에서, 인터페이스(140)는 캐비티(1-111)의 베이스에서 패들(1-113) 상에 제공될 수 있다. 일부 예들에서, 인터페이스(140)의 면적은 전자 구성요소(120)의 것과 유사할 수 있다. 인터페이스(140)는 도금, 땜납, 전도성 접착제, 또는 전도성 페이스트를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 인터페이스(140)는 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, 또는 Sn-Ag-Cu를 포함할 수 있다. 일부 예들에서, 인터페이스(140)는 패들(1-113) 상에 땜납을 도금하거나, 패들(1-113) 상에 땜납 페이스트를 분배함으로써 제공될 수 있다. 인터페이스(140)는 약 0.2 mm x 0.2 mm 내지 약 25 mm x 25 mm의 면적을 가질 수 있고, 인터페이스(140)는 약 0.010 mm 내지 약 0.2 mm의 두께를 가질 수 있다. 인터페이스(140)는 전자 구성요소(120)를 패들(1-113) 위로 전기적으로 또는 기계적으로 결합할 수 있다.
도 16c는 나중의 제조 스테이지에서 반도체 디바이스(1-100)의 단면도를 도시한다. 도 16c에 도시된 예에서, 전자 구성요소(120)이 제공될 수 있다. 일부 예들에서, 전자 구성요소(120)는 패들(1-113) 상에 제공되거나 실장될 수 있다. 전자 구성요소(120)는 인터페이스(140) 상에 제공되거나 실장될 수 있다. 전자 구성요소(120)는 반도체 다이, 칩, 또는 패키지를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 전자 구성요소(120)는 얇은 다이로 지칭될 수 있다. 일부 예들에서, 전자 구성요소(120)는 전력 디바이스 예컨대 절연 게이트 쌍극성 트랜지스터(IGBT) 또는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 인터페이스(140) 상에 전자 구성요소(120)를 제공한 후에, 리플로우 공정이 수행될 수 있다. 일부 예들에서, 리플로우 온도는 약 섭씨 150도(℃) 내지 약 250℃일 수 있다. 리플로우 공정을 통해, 인터페이스(140)는 용융되고, 그 다음 후속 냉각 공정에 의해 고형화될 수 있다. 전자 구성요소(120)의 제3 단자(123)는 인터페이스(140)에 의해 기판(1-110)의 패들(1-113)에 전기적으로 또는 기계적으로 결합될 수 있다. 일부 예들에서, 리플로우 공정 후에, 세정 공정은 플럭스를 제거하기 위해 수행될 수 있다. 전자 구성요소(120)는 약 0.2 mm x 0.2 mm 내지 약 25 mm x 25 mm의 면적을 가질 수 있고, 전자 구성요소(120)는 약 0.02 mm 내지 약 0.775 mm의 두께를 가질 수 있다. 일부 예들에서, 전자 구성요소(120)의 두께는 캐비티(1-111)의 깊이 또는 리드(1-112)의 두께보다 더 작을 수 있다. 일부 예들에서, 전자 구성요소(120)는 상단 측면 상에 제공되는, 제1 단자(121), 예를 들어 소스 전극 또는 드레인 전극, 및 제2 단자(122), 예를 들어 게이트 전극 또는 제어 전극, 및 하단 측면 상에 제공되는, 제3 단자(123), 예를 들어 드레인 전극 또는 소스 전극을 포함할 수 있다. 일부 예들에서, 제1 단자(121)의 면적은 제2 단자(122)의 것보다 더 클 수 있다. 일부 예들에서, 제3 단자(123)의 면적은 제1 단자(121)의 것보다 더 클 수 있다. 제1 단자(121)는 약 0.1 mm x 0.1 mm 내지 약 24 mm x 24 mm의 면적을 가질 수 있고, 제1 단자(121)는 약 0.1 마이크로미터(㎛) 내지 약 10 ㎛의 두께를 가질 수 있다. 제2 단자(122)는 약 0.1 mm x 0.1 mm 내지 약 1 mm x 1 mm의 면적을 가질 수 있고, 제2 단자(122)는 약 0.1 ㎛ 내지 10 ㎛의 두께를 가질 수 있다. 제3 단자(123)는 약 0.2 mm x 0.2 mm 내지 약 25 mm x 25 mm의 면적을 가질 수 있고, 제3 단자(123)는 약 0.1 ㎛ 내지 약 10 ㎛의 두께를 가질 수 있다. 일부 예들에서, 제1 단자(121)와 제2 단자(122) 사이에 인가되는 전류는 제2 단자(122)에 공급되는 전압 또는 전류에 의해 제어될 수 있다.
도 16d는 나중의 제조 스테이지에서 반도체 디바이스(1-100)의 단면도를 도시한다. 도 16d에 도시된 예에서, 인터페이스(140)는 전자 구성요소(120) 상에 제공될 수 있다. 일부 예들에서, 제1 인터페이스(140)는 제1 단자(121) 상에 제공될 수 있고 제2 인터페이스(140)는 제2 단자(122) 상에 제공될 수 있다. 인터페이스(140)의 각각의 면적은 각각의 대응하는 제1 단자(121) 또는 제2 단자(122)의 것과 유사할 수 있다. 인터페이스(140)는 제1 단자(121) 및 제2 단자(122) 상에 땜납을 도금하거나, 그 위에 땜납 페이스트를 분배함으로써 제공될 수 있다. 인터페이스(140)는 약 0.010 mm 내지 약 0.2 mm의 두께를 가질 수 있다. 인터페이스(140)는 기판(1-120)을 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122)에 각각 전기적으로 또는 기계적으로 결합할 수 있다. 일부 예들에서, 전자 구성요소(120) 상의 인터페이스(140)의 용융점은 기판(1-110) 상의 인터페이스(140)의 것 이하일 수 있다.
도 16e는 나중의 제조 스테이지에서 반도체 디바이스(1-100)의 단면도를 도시한다. 도 16e에 도시된 예에서, 기판(1-120)이 제공될 수 있다. 기판(1-120)은 전자 구성요소(120) 상에 제공되거나 적층될 수 있다. 일부 예들에서, 기판(1-120)은 리드프레임을 포함하거나 이것으로 지칭될 수 있다. 기판(1-120)은 리드들(1-122) 및 트레이스들(1-123)을 포함할 수 있다. 리드들(1-122)은 리드(1-122A) 및 리드(1-122B)를 포함할 수 있고, 리드들(1-112)과 반대쪽에 위치될 수 있다. 일부 예들에서, 3개의 리드(1-112)는 일 측면에 일렬로 배열될 수 있고, 1개의 리드(1-122A) 및 2개의 리드(1-122B)는 일 측면과 반대쪽에 있는 다른 측면에 일렬로 배열될 수 있다. 트레이스들(1-123)은 트레이스(1-123A) 및 트레이스(1-123B)를 포함할 수 있다. 일부 예들에서, 트레이스들(1-123)은 핑거들, 리드 경로들, 또는 리드 연장들을 포함하거나 이들로 지칭될 수 있다. 리드(1-122A) 및 리드들(1-122B)은 기판(1-110)으로부터 이격되기 위해 기판(1-110) 위에 제공될 수 있다. 트레이스(1-123A)는 제1 단자(121) 상에 위치된 인터페이스(140) 상에 제공될 수 있고, 트레이스(1-123B)는 제2 단자(122) 상에 위치된 인터페이스(140) 상에 제공될 수 있다. 리플로우 공정을 통해, 트레이스(1-123A)는 인터페이스(140)를 통해 제1 단자(121)에 전기적으로 또는 기계적으로 결합될 수 있고, 트레이스(1-123B)는 인터페이스(140)를 통해 제2 단자(122)에 전기적으로 또는 기계적으로 결합된다. 일부 예들에서, 리플로우 공정 후에, 세정 공정 또는 플라즈마 세정 공정이 수행될 수 있다. 일부 예들에서, 리드들(1-122)의 두께들은 트레이스들(1-123)의 것들보다 더 클 수 있다. 일부 예들에서, 트레이스들(1-123A)의 면적 또는 폭은 트레이스들(1-123B)의 것들보다 더 클 수 있다. 일부 예들에서, 트레이스(1-123A)의 면적은 제1 단자(121)의 것에 대응할 수 있고, 트레이스(1-123B)의 면적은 제2 단자(122)의 것에 대응할 수 있다. 기판(1-120)은 구리, 철, 알루미늄, 니켈, 크롬, 또는 합금들을 포함할 수 있다. 일부 예들에서, 기판(1-120)의 형성 공정 및 재료는 기판(1-110)의 것들과 유사할 수 있다. 기판(1-120)은 전자 구성요소(120)의 폭에 따라 변하는 폭을 가질 수 있고 약 0.5 mm x 0.5 mm 내지 약 20 mm x 30 mm의 폭을 가질 수 있다. 기판(1-120)은 전자 구성요소(120)의 폭에 따라 변하는 두께를 가질 수 있고 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 리드(1-122)는 약 0.1 mm x 0.1 mm 내지 약 10 mm x 30 mm의 면적을 가질 수 있고, 리드(1-122)는 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 트레이스(1-123)는 약 0.1 mm 내지 약 1.5 mm의 두께를 가질 수 있다. 기판(1-120)은 전자 구성요소(120)를 외부 디바이스에 전기적으로 결합할 수 있고 전자 구성요소(120)의 열을 빠르게 방출할 수 있다. 일부 예들에서, 기판(1-120)은 전자 구성요소(120)의 전기적 경로들을 재분배할 수 있다. 일부 예들에서, 기판(1-120) 상에 제공된 리드(1-122A) 및 리드(1-122B)는 전기적 경로들을 재분배할 수 있다. 일부 예들에서, 전자 디바이스(1-100)의 생산 수율을 개선하기 위해, 기판(1-120)은 매트릭스 또는 스트립의 형태로 제공될 수 있고, 개별 기판 유닛들은 타이 바(1-125)에 의해 서로 결합될 수 있다(도 15d 참조). 타이 바(1-125)는 약 0.1 mm 내지 약 0.5 mm의 길이를 가질 수 있고, 타이 바(1-125)는 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 일부 예들에서, 타이 바(1-115) 및 타이 바(1-125)는 나중의 제조 스테이지에서 제거될 수 있다.
기판(1-110)은 다수의 리드(1-112)를 사용하여 전자 구성요소(120)의 제3 단자(123)에 대한 전기적 경로들을 재분배할 수 있고, 기판(1-120)은 다수의 리드(1-122)를 사용하여 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122)에 대한 전기적 경로들을 재분배할 수 있다.
도 16f는 나중의 제조 스테이지에서 반도체 디바이스(1-100)의 단면도를 도시한다. 도 16f에 도시된 예에서, 디바이스 봉지재(130)가 제공될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(1-110), 전자 구성요소(120), 인터페이스(140), 및 기판(1-120)과 접촉하거나 경계를 이룰 수 있다. 봉지재(130)는 전자 디바이스(120)와 리드(1-112) 사이의 캐비티(1-111) 내에 있을 수 있다. 봉지재(130)는 캐비티(1-111)와 반대쪽에 있는 리드(1-112)의 측방 측면과 접촉할 수 있고, 리드(1-112)와 반대쪽에 있는 패들(1-113)의 측방 측면과 접촉할 수 있다. 일부 예들에서, 디바이스 봉지재(130)의 높이 또는 두께는 기판(1-120)의 것보다 더 클 수 있다. 일부 예들에서, 기판(1-110)의 영역은 디바이스 봉지재(130)로부터 노출될 수 있다. 일부 예들에서, 패들(1-113)의 하단 측면은 디바이스 봉지재(130)로부터 노출될 수 있다. 디바이스 봉지재(130)는 몰드 화합물, 수지, 밀봉제, 충전제 보강 폴리머, 또는 유기체를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 에폭시 수지 또는 페놀 수지, 카본 블랙, 또는 실리카 충전제를 포함할 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 압축 성형 공정, 이송 성형 공정, 액체 상 봉지재 성형 공정, 진공 적층 공정, 페이스트 프린팅 공정, 또는 필름 보조 성형 공정에 의해 제공될 수 있다. 압축 성형 공정은 유동성 수지가 몰드에 이전에 공급되고, 기판이 몰드 내에 배치된 다음 유동성 수지를 경화하는 공정일 수 있고, 이송 성형 공정은 유동성 수지가 몰드의 게이트(공급 구멍)로 그리고 기판 주위에 공급되는 공정일 수 있다. 디바이스 봉지재(130)는 약 3 mm x 3 mm 내지 약 30 mm x 30 mm의 면적, 및 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 디바이스 봉지재(130)는 외부 요소들 또는 환경 노출로부터 전자 구성요소(120)에 대한 보호를 제공할 수 있고, 전자 구성요소(120)의 열의 빠른 방출을 허가하도록 구성될 수 있다.
도 16g는 나중의 제조 스테이지에서 반도체 디바이스(1-100)의 단면도를 도시한다. 도 16g에 도시된 예에서, 디바이스 봉지재(130)는 예컨대 그라인딩에 의해 얇게 될 수 있다. 일부 예들에서, 디바이스 봉지재(130)의 상단 측면은 기판(1-110) 및 기판(1-120)이 노출될 때까지 얇게 될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 리드들(1-112) 및 리드들(1-122)의 상단 측면들이 노출될 때까지 얇게 될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 리드(1-122A) 및 리드(1-122B)의 상단 측면들이 노출될 때까지 얇게 될 수 있다. 일부 예들에서, 구성요소(120)의 단자(123)에 결합된 리드들(1-112), 구성요소(120)의 단자(121)에 결합된 리드들(1-122A), 및 구성요소(120)의 단자(122)에 결합된 리드들(1-122B)은 디바이스 봉지재(130)로부터 노출될 수 있다. 봉지재(130)는 트레이스(1-123)의 상단 측면과 접촉할 수 있고, 봉지재(130)는 트레이스(1-123)와 반대쪽에 있는 리드(1-122)의 측방 측면과 접촉할 수 있다.
일부 예들에서, 도금 공정, 마킹 공정, 싱귤레이션 공정, 또는 출하(shipping) 공정이 수행될 수 있다. 일부 예들에서, 도금 공정은 디바이스 봉지재(130)의 상단 측면으로부터 노출된, 리드들(1-112), 리드(1-122A), 및 리드(1-122B) 상에 항산화 필름을 제공하는 단계를 포함할 수 있다. 일부 예들에서, 항산화 필름은 금(Au), 은(Ag), 니켈(Ni), 팔라듐(Pd), 땜납(Sn), 또는 유기 납땜성 방부제(OSP)를 포함할 수 있다. 마킹 공정은 레이저 또는 잉크를 사용하여 디바이스 봉지재(130) 또는 패들(1-113)의 표면(들) 상에 제품 이름 또는 제조사 이름을 마킹하는 단계를 포함할 수 있다. 싱귤레이션 공정은 행들 및 열들을 갖는 매트릭스, 또는 스트립의 형태로 제조되는 전자 디바이스(1-100)를 쏘잉 또는 커팅에 의해 개별 전자 디바이스들(1-100)로 분리하는 단계를 포함할 수 있다. 일부 예들에서, 타이 바(1-115) 및 타이 바(1-125)는 기판(1-110) 및 기판(1-120)의 일부 영역들을 서로 전기적으로 또는 기계적으로 분리하기 위해 싱귤레이션 공정에서 쏘잉되거나 제거될 수 있다. 일부 예들에서, 유닛 기판(1-110)은 타이 바(1-115)를 쏘잉함으로써 싱귤레이션될 수 있다. 일부 예들에서, 타이 바(1-125)를 쏘잉함으로써, 유닛 기판(1-120)은 싱귤레이션될 수 있고, 리드(1-122A) 및 리드(1-122B)는 서로 전기적으로 또는 기계적으로 분리될 수 있다. 출하 공정은 정전기방지 트레이 내에 싱귤레이티드 유닛 전자 디바이스들(1-100)을 넣는 단계를 포함할 수 있다.
본 개시에 따른 전자 디바이스(1-100)는 재분배 구조체, 예를 들어 기판(1-110) 및 기판(1-120)에 의해 향상되는 풋프린트 디자인 유연성을 가질 수 있다. 게다가, 보드 레벨 신뢰성은 증가된 땜납 부피에 의해 달성되는 큰 외부 패드에 의해 증가될 수 있다. 게다가, 패키지 아웃라인의 패드가 일 측면으로 시프트되기 때문에, 외부 패드 연결의 시각적 검사가 용이하게 될 수 있다. 게다가, 일부 예들에서, 웨터블 플랭크들(1121)에 대해 도 1h와 관련하여 설명된 것과 같거나 이와 유사한 웨터블 플랭크 구조체 또는 공정은 보드 레벨 신뢰성을 증가시키기 위해 리드들(1-112), 리드(1-122A) 또는 리드(1-122B)에 적용될 수 있다.
도 17a 내지 도 17d는 예시적인 전자 디바이스(2-100)의 단면도, 상단 평면도, 하단 평면도, 및 X-선 상단 평면도를 도시한다. 도 17a 내지 도 17d에 도시된 예에서, 전자 디바이스(2-200)는 기판(2-110), 기판(2-120), 전자 구성요소(120), 디바이스 봉지재(130), 및 인터페이스(140)를 포함할 수 있다. 기판(2-110)은 리드(2-112), 패들(1-113), 캐비티(1-111), 및 타이 바(1-115)를 포함할 수 있다. 기판(2-120)은 리드(1-122), 리드(2-122), 트레이스(1-123), 및 타이 바(1-125)를 포함할 수 있다. 전자 디바이스(2-100)는 도 15a 내지 도 15d에 도시된 전자 디바이스(1-100)와 같은, 여기에 개시된 다른 전자 디바이스들과 유사할 수 있고, 리드(2-122)를 갖는 기판(2-120)을 포함할 수 있다. 일부 예들에서, 리드(2-122)는 예를 들어 전도성 인터페이스(140)를 통해, 리드(2-112)와 결합될 수 있고, 리드(2-122)는 봉지재(130)의 상단 측면으로부터 노출될 수 있다. 일부 예들에서, 리드(2-112) 또는 리드(2-122)는 기판(2-110)의 베이스 또는 패들(1-113) 위에 연장될 수 있다. 일부 예들에서, 리드(2-112)는 기판(2-110)과 모놀리식일 수 있고, 리드(2-122)는 기판(2-120)의 일부일 수 있다.
도 18a 내지 도 18g는 예시적인 전자 디바이스(2-100)를 제조하기 위한 예시적인 방법의 단면도들을 도시한다. 도 18a 내지 도 18g의 방법의 공정들 또는 단계들은 예컨대 전자 디바이스(1-100)의 도 16a 내지 도 16g의 방법과 관련하여, 다른 전자 디바이스들에 대해 여기에 설명된 다른 방법들과 유사할 수 있다.
도 18a는 초기 제조 스테이지에서 반도체 디바이스(2-100)의 단면도를 도시한다. 도 18a에 도시된 예에서, 기판(2-110)이 제공될 수 있다. 일부 예들에서, 기판(2-110)은 실질적으로 수직 방향으로의 리드들(2-112), 및 리드들(2-112)로부터 수평 방향으로 실질적으로 연장되는 패들들(1-113)을 포함할 수 있다. 리드들(2-112)의 두께들 또는 높이들은 패들들(1-113)의 것들보다 비교적 더 클 수 있고, 패들들의 폭들 또는 면적들은 리드들(2-112)의 것들보다 비교적 더 클 수 있다. 기판(2-110)은 도 16a에 도시된 기판(1-110)과 유사할 수 있고, 도 18a에 도시된 리드들(2-112)의 두께들 또는 높이들은 도 16a에 도시된 리드들(1-112)의 것들보다 더 작을 수 있다.
도 18b는 나중의 제조 스테이지에서 반도체 디바이스(2-100)의 단면도를 도시한다. 도 18b에 도시된 예에서, 인터페이스(140)는 기판(1-110) 상에 제공될 수 있다. 일부 예들에서, 인터페이스(140)는 캐비티(1-111) 아래에 위치된 패들(1-113) 상에 제공될 수 있다.
도 18c는 나중의 제조 스테이지에서 반도체 디바이스(2-100)의 단면도를 도시한다. 도 18c에 도시된 예에서, 전자 구성요소(120)가 제공될 수 있다. 일부 예들에서, 전자 구성요소(120)는 인터페이스(140) 상에 제공될 수 있다. 일부 예들에서, 전자 구성요소(120)의 두께 또는 높이는 리드(2-112)의 것과 유사할 수 있다. 일부 예들에서, 도 18c에 도시된 전자 구성요소(120)의 두께 또는 높이는 도 16c에 도시된 전자 구성요소(120)의 것보다 더 클 수 있어, 도 18a에 도시된 리드(2-112)의 두께 또는 높이는 도 16a에 도시된 리드(1-112)의 것과 동일하거나 이보다 더 클 수 있다.
도 18d는 나중의 제조 스테이지에서 반도체 디바이스(2-100)의 단면도를 도시한다. 도 18d에 도시된 예에서, 인터페이스(140)는 리드(2-112)의 상단 측면뿐만 아니라 전자 구성요소(120) 및 리드(2-112) 상에 제공될 수 있다. 일부 예들에서, 인터페이스(140)는 제1 단자(121) 및 제2 단자(122) 상에 제공될 수 있다.
도 18e는 나중의 제조 스테이지에서 반도체 디바이스(2-100)의 단면도를 도시한다. 도 18e에 도시된 예에서, 기판(2-120)이 제공될 수 있다. 기판(2-120)은 전자 구성요소(120) 및 기판(2-110) 상에 제공될 수 있다. 일부 예들에서, 기판(2-120)의 리드(2-122)는 기판(2-110)의 리드(2-112) 상에 제공될 수 있다. 인터페이스(140)는 리드(2-122)와 리드(2-112) 사이에 개재될 수 있다. 일부 예들에서, 리드들(2-112)은 다수의 리드(2-112)를 포함하고, 리드들(2-122)은 동일한 수의 리드들(2-122)을 포함한다. 일부 예들에서, 리드들(1-122)의 두께들은 리드들(2-122)의 것들과 유사할 수 있다. 기판(2-120)의 트레이스들(1-123)은 인터페이스(140)를 통해 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122)에 전기적으로 또는 기계적으로 결합될 수 있고, 기판(2-120)의 리드들(2-122)은 인터페이스(140)를 통해 기판(2-110)의 리드들(2-112)에 전기적으로 또는 기계적으로 결합될 수 있다.
도 18f는 나중의 제조 스테이지에서 반도체 디바이스(2-100)의 단면도를 도시한다. 도 18f에 도시된 예에서, 디바이스 봉지재(130)가 제공될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(2-110), 전자 구성요소(120), 인터페이스(140), 및 기판(2-120)과 접촉하거나 경계를 이룰 수 있다. 일부 예들에서, 디바이스 봉지재(130)의 높이는 기판(2-120)의 것보다 더 클 수 있다. 일부 예들에서, 기판(2-120)의 리드(2-122)는 또한 디바이스 봉지재(130)와 접촉하거나 이에 의해 경계를 이루게 될 수 있다.
도 18g는 나중의 제조 스테이지에서 반도체 디바이스(2-100)의 단면도를 도시한다. 도 18g에 도시된 예에서, 디바이스 봉지재(130)는 얇게 될 수 있다. 일부 예들에서, 디바이스 봉지재(130)의 상단 측면은 기판(2-120)이 노출될 때까지 그라인더를 사용하여 얇게 될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 리드들(1-122) 및 리드들(2-122)의 상단 측면들이 노출될 때까지 얇게 될 수 있다. 일부 예들에서, 구성요소(120)의 단자(123)에 결합된 리드들(2-112), 구성요소(120)의 단자(121)에 결합된 리드들(1-122A), 및 구성요소(120)의 단자(122)에 결합된 리드들(1-122B)은 디바이스 봉지재(130)로부터 노출될 수 있다. 일부 예들에서, 항산화 필름은 디바이스 봉지재(130)로부터 노출되는 리드(2-122), 리드(1-122A), 및 리드(1-122B) 상에 제공될 수 있다.
본 개시에 따른 전자 디바이스(2-100)는 재분배 구조체, 예를 들어, 기판(2-110) 및 기판(2-120)에 의해 개선되는 풋프린트 디자인 유연성을 가질 수 있다. 게다가, 보드 레벨 신뢰성은 증가된 땜납 부피에 의해 달성되는 큰 외부 패드에 의해 향상될 수 있다. 게다가, 패키지 아웃라인의 패드가 일 측면으로 시프트되기 때문에, 외부 패드 연결의 시각적 검사가 용이하게 될 수 있다. 게다가, 일부 예들에서, 웨터블 플랭크들(1121)에 대해 도 1h와 관련하여 설명된 것과 같거나 이와 유사한 웨터블 플랭크 구조체 또는 공정은 보드 레벨 신뢰성을 향상시키기 위해 리드들(1-112), 리드(1-122A) 또는 리드(1-122B)에 적용될 수 있다.
도 19는 예시적인 전자 디바이스(2-100A)의 단면도를 도시한다. 도 19에 도시된 예에서, 전자 디바이스(2-100A)는 도 17a에 도시된 전자 디바이스(2-200)와 유사할 수 있다. 전자 구성요소(120)는 비교적 더 두꺼울 수 있거나, 기판(2-120)의 리드(1-122)는 트레이스(1-123)보다 더 낮게 돌출되는 하부 돌출부(1-122C)를 가질 수 있다. 돌출부(1-122C)는 기판(2-110)을 향해 연장될 수 있다. 일부 예들에서, 전자 구성요소(120)의 두께 또는 높이는 리드(2-112)의 것보다 더 클 수 있다. 일부 예들에서, 전자 구성요소(120)는 두꺼운 다이로 지칭될 수 있다. 일부 예들에서, 하부 돌출부(1-122C)는 패들(1-113)을 향해 돌출될 수 있고 전자 구성요소(120)로부터 이격될 수 있다. 일부 예들에서, 하부 돌출부(1-122C)는 전자 구성요소(120)의 측방 측면으로부터 이격되면서 패들(1-113)을 향해 돌출될 수 있다.
도 20a 내지 도 20d는 예시적인 전자 디바이스(3-100)의 단면도, 상단 평면도, 하단 평면도, 및 X-선 상단 평면도를 도시한다. 도 20a 내지 도 20d에 도시된 예에서, 전자 디바이스(3-100)는 기판(3-110), 기판(2-120), 기판(3-130), 전자 구성요소(120), 디바이스 봉지재(130), 및 인터페이스(140)를 포함할 수 있다. 전자 디바이스(3-100)는 전자 디바이스(1-100)(도 15a 내지 도 15d) 또는 전자 디바이스(2-200)(도 17a 내지 도 17d)와 같은, 여기에 개시된 다른 전자 디바이스들과 유사할 수 있고, 기판(2-120)과 기판(3-110) 사이의 기판(3-130)을 포함할 수 있다. 기판(3-110)은 패들(1-113)을 포함할 수 있지만 수직 리드들을 포함할 필요가 없다. 기판(3-130)은 수직 리드들(3-132)을 포함할 수 있다. 리드들(3-132)은 레그, 포스트, 또는 펜스를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 리드(2-122) 또는 리드(3-132)는 기판(3-110)의 베이스 또는 패들(1-113) 위에 연장될 수 있다. 일부 예들에서, 기판(3-110)은 리드(2-122)로부터 분리될 수 있고 수직 리드(3-132)를 통해 리드(2-122)와 결합될 수 있다.
도 21a 내지 도 21g는 예시적인 전자 디바이스(3-100)를 제조하기 위한 예시적인 방법의 단면도들을 도시한다. 도 21a 내지 도 21g의 방법의 공정들 또는 단계들은 예컨대 전자 디바이스(1-100)의 도 16a 내지 도 16g의 방법, 또는 전자 디바이스(2-100)의 도 18a 내지 도 18g의 방법과 관련하여, 다른 전자 디바이스들에 대해 여기에 설명된 다른 방법들과 유사할 수 있다.
도 21a는 초기 제조 스테이지에서 반도체 디바이스(3-100)의 단면도를 도시한다. 도 21a에 도시된 예에서, 기판(3-110)이 제공될 수 있다. 기판(3-110)은 패들(1-113)을 포함할 수 있다. 일부 예들에서, 패들(1-113)은 실질적으로 평면 상단 측면, 및 상단 측면과 반대쪽에 있는 실질적으로 평면 하단 측면을 포함할 수 있다. 일부 예들에서, 패들(1-113)의 상단 측면의 폭 또는 면적은 하단 측면의 것보다 더 클 수 있다. 일부 예들에서, 패들(1-113)은 기판(3-110)의 상단 및 하단 측면들 사이의 측방 측면들에 제공된 측방 리세스들을 포함할 수 있다.
도 21b는 나중의 제조 스테이지에서 반도체 디바이스(3-100)의 단면도를 도시한다. 도 21b에 도시된 예에서, 인터페이스(140)는 기판(3-110) 상에 제공될 수 있다. 일부 예들에서, 인터페이스(140)는 전자 구성요소(120)가 위치되어야 하는 패들(1-113) 상의 영역, 및 기판(3-130)이 위치되어야 하는 패들(1-113) 상의 영역 상에 제공될 수 있다. 일부 예들에서, 인터페이스(140)는 패들(1-113)의 대략 중앙에 제공될 수 있고, 다른 인터페이스(140)는 패들(1-113)의 대략 에지에 제공될 수 있다. 인터페이스들(140)은 서로 이격될 수 있다.
도 21c는 나중의 제조 스테이지에서 반도체 디바이스(3-100)의 단면도를 도시한다. 도 21c에 도시된 예에서, 전자 구성요소(120) 및 기판(3-130)이 제공될 수 있다. 일부 예들에서, 전자 구성요소(120)는 패들(1-113)의 대략 중앙에 제공된 인터페이스(140) 상에 제공될 수 있고, 기판(3-130)은 패들(1-113)의 대략 에지에 제공된 인터페이스(140) 상에 제공될 수 있다. 일부 예들에서, 기판(3-130)의 리드들(3-132)은 패들(1-113)의 대략 에지에 제공된 인터페이스(140) 상에 제공될 수 있다. 일부 예들에서, 기판(3-130)의 리드들(3-132)은 포스트를 포함하거나 이것으로 지칭될 수 있다. 기판(3-130)은 약 0.1 mm x 0.1 mm 내지 약 10 mm x 30 mm의 면적을 가질 수 있고, 기판(3-130)은 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 리드들(3-132)은 약 0.1 mm x 0.1 mm 내지 약 10 mm x 30 mm의 면적을 가질 수 있고, 리드들(3-132)은 약 0.1 mm 내지 약 2 mm의 두께를 가질 수 있다. 일부 예들에서, 기판(3-130)의 두께는 전자 구성요소(120)의 것과 유사할 수 있다.
도 21d는 나중의 제조 스테이지에서 반도체 디바이스(3-100)의 단면도를 도시한다. 도 21d에 도시된 예에서, 인터페이스(140)는 전자 구성요소(120) 및 기판(3-130) 상에 제공될 수 있다. 일부 예들에서, 인터페이스(140)는 리드들(3-132) 상에 제공될 수 있다.
도 21e는 나중의 제조 스테이지에서 반도체 디바이스(3-100)의 단면도를 도시한다. 도 21e에 도시된 예에서, 기판(2-120)이 제공될 수 있다. 기판(2-120)은 전자 구성요소(120) 및 기판(3-130) 상에 제공될 수 있다. 일부 예들에서, 기판(2-120)의 리드들(2-122)은 리드들(3-132) 상에 위치된 인터페이스(140) 상에 제공될 수 있다. 기판(2-120)의 트레이스들(1-123)은 인터페이스(140)를 통해 전자 구성요소(120)의 제1 단자(121) 및 제2 단자(122)에 전기적으로 또는 기계적으로 결합될 수 있고, 기판(2-120)의 리드들(2-122)은 인터페이스(140)를 통해 기판(3-130)의 리드들(3-132)에 전기적으로 또는 기계적으로 결합될 수 있다.
도 21f는 나중의 제조 스테이지에서 반도체 디바이스(3-100)의 단면도를 도시한다. 도 21f에 도시된 예에서, 디바이스 봉지재(130)가 제공될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(2-110), 기판(3-130), 전자 구성요소(120), 인터페이스(140), 및 기판(3-110)과 접촉하거나 경계를 이룰 수 있다. 일부 예들에서, 기판(3-130)의 리드들(3-132)은 또한 디바이스 봉지재(130)와 접촉하거나 이에 의해 경계를 이루게 될 수 있다.
도 21g는 나중의 제조 스테이지에서 반도체 디바이스(3-100)의 단면도를 도시한다. 도 21g에 도시된 예에서, 디바이스 봉지재(130)는 얇게 될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 기판(2-120)의 리드들(1-122) 및 리드들(2-122)이 상단 측면들이 디바이스 봉지재(130)로부터 노출될 때까지 얇게 될 수 있다.
도 22a 내지 도 22b는 예시적인 전자 디바이스(3-100)를 제조하기 위한 예시적인 방법의 단면도들 및 상단 평면도를 도시한다. 도 22a에 도시된 예에서, 기판(3-110), 기판(3-130), 및 기판(2-120)이 제공될 수 있다. 기판(3-110)은 하단 리드프레임, 다이 패드, 또는 패들을 포함하거나 이들로 지칭될 수 있고, 복수의 유닛이 타이 바(1-115)에 의해 서로 결합되는 매트릭스 또는 스트립의 형태로 제공될 수 있다. 기판(3-130)은 중간 리드프레임 또는 포스트를 포함하거나 이들로 지칭될 수 있고, 복수의 유닛이 타이 바(3-135)에 의해 서로 결합되는 매트릭스 또는 스트립의 형태로 제공될 수 있다. 기판(2-120)은 상단 리드프레임 또는 클립을 포함하거나 이들로 지칭될 수 있고, 복수의 유닛이 타이 바(1-125)에 의해 서로 결합되는 매트릭스 또는 스트립의 형태로 제공될 수 있다. 일부 예들에서, 기판(3-110), 기판(3-130), 및 기판(2-120) 상에 각각 제공된 타이 바들(1-115, 3-135, 및 1-125)은 전자 디바이스(3-100)의 나중의 제조 스테이지에서 전부 분리되거나 제거될 수 있다.
도 22b에 도시된 예에서, 기판(3-110), 기판(3-130), 및 기판(2-120) 각각 사이에 개재된 전자 구성요소(120)를 갖는 중간 디바이스는 실질적으로 평면 하부 지그(191)와 실질적으로 평면 상부 지그(192) 사이에 위치된 다음에, 리플로우 공정을 수행할 수 있다. 일부 예들에서, 하부 지그(191) 및 상부 지그(192)가 서로에 대해 압축될 수 있고, 약 150℃ 내지 약 250℃의 온도가 적용될 수 있다.
도 23a 내지 도 23b는 예시적인 전자 디바이스(4-100)를 제조하기 위한 예시적인 방법의 단면도들 또는 상단 평면도를 도시한다. 전자 디바이스(4-100)는 전자 디바이스(1-100(도 15a 내지 도 15d), 2-100(도 17a 내지 도 17d), 또는 3-100(도 20a 내지 도 20d))과 같은, 여기에 설명된 다른 전자 디바이스들과 유사할 수 있다.
도 23a에 도시된 예에서, 기판(2-120)은 리드(1-122), 트레이스(1-123), 및 리드(2-122)를 포함할 수 있다. 일부 예들에서, 기판(2-210) 또는 트레이스(1-123)는 리드(1-122)로부터 연장되고 리드(1-122)보다 더 낮은 트레이스(1-123)를 위치시켜 전자 구성요소(120)와 결합하는 구부러지거나 각진 부분(1-126)을 포함할 수 있다. 일부 예들에서, 트레이스(1-123) 또는 각진 부분(1-126)의 두께는 리드(1-122)의 두께와 동일할 수 있다.
일부 예들에서, 리드(1-122) 및 리드(2-122)는 타이 바(1-125)를 통해 서로 결합될 수 있다. 디바이스 봉지재(130)는 기판(3-110), 기판(3-130), 기판(2-120), 및 전자 구성요소(120)를 밀봉하기 위해 제공될 수 있다.
도 23a에 도시된 바와 같이, 타이 바(1-125)는 밀봉 후에 박층화에 의해 분리되거나 제거될 수 있다. 일부 예들에서, 디바이스 봉지재(130)는 타이 바(1-125)가 제거될 때까지 그라인더를 사용하여 얇게 될 수 있다. 타이 바(1-125)의 분리는 리드(1-122) 및 리드(2-122)를 서로 전기적으로 또는 기계적으로 격리한다.
도 23b에 도시된 바와 같이, 일부 예들에서, 타이 바(1-125), 디바이스 봉지재(130), 및 타이 바(1-115)는 개별 전자 디바이스들(4-100)을 싱귤레이션하기 위해 다이아몬드 휠 또는 레이저 빔을 사용하여 쏘잉될 수 있다. 일부 예들에서, 전자 디바이스(4-100)는 기판(3-110) 및 리드(3-130) 대신에, 리드(2-112)를 갖는 기판(2-110)(도 17, 도 18, 도 19)을 포함할 수 있다.
도 24는 예시적인 전자 디바이스의 단면도를 도시한다. 도 24에 도시된 예에서, 모듈 디바이스(5-80)는 전자 디바이스(800), 기판(5-810), 기판(5-820), 모듈 봉지재(830), 수직 인터커넥트(840), 수직 인터커넥트(850), 구성요소(5-890), 및 전자 디바이스(801)를 포함할 수 있다.
전자 디바이스(800)는 전자 구성요소(120) 또는 디바이스들(100, 200, 300, 400, 500, 600, 700, 1-100, 2-100, 3-100, 또는 4-100) 중 어느 것을 포함할 수 있다. 일부 예들에서, 전자 디바이스(800)는 약 0.055 mm 내지 약 0.250 mm 범위의 두께를 가질 수 있다.
기판(5-810)은 모듈 기판으로 지칭될 수 있고 전도성 구조체(5-811), 기판 단자(5-812), 및 유전체 구조체(5-815)를 포함할 수 있다. 일부 예들에서, 기판(5-810)은 미리 성형된 기판, 로터블 리드프레임 기판, 또는 성형된 인터커넥트 기판을 포함하거나 이들로 지칭될 수 있으며, 유전체 구조체(5-815)는 몰드 화합물을 포함할 수 있다. 일부 예들에서, 기판(5-810)은 코어리스 기판 또는 비-라미네이트 기판일 수 있다. 일부 예들에서, 기판(5-810)은 도 13에 도시된 기판(810)과 유사할 수 있다. 일부 예들에서, 기판(5-810)은 약 0.125 mm 내지 약 0.250 mm 범위의 두께를 가질 수 있다. 일부 예들에서, 전도성 구조체(5-811)는 약 0.125 mm 내지 약 0.250 mm 범위의 두께를 가질 수 있다. 일부 예들에서, 기판 단자(5-812)의 두께는 약 0.050 mm보다 더 작을 수 있다. 일부 예들에서, 유전체 구조체(5-815)는 약 0.1 mm 내지 약 0.2 mm의 두께를 가질 수 있다.
기판(5-820)은 모듈 기판으로 지칭될 수 있고 전도성 구조체(5-821), 기판 단자(5-822), 및 유전체 구조체(5-825)를 포함할 수 있다. 일부 예들에서, 기판(5-820)은 기판(5-810)과 유사할 수 있다. 일부 예들에서, 기판(5-820)은 미리 성형된 기판, 로터블 리드프레임 기판, 또는 성형된 인터커넥트 기판을 포함하거나 이들로 지칭될 수 있으며, 유전체 구조체(5-825)는 몰드 화합물을 포함할 수 있다. 일부 예들에서, 기판(5-820)은 도 13에 도시된 기판(820)과 유사할 수 있다. 일부 예들에서, 기판(5-820)은 약 0.125 mm 내지 약 0.250 mm 범위의 두께를 가질 수 있다. 일부 예들에서, 전도성 구조체(5-821)는 약 0.125 mm 내지 약 0.250 mm 범위의 두께를 가질 수 있다. 일부 예들에서, 기판 단자(5-822)의 두께는 약 0.050 mm일 수 있다. 일부 예들에서, 유전체 구조체(5-825)는 약 0.1 mm 내지 약 0.2 mm 범위의 두께를 가질 수 있다. 일부 예들에서, 기판(5-810) 및 기판(5-820) 중 하나는 미리 성형된 기판을 포함할 수 있고, 기판(5-810) 및 기판(5-820) 중 다른 것은 라미네이트 기판 또는 재분배 층(RDL) 기판을 포함한다.
모듈 봉지재(830)는 기판(5-810)과 기판(5-820) 사이에 개재된다. 일부 예들에서, 모듈 디바이스(5-80)는 기판(830)의 상단 측면을 커버하는 봉지재(830)와 관련하여 도 13에 설명된 것과 같이, 기판(5-820)의 상단 측면 및 구성요소(5-890) 또는 전자 디바이스들(801)의 부분들을 커버하는 모듈 봉지재(830)를 포함할 수 있다. 봉지재(830)는 전자 디바이스(800) 또는 전자 디바이스(801)에 대한 측방 측면과 접촉할 수 있다. 전자 디바이스(800) 또는 전자 디바이스(801)는 전도성 구조체(5-811) 또는 전도성 구조체(5-821)와 결합될 수 있다. 일부 예들에서, 전자 디바이스(800)는 도 1의 전자 디바이스(1-100), 도 17a의 전자 디바이스(2-100), 도 19의 전자 디바이스(2-100A), 또는 도 20a의 전자 디바이스(3-100) 중 어느 것을 포함할 수 있다. 일부 예들에서, 모듈 봉지재(830)는 약 0.150 mm 내지 약 0.450 mm 범위의 두께를 가질 수 있다.
수직 인터커넥트(840)는 땜납 볼, 땜납 커버될 수 있는 금속 코어 볼, 필라, 범프, 또는 수직 와이어를 포함하거나 이들로 지칭될 수 있다. 수직 인터커넥트(850)는 구리-칼럼 큐브(CCC) 또는 리드프레임 큐브를 포함하거나 이들로 지칭될 수 있다(도 14 참조). 일부 예들에서, 수직 인터커넥트(840)는 약 0.150 mm 내지 약 0.6 mm 범위의 두께 또는 직경을 가질 수 있다. 일부 예들에서, 수직 인터커넥트(850)는 약 0.150 mm 내지 약 0.450 mm 범위의 두께 또는 직경을 가질 수 있다.
기판(5-820) 상에 있거나 이와 결합된 구성요소(5-890)는 히트 싱크, 전자기 간섭(EMI) 차폐, 또는 안테나 요소를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 구성요소(5-890)는 약 0.125 mm 내지 약 0.45 mm 범위의 두께를 가질 수 있다.
기판(5-810) 또는 기판(5-820) 상의 전자 디바이스(801)는 반도체 다이, 칩, 패키지, 능동 디바이스, 또는 수동 디바이스를 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 전자 디바이스(801)는 기판(5-810) 또는 기판(5-820)에 와이어 본당되거나 플립 칩 본딩될 수 있다. 일부 예들에서, 전자 디바이스(801)는 약 0.055 mm 내지 약 0.250 mm 범위의 두께를 가질 수 있다. 일부 예들에서, 모듈 디바이스(5-80)는 기판(5-820)의 상단 측면에 결합되거나 기판(5-810)의 하단 측면에 결합된 전자 디바이스(800)를 포함할 수 있다.
상술된 설명 및 도면들에서, 더 좋은 이해를 위해, 다양한 기판들의 구성요소들은 실질적으로 직사각형 또는 정사각형 단면들을 갖는 것으로 설명되고 도시되었다. 그러나, 다양한 구성요소들은 제조 공정의 다양한 제한들, 예를 들어, 자외선(UV) 노출 장치의 해상도, 포토레지스트의 재료 특성들, 전도체 재료들의 에칭 특성들, 유전체 재료들의 에칭 특성들 등으로 인해 유선형 단면들, 둥근 단면들 또는 사다리꼴 단면들을 실제로 갖는다는 점이 통상의 기술자들에 의해 이해될 것이다. 다양한 구성요소들의 수평 또는 수직 표면들이 상술된 설명 및 도면들에서 평면 선형 형상들을 갖는 것으로 설명되고 도시되었지만, 다양한 구성요소들의 수평 또는 수직 표면들은 위에 설명된 바와 같이, 제조 공정의 다양한 제한들로 인해, 평면 선형 형상들 대신에, 비평면 형상들, 예를 들어, 굴곡 형상들을 갖는다는 점이 통상의 기술자들에 의해 이해될 것이다.
본 개시는 특정 예들에 대한 참조를 포함한다. 그러나, 다양한 변경들이 이루어질 수 있고, 균등물들이 개시의 범위로부터 벗어나지 않고 치환될 수 있다는 점이 통상의 기술자들에 의해 이해될 것이다. 게다가, 수정들은 본 개시의 범위로부터 벗어나지 않고 개시된 예들에 이루어질 수 있다. 따라서, 본 개시는 개시되는 예들에 제한되는 것이 아니라, 개시는 첨부된 청구항들의 범위 내에 있는 모든 예들을 포함하는 것으로 의도된다.

Claims (20)

  1. 전자 디바이스로서,
    베이스를 포함하는 제1 기판;
    상기 제1 기판 위에 있고,
    상단 측면 및 하단 측면;
    상기 상단 측면 상의 제1 단자 및 제2 단자, 및
    상기 하단 측면 상의 제3 단자를 포함하는 전자 구성요소로서,
    상기 제3 단자는 상기 제1 기판과 결합되는 전자 구성요소;
    상기 전자 구성요소 위에 있는 제2 기판; 및
    상기 제1 기판 위에 있고, 상기 전자 구성요소의 측방 측면과 접촉하고 상기 제2 기판과 접촉하는 봉지재를 포함하며;
    제1 리드는 상기 제1 기판의 베이스와 결합되고 상기 베이스 위에 연장되고;
    상기 제2 기판의 제2 리드는 상기 전자 구성요소의 상기 제1 단자에 결합되고;
    상기 제1 리드 및 상기 제2 리드는 상기 봉지재의 상단 측면으로부터 노출되는, 전자 디바이스.
  2. 제1항에 있어서, 상기 제2 단자와 결합되고, 상기 봉지재의 상단 측면으로부터 노출되는, 제2 기판의 제3 리드를 더 포함하는, 전자 디바이스.
  3. 제1항에 있어서, 상기 봉지재는 상기 전자 디바이스와 상기 제1 리드 사이의 캐비티 내에 있는, 전자 디바이스.
  4. 제3항에 있어서, 상기 봉지재는 상기 캐비티와 반대쪽에 있는 상기 제1 리드의 측방 측면과 접촉하는, 전자 디바이스.
  5. 제1항에 있어서, 상기 베이스는 패들을 포함하고, 상기 전자 구성요소는 상기 패들 위에 있는, 전자 디바이스.
  6. 제5항에 있어서, 상기 봉지재는 상기 제1 리드와 반대쪽에 있는 상기 패들의 측방 측면과 접촉하는, 전자 디바이스.
  7. 제1항에 있어서, 상기 제2 기판은 트레이스를 포함하고, 상기 봉지재는 상기 트레이스의 상단 측면과 접촉하는, 전자 디바이스.
  8. 제7항에 있어서, 상기 봉지재는 상기 트레이스와 반대쪽에 있는 상기 제2 리드의 측방 측면과 접촉하는, 전자 디바이스.
  9. 제7항에 있어서, 상기 제2 기판은 상기 제2 리드와 상기 트레이스 사이의 각진 부분을 포함하는, 전자 디바이스.
  10. 제1항에 있어서, 상기 제1 단자와 상기 제2 기판 사이의 제1 전도성 인터페이스, 및 상기 제3 단자와 상기 제1 기판 사이의 제2 전도성 인터페이스를 더 포함하는, 전자 디바이스.
  11. 제1항에 있어서, 상기 제1 리드와 결합되고 상기 봉지재의 상단 측면으로부터 노출되는 제3 리드를 더 포함하는, 전자 디바이스.
  12. 제11항에 있어서, 상기 제1 기판 및 상기 제2 기판은 리드프레임들을 포함하는, 전자 디바이스.
  13. 제1항에 있어서, 상기 제2 리드는 상기 제1 기판을 향해 연장되는 돌출 부분을 포함하는, 전자 디바이스.
  14. 제1항에 있어서, 상기 제1 기판은 리드프레임을 포함하고 상기 제1 리드와 모놀리식인, 전자 디바이스.
  15. 제1항에 있어서, 상기 제1 기판은 상기 제1 리드로부터 분리되고 수직 리드를 통해 상기 제1 리드와 결합되는, 전자 디바이스.
  16. 전자 디바이스를 제조하기 위한 방법으로서,
    베이스를 포함하는 제1 기판을 제공하는 단계;
    상기 제1 기판 위에 있고,
    상단 측면 및 하단 측면,
    상기 상단 측면 상의 제1 단자 및 제2 단자, 및
    상기 하단 측면 상의 제3 단자를 포함하는 전자 구성요소를 제공하는 단계로서,
    상기 제3 단자는 상기 제1 기판과 결합되는 단계;
    상기 전자 구성요소 위에 제2 기판을 제공하는 단계; 및
    상기 제1 기판 위에 있고, 상기 전자 구성요소의 측방 측면과 접촉하고, 상기 제2 기판과 접촉하는 봉지재를 제공하는 단계를 포함하며;
    제1 리드는 상기 제1 기판의 상기 베이스와 결합되고 상기 베이스 위에 연장되고;
    상기 제2 기판의 제2 리드는 상기 전자 구성요소의 상기 제1 단자에 결합되고;
    상기 제2 기판의 제3 리드는 상기 전자 구성요소의 상기 제2 단자에 결합되고;
    상기 제1 리드, 상기 제2 리드, 및 상기 제3 리드는 상기 봉지재의 상단 측면으로부터 노출되는, 방법.
  17. 제16항에 있어서, 상기 봉지재를 제공하는 단계는,
    상기 제1 리드, 상기 제2 리드, 상기 제3 리드, 및 상기 전자 구성요소를 커버하기 위해 상기 제1 기판 위에 상기 봉지재를 제공하는 단계; 및
    상기 봉지재의 상단 측면으로부터 상기 제1 리드, 상기 제2 리드, 및 상기 제3 리드를 노출하기 위해 상기 봉지재를 얇게 하는 단계를 포함하는, 방법.
  18. 제16항에 있어서,
    상기 제2 기판은 상기 제1 리드 및 상기 제2 리드를 결합하는 타이 바를 포함하고;
    상기 제2 리드로부터 상기 제1 리드를 격리하기 위해 상기 타이 바를 제거하는 단계를 더 포함하는, 방법.
  19. 모듈 디바이스로서,
    제1 유전체 구조체 및 제1 전도성 구조체를 포함하는 제1 모듈 기판;
    제2 유전체 구조체 및 제2 전도성 구조체를 포함하는 제2 모듈 기판;
    상기 제1 모듈 기판과 상기 제2 모듈 기판 사이에 있고 상기 제1 전도성 구조체 및 상기 제2 전도성 구조체와 결합된 전자 디바이스; 및
    상기 제1 모듈 기판과 상기 제2 모듈 기판 사이에 있고 상기 전자 디바이스의 측방 측면과 접촉하는 모듈 봉지재를 포함하며;
    상기 전자 디바이스는,
    베이스를 포함하는 제1 디바이스 기판;
    상기 제1 디바이스 기판 위에 있고,
    상단 측면 및 하단 측면,
    상기 상단 측면 상의 제1 단자 및 제2 단자, 및
    상기 하단 측면 상의 제3 단자를 포함하는 전자 구성요소로서,
    상기 제3 단자는 상기 제1 디바이스 기판과 결합된 전자 구성요소;
    상기 전자 구성요소 위에 있는 제2 디바이스 기판; 및
    상기 제1 디바이스 기판 위에 있고 상기 전자 구성요소의 측방 측면과 접촉하고 상기 제2 디바이스 기판과 접촉하는 디바이스 봉지재를 포함하고;
    제1 리드는 상기 제1 디바이스 기판의 상기 베이스와 결합되고 상기 베이스 위에 연장되고;
    상기 제2 디바이스 기판의 제2 리드는 상기 전자 구성요소의 상기 제1 단자에 결합되고;
    상기 제1 리드 및 상기 제2 리드는 상기 디바이스 봉지재의 상단 측면으로부터 노출되는, 모듈 디바이스.
  20. 제19항에 있어서,
    상기 제2 모듈 기판과 결합되고 상기 전자 디바이스 위에 있는 구성요소를 더 포함하며, 상기 구성요소는 히트 싱크, 전자기 간섭(EMI) 차폐, 또는 안테나를 포함하는, 모듈 디바이스.
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