KR20220033449A - 반도체 디바이스 및 그 제조방법 - Google Patents

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KR20220033449A
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lead
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encapsulant
component
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KR1020210119752A
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전형일
김기정
손용호
김병진
배재민
이승우
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앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
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Abstract

일 예에서, 전자 디바이스는 도전성 구조를 갖는 서브스트레이트 및 서브스트레이트 인캡슐런트를 포함한다. 상기 도전성 구조는 리드 비아와 리드 돌출부를 갖는 리드를 갖는다. 상기 리드 비아는 제1 오목부들에 의하여 정의되는 비아 측면을 포함하고 상기 리드 돌출부는 제2 오목부들에 의하여 정의되는 돌출부 측면을 포함한다. 상기 서브스트레이트 인캡슐런트는 상기 서브스트레이트의 제1 면에서의 제1 오목부들을 덮되 제2 오목부들은 덮지 않음으로써 상기 리드 돌출부가 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트에서 돌출하게 된다. 전자 컴포넌트는 서브스트레이트의 제1 면에 인접하고 도전성 구조에 전기적으로 결합될 수 있다. 바디 인캡슐런트는 전자 컴포넌트 및 서브스트레이트의 일부를 인캡슐레이팅한다. 일부 예에서, 상기 리드는 서브스트레이트의 제2 면에 리드 트레이스를 더 포함할 수 있다. 일부 예에서, 상기 서브스트레이트는 서브스트레이트의 제1 면에 재배선 구조를 포함할 수 있다. 다른 예 및 관련 방법들도 본 원에 개시되어 있다.

Description

반도체 디바이스 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 개시는 일반적으로, 전자 디바이스, 보다 구체적으로 반도체 디바이스 및 반도체 디바이스의 제조 방법에 관한 것이다.
종래의 반도체 패키지 및 반도체 패키지를 형성하기 위한 방법은 예를 들어, 과도한 비용, 신뢰성 감소, 상대 적으로 낮은 성능, 또는 너무 큰 패키지 사이즈를 초래하여 부적절하다. 종래 및 전통적인 방법의 추가적인 제한 및 단점은 본 발명과 도면을 참조하여 이러한 방법을 비교함으로써 당업자에게 명백해질 것이다.
본 개시는 일반적으로, 전자 디바이스, 보다 구체적으로 반도체 디바이스 및 반도체 디바이스의 제조 방법을 제공한다.
본 개시에 따른 전자 또는 반도체 디바이스는 제1 면, 상기 제1 면의 반대 면인 제2 면, 리드 비아와 리드 돌출부를 갖는 리드를 포함하는 도전성 구조 및 서브스트레이트 인캡슐런트를 포함하는 서브스트레이트로서, 상기 리드 비아는 제1 오목부들에 의해 정의되는 비아 측면을 포함하고, 상기 리드 돌출부는 제2 오목부들에 의해 정의되는 돌출부 측면을 포함하며, 상기 서브스트레이트 인캡슐런트는 상기 서브스트레이트의 제1 면에서의 제1 오목부들을 덮되 제2 오목부들은 덮지 않음으로써 상기 리드 돌출부가 서브스트레이트의 제2 면에 있는 서브스트레이트 인캡슐런트에서 돌출하는, 서브스트레이트; 서브스트레이트의 제1 면에 인접하고 도전성 구조에 전기적으로 결합되는 반도체 컴포넌트로서, 상기 반도체 컴포넌트는 서브스트레이트의 제1 면에서 먼 제1 컴포넌트 면, 서브스트레이트의 제1 면에 가까운 제2 컴포넌트 면, 및 제1 컴포넌트 면과 제2 컴포넌트 면 사이에서 연장되어 반도체 컴포넌트의 풋프린트를 정의하는 측부 컴포넌트 면을 포함하는, 반도체 컴포넌트; 및 제1 컴포넌트 면 및 반도체 컴포넌트의 측부 컴포넌트 면을 인캡슐레이팅하는 바디 인캡슐런트;를 포함할 수 있다.
상기 도전성 구조는: 서브스트레이트의 제1면에서 리드 비아에 결합되는 제1 단자층, 및 서브스트레이트의 제2면에서 리드 돌출부에 결합되는 제2 단자층을 더 포함하며; 상기 제2 단자층은 제2 오목부들을 덮고; 제1 단자층과 리드 비아는 내부 단자를 정의하고; 제2 단자층과 리드 돌출부는 외부 단자를 정의하며; 제2 단자층에는 바디 인캡슐런트가 없을 수 있다.
상기 제1 단자층은 제1 도금층을 포함하고; 상기 제2 단자층은 제2 도금층을 포함하며; 상기 외부 단자는 서브스트레이트 인캡슐런트. 는 서브스트레이트 인캡슐런트를 지나 20 μm 내지 70 μm 로 돌출하는 돌출부 두께를 포함할 수 있다.
상기 리드는: 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 더 포함하고; 제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고; 제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며; 제1 오목부들은 제1 측방향 폭만큼 이격되며; 제2 오목부들은 제1 측방향 폭보다 큰 제2 측방향 폭만큼 이격될 수 있다.
상기 리드 트레이스는 서브스트레이트 인캡슐런트가 전체 두께를 갖는 부분 상부에서 측방향으로 연장될 수 있다.
상기 리드 트레이스는 측방향으로 연장되어 팬-인 전기신호 경로를 제공할 수 있다.
상기 리드 트레이스는 측방향으로 연장되어 팬-아웃 전기신호 경로를 제공할 수 있다.
상기 도전성 구조는 패들을 더 포함하고; 상기 반도체 컴포넌트는 상기 패들에 결합되고; 상기 반도체 디바이스는 반도체 컴포넌트와 서브스트레이트의 제1 면 사이에 개재된 인터페이스 재료를 더 포함할 수 있다.
상기 도전성 구조는: 서브스트레이트의 제1 면에서 리드 비아에 결합되는 재배선 구조를 더 포함하고; 상기 재배선 구조는 서브스트레이트의 제1 면에서 측방향으로 전기 신호를 라우팅하도록 구성될 수 있다.
상기 도전성 구조는 재배선 구조 상부에 단자층을 더 포함하고; 상기 재배선 구조는 서브스트레이트의 제1 면에서 반도체 컴포넌트의 풋프린트 내부와 반도체 컴포넌트의 풋프린트의 외부에서 연장되는 팬-아웃 경로로 전기 신호를 라우팅하도록 구성될 수 있다.
본 개시에 따른 전자 또는 반도체 디바이스는 제1 면, 상기 제1 면에 반대 면인 제2 면, 도전성 구조, 및 서브스트레이트 인캡슐런트를 포함하는 서브스트레이트로서, 상기 도전성 구조는 비아 측면을 갖는 리드 비아와 돌출부 측면을 갖는 리드 돌출부를 포함한 리드, 상기 서브스트레이트의 제1 면에 인접한 리드 비아에 결합되는 제1 단자층, 및 상기 서브스트레이트의 제2 면에 인접한 리드 돌출부에 결합되는 제2 단자층을 포함하며, 상기 비아 측면은 제1 오목부들에 의하여 정의되고, 상기 돌출부 측면은 제2 오목부들에 의하여 정의되고, 상기 서브스트레이트 인캡슐런트는 상기 서브스트레이트의 제1면에서의 제1 오목부들을 덮되 서브스트레이트의 제2면에서는 제2 오목부들을 덮지 않음으로써 서브스트레이트 인캡슐런트로부터 리드 돌출부가 돌출하고, 상기 제2 단자층은 제2 오목부들을 덮고, 제1 단자층과 리드 비아는 내부 단자를 정의하며, 제2 단자 층과 리드 돌출부는 외부 단자를 정의하는, 서브스트레이트; 서브스트레이트의 제1 면에 인접하고 내부 단자에 전기적으로 결합되는 반도체 컴포넌트; 및 제1 컴포넌트 면 및 반도체 컴포넌트의 측부 컴포넌트 면을 인캡슐레이팅하는 바디 인캡슐런트를 포함할 수 있다.
상기 리드는: 상기 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 더 포함하고; 제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고; 제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며; 제1 오목부들은 제1 측방향 폭만큼 이격되며; 제2 오목부들은 제1 측방향 폭보다 큰 제2 측방향 폭만큼 이격될 수 있다.
상기 도전성 구조는 서브스트레이트의 제1 면에서 리드 비아에 결합되는 재배선 구조를 더 포함하고; 상기 재배선 구조는 리드 비아와 제1 단자층 사이에 개재되고; 상기 재배선 구조는 서브스트레이트의 제1 면에서, a) 반도체 컴포넌트의 풋프린트 내부의 전기신호를 라우팅하는 팬-인 경로; 또는 b) 반도체 컴포넌트의 풋프린트 외부의 전기신호를 라우팅하는 팬-아웃 경로 중 하나 이상의 경로로 전기 신호를 측방향으로 라우팅하도록 구성될 수 있다.
상기 도전성 구조는 패들을 더 포함하고; 상기 반도체 컴포넌트는 상기 패들에 결합되고; 상기 반도체 디바이스는 반도체 컴포넌트와 서브스트레이트의 제1 면 사이에 개재된 인터페이스 재료를 더 포함할 수 있다.
상기 리드 비아는 제1 두께를 가지며; 상기 리드 돌출부는 제1 두께와 다른 제2 두께를 가질 수 있다.
본 개시에 따른 전자 또는 반도체 디바이스의 제조 방법은 서브스트레이트를 제공하는 단계로, 상기 서브스트레이트는: 제1 면, 상기 제1 면에 반대 면인 제2 면, 도전성 구조, 및 서브스트레이트 인캡슐런트를 포함하며, 이때 상기 도전성 구조는: 비아 측면을 갖는 리드 비아와 돌출부 측면을 갖는 리드 돌출부를 포함한 리드; 서브스트레이트의 제1 면에 인접한 리드 비아에 결합되는 제1 단자층, 및 서브스트레이트의 제2 면에 인접한 리드 돌출부에 결합되는 제2 단자층을 포함하며; 상기 서브스트레이트 인캡슐런트는 서브스트레이트의 제1면에서의 제1 오목부들을 덮되 서브스트레이트의 제2면에서는 제2 오목부들을 덮지 않음으로써 서브스트레이트 인캡슐런트로부터 리드 돌출부가 돌출하고; 상기 제2 단자층은 제2 오목부들을 덮고; 상기 제1 단자층과 리드 비아는 내부 단자를 정의하며; 제2 단자 층과 리드 돌출부는 외부 단자를 정의하는, 서브스트레이트를 제공하는 단계; 서브스트레이트의 제1 면에 인접하고 내부 단자에 전기적으로 결합된 반도체 컴포넌트를 결합하는 단계; 및 제1 컴포넌트 면 및 반도체 컴포넌트의 측부 컴포넌트 면을 바디 인캡슐런트로 인캡슐레이팅하는 단계를 포함할 수 있다.
상기 서브스트레이트 제공 단계는 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 더 포함하는 도전성 구조를 제공하는 단계를 포함하며; 제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고; 제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며; 제1 오목부들은 제1 측방향 폭만큼 이격되며; 제2 오목부들은 제1 측방향 폭보다 큰 제2 측방향 폭만큼 이격될 수 있다.
상기 서브스트레이트를 제공하는 단계는: 제1 면과 제2 면을 가지는 원판 서브스트레이트를 제공하는 단계; 상기 원판 서브스트레이트의 제1부분을 제거하여 상기 제1 면으로부터 내측으로 리세스된 제1 오목부를 갖는 리드 비아를 제공하는 단계; 제1 면을 덮고 제1 오목부들을 덮는 서브스트레이트 인캡슐런트를 제공하는 단계; 상기 서브스트레이트 인캡슐런트의 일부를 제거하여 리드 비아의 상부를 노출시키는 단계; 제2 면에서 원판 서브스트레이트의 제2부분을 제거하여 내측으로 리세스된 제2 오목부를 가지며 제2 면에서부터 서브스트레이트 인캡슐런트의 일부를 노출시키는 리드 돌출부를 제공하는 단계; 상기 리드 비아의 상측 상부에 제1 단자층을 제공하는 단계; 및 상기 리드 돌출부 상부에 제2 단자층을 제공하는 단계를 포함할 수 있다.
상기 원판 서브스트레이트의 제2 부분을 제공하는 단계는 상기 원판 서브스트레이트의 제2 부분을 제거하여 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 제공하는 단계를 더 포함하며; 제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고; 제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며; 상기 제2 단자층을 제공하는 단계는 상기 리드 트레이스 상부에 제2 단자층을 제공하는 단계를 포함할 수 있다.
상기 서브스트레이트를 제공하는 단계는 상기 서브스트레이트의 제1 면에서 리드 비아에 결합되는 재배선 구조를 더 포함하는 도전성 구조를 제공하는 단계를 포함하며; 상기 재배선 구조는 리드 비아와 제1 단자층 사이에 개재되고; 상기 재배선 구조는 서브스트레이트의 제1 면에서, a) 반도체 컴포넌트의 풋프린트 내부의 전기신호를 라우팅하는 팬-인 경로; 또는 b) 반도체 컴포넌트의 풋프린트 외부의 전기신호를 라우팅하는 팬-아웃 경로 중 하나 이상의 경로로 전기 신호를 측방향으로 라우팅하도록 구성될 수 있다.
본 개시는 일반적으로, 전자 디바이스, 보다 구체적으로 반도체 디바이스 및 반도체 디바이스의 제조 방법을 제공한다.
도1은 예시적인 전자 디바이스를 도시한 단면도이다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g 및 도 2h는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 3은 예시적인 전자 디바이스를 도시한 단면도이다.
도 4a, 4b, 4c, 4d, 4e, 4f, 4g 및 도 4h는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 5는 예시적인 전자 디바이스를 도시한 단면도이다.
도 6a, 6b, 6c, 6d, 6e, 6f, 6g 6h 및 6i 는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 7은 예시적인 전자 디바이스를 도시한 단면도이다.
도 8a, 8b, 8c, 8d, 8e, 8f, 8g 8h 및 8i 는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
다음의 논의는 반도체 디바이스 및 반도체 디바이스의 제조 방법의 다양한 예를 제공한다. 이러한 예는 비 제한적이므로, 첨부된 클레임의 범위는 개시된 특정 예에 제한되지 않아야 한다. 다음의 논의에서, "예 (example)" 및 "예를 들어(e.g.,)"이라는 문구는 비 제한적이다.
도면은 일반적인 구성 방식을 도시하고, 본 개시를 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 특징과 기술의 설명 및 세부사항은 생략될 수 있다. 또한, 도면의 구성요소가 반드시 비례하게 그려지는 것은 아니다. 예를 들어, 본 개시에서 논의된 예의 이해를 향상시키도록 도면에서 일부 구성요소의 치수는 다른 구성요소에 비해 과장되게 그려질 수 있다. 다른 도면에서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
"또는"이라는 용어는 "또는"에 의해 합쳐진 목록에서 어느 하나 또는 그 이상의 아이템을 의미한다. 예를 들어, "x 또는 y"는 {(x), (y), (x, y)}의 3가지 구성요소 세트 중 어느 한 구성요소를 의미한다. 다른 예로서, "x, y 또는 z"는 {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}의 7가지 구성요소 세트 중 어느 한 구성요소를 의미한다.
“포함하다(comprises)”, “포함하는(comprising)”, “포함하다(includes)” 또는 “포함하는(including)”이라는 용어는 “개방형” 용어이며 언급된 특징의 존재를 명시하나, 하나 이상의 다른 특징의 존재 또는 추가를 배제하지는 않는다.
"제1", "제2"등의 용어는 여기에서 다양한 구성요소를 설명하기 위해 사용될 수 있으며, 이들 구성요소는 이들 용어에 의해 제한되지 않아야 한다. 이러한 용어는 하나의 구성요소를 다른 구성요소와 구별하기 위해서만 사용된다. 예를 들어, 본 개시에서 논의된 제1 구성요소는 본 개시의 교시를 벗어나지 않으면서 제2 구성요소로 지칭될 수 있다.
달리 명시되지 않는 한, "결합된(coupled)"이라는 용어는 서로 직접 접촉하는 2개의 구성요소를 설명하거나 하나 이상의 다른 구성요소에 의해 간접적으로 연결된 2개의 구성요소를 설명하는 데 사용될 수 있다. 예를 들어, 구성요소 A가 구성요소 B에 결합되면, 구성요소 A는 구성요소 B와 직접 접촉하거나 개재된 구성요소 C에 의해 구성요소 B에 간접적으로 연결될 수 있다. 유사하게, "상부(over)" 또는 "위(on)"라는 용어는 서로 직접 접촉하는 2개의 구성요소를 설명하거나 하나 이상의 다른 구성요소에 의해 간접적으로 연결된 2개의 구성요소를 설명하는데 사용될 수 있다.
상세한 설명
본 설명은 다른 특징들 중에서, 리드를 포함하는 서브스트레이트를 포함하는 전자 디바이스 및 관련 방법을 포함하고, 상기 리드는 서브스트레이트의 제1 면에 리드 비아 및 서브스트레이트의 반대 면인 제2 면에 리드 돌출부를 갖는다. 서브스트레이트는 리드 비아의 측면을 통하여 덮는 서브스트레이트 인캡슐런트를 포함한다. 리드 돌출부는 제2 면에서 서브스트레이트 인캡슐런트에서 바깥쪽으로 돌출된다. 일부 예에서, 리드는 서브스트레이트의 제1 면에 배치된 전자 컴포넌트로의 및 이로부터의 전기 신호를 라우팅하기 위해 제2 면에서 리드 돌출부에 결합된 리드 트레이스를 더 포함한다. 일부 예에서, 재배선 구조는 서브스트레이트의 제1 면에 배치된 전자 컴포넌트로의 그리고 이로부터의 전기 신호를 라우팅하기 위해 서브스트레이트의 제1 면에 포함된다.
보다 구체적으로, 일 예에서, 반도체 디바이스는 제1 면, 제1 면에 반대 면인 제2 면, 리드 비아 및 리드 돌출부를 갖는 리드를 포함하는 도전성 구조, 및 서브스트레이트 인캡슐런트를 포함하는 서브스트레이트를 포함한다. 상기 리드 비아는 제1 오목부들에 의해 정의된 비아 측면을 포함하고, 상기 리드 돌출부는 제2 오목부들에 의해 정의되는 돌출부 측면을 포함하고, 상기 서브스트레이트 인캡슐런트는 서브스트레이트의 제1 면에서의 제1 오목부들은 덮되 제2 오목부들은 덮지 않아 리드 돌출부가 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트로부터 돌출된다. 반도체 컴포넌트는 서브스트레이트의 제1 면에 인접하고 도전성 구조에 전기적으로 결합되며, 상기 반도체 컴포넌트는 서브스트레이트의 제1 면에서 먼 제1 컴포넌트 면, 서브스트레이트의 제1 면에 가까운 제2 컴포넌트 면을 포함하고, 및 제1 컴포넌트 면과 제2 컴포넌트 면 사이에서 연장되어 반도체 컴포넌트의 풋프린트를 정의하는 측부 컴포넌트 면을 포함한다. 바디 인캡슐런트는 제1 컴포넌트 측면 및 반도체 컴포넌트의 측부 컴포넌트 면을 인캡슐레이팅한다.
일 예에서,반도체 디바이스는 제1 면, 제1 면에 반대 면인 제2 면, 도전성 구조, 및 서브스트레이트 인캡슐런트를 포함하는 서브스트레이트를 포함한다. 도전성 구조는 비아 측면을 가지는 리드 비아와 돌출부 측면을 가지는 리드 돌출부를 포함하는 리드, 서브스트레이트의 제1면에 인접한 리드 비아에 결합되는 제1 단자층, 및 서브스트레이트의 제2면에 인접한 리드 돌출부에 결합되는 제2 단자층을 포함한다. 상기 비아 측면은 제1 오목부들에 의해 정의되고, 돌출부 측면은 제2 오목부들에 의해 정의된다. 서브스트레이트 인캡슐런트는 서브스트레이트의 제1면에서의 제1 오목부들을 덮되 서브스트레이트의 제2면에서는 제2 오목부들을 덮지 않음으로써 서브스트레이트 인캡슐런트에서 리드 돌출부가 돌출하게 한다. 제2 단자층은 제2 오목부들을 덮는다. 제1 단자 층과 리드 비아는 내부 단자를 정의하고, 제2 단자 층과 리드 돌출부는 외부 단자를 정의한다. 반도체 컴포넌트는 서브스트레이트 의 제1 면에 인접하고 내부 단자에 전기적으로 연결된다. 바디 인캡슐런트는 반도체 컴포넌트의 제1 컴포넌트 면과 측부 컴포넌트 면을 인캡슐레이팅한다.
일 예에서, 반도체 디바이스를 제조하는 방법은 제1 면, 제1 면에 반대 면인 제2 면, 도전성 구조, 및 서브스트레이트 인캡슐런트를 포함하는 서브스트레이트를 제공하는 단계를 포함한다. 상기 도전성 구조는 비아 측면을 갖는 리드 비아 및 돌출부 측면을 갖는 리드 돌출부를 포함하는 리드, 제1 면에 인접한 리드 비아에 결합된 제1 단자 층, 및 제2 면에 인접한 리드 돌출부에 결합된 제2 단자 층을 포함한다. 비아 측면은 제1 오목부들에 의해 정의되고,, 돌출부 측면은 제2 오목부들에 의해 정의되며, 서브스트레이트 인캡슐런트는 서브스트레이트의 제1 면에서의 제1 오목부들을 덮지만 제2 오목부들은 덮지 않음으로써 리드 돌출부가 서브스트레이트의 제2면에서는 서브스트레이트 인캡슐런트에서 돌출하고, 제2 단자 층은 제2 오목부들을 덮고, 제1 단자 층과 리드 비아는 내부 단자를 정의하고, 제2 단자층과 리드 돌출부는 외부 단자를 정의한다. 상기 방법은 서브스트레이트의 제1 면에 인접하고 내부 단자에 전기적으로 결합된 반도체 콤포넌트를 결합하는 단계를 포함한다. 상기 방법은 제1 컴포넌트 면과 반도체 콤포넌트의 측면 콤포넌트 면을 바디 인캡슐런트로 인캡슐레이팅하는 단계를 포함한다.
다른 예들이 본 개시내용에 포함된다. 이러한 예는 도면, 청구범위 또는 본 개시내용의 설명에서 찾을 수 있다.
도1은 예시적인 전자 디바이스를 도시한 단면도이다. 도 1에 도시된 예에서, 전자 디바이스(100)는 서브스트레이트(110), 전자 컴포넌트(120), 인터페이스 재료(130) 및 바디 인캡슐런트(140)를 포함할 수 있다.
서브스트레이트(110)는 도전성 구조(111) 및 서브스트레이트 인캡슐런트(112)를 포함할 수 있다. 도전성 구조(111)는 외부 단자(1111), 내부 단자(1112), 패들(1113), 리드(1114) 및 오목부들(1115, 1116)을 포함할 수 있다. 외부 단자(11111) 및 내부 단자(1112)는 각기 단자 도금층 (1111A, 1112A)을 포함할 수 있다. 리드(1114)는 리드 비아(1114A), 리드 돌출부(1114B) 및 리드 트레이스(1114C)를 포함할 수 있다. 전자 컴포넌트(120)는 컴포넌트 단자(121) 및 컴포넌트 인터커넥트(122)를 포함할 수 있다.
서브스트레이트(110), 인터페이스 재료(130) 및 바디 인캡슐런트(140)는 반도체 패키지 또는 패키지로 지칭될 수 있고, 외부 요소 또는 환경 노출로부터 전자 컴포넌트(120)를 보호할 수 있다. 반도체 패키지는 외부 컴포넌트와 전자 컴포넌트(120) 사이에 전기적 결합을 제공할 수 있다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g 및 도 2h는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 2a는 제조 초기 단계에서 전자 디바이스(100)의 단면도를 도시한다.
도 2a에 도시된 예에서, 제1 면 (110A) 및 제1 면(110A)에 반대 면인 제1 면(110A) 을 가지는 원판 서브스트레이트(110)’ 이 준비될 수 있다. 일부 예에서, 원판 서브스트레이트(110)’ 는 금속으로 제조될 수 있다. 예를 들어, 원판 서브스트레이트(110)’ 는 구리, C19210, C19400 또는 C70250으로 지명된 구리 합금, 니켈, 니켈 합금, 철, 철-니켈 합금을 포함할 수 있다. 원판 서브스트레이트(110)’는 서브스트레이트(110)를 형성하기 위한 기재일 수 있다. 일부 예에서, 원판 서브스트레이트(110')의 두께는 약 100 μm 내지 약 300 μm 의 범위일 수 있다.
도 2b는 제조 후기 단계에서의 전자 디바이스(100)를 도시한 단면도이다. 도 2b에 도시된 예에서, 오목부들(11115)는 원판 서브스트레이트(110)’ 의 제1 면(110A)을 부분 에칭함으로써 형성될 수 있다. 오목부들(1115)은 원판 서브스트레이트(110')의 제1 측면(110A)으로부터 내측으로 함몰된 미리 결정된 깊이를 각각 갖는 홈으로 형성될 수 있다. 일부 예에서, 각각의 오목부들(1115)의 깊이는 약 75 μm 내지 약 225 μm 의 범위일 수 있다. 일부 예에서, 오목부들(1115)의 깊이는 원판 서브스트레이트(10') 깊이의 약 75% 이상일 수 있다. 오목부들(1115)은 서로 이격될 수 있고 상이한 폭을 가질 수 있다. 오목부들(11115)는 패들(1113) 또는 리드(1114)의 측면의 영역을 정의할 수 있다. 일부 예에서, 오목부들(1115)은 리드 비아(1114A)의 비아 측면을 정의한다. 일부 예에서, 오목부들(1115)은 플라즈마 에칭, 반응성 이온 에칭(RIE) 또는 스퍼터 에칭과 같은 건식 에칭 공정에 의해, 또는 침지 또는 스프레이와 같은 습식 에칭 공정에 의해 형성될 수 있다.
도 2c는 제조 후기 단계에서의 전자 디바이스(100)를 도시한 단면도이다. 도 2c에 도시된 예에서, 서브스트레이트 인캡슐런트(112)는 원판 서브스트레이트(110')의 제1 면(110A)을 인캡슐레이팅할 수 있다. 일부 예에서, 서브스트레이트 인캡슐런트(112)는 오목부들(1115)을 채우면서 제1 면(110A)을 덮을 수 있다. 서브스트레이트 인캡슐런트(112)는 몰드 재료, 보호 재료, 몰드 화합물, 또는 수지를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 서브스트레이트 인캡슐런트(112)는 필러-프리 인캡슐런트, 충전재 강화 재료가 없는 수지, 또는 무기 충전재 강화 재료를 가진 몰드 재료를 포함할 수 있다. 서브스트레이트 인캡슐런트(112)는 예를 들어 액상 인캡슐런트 성형 공정, 압축 성형 공정, 진공 적층 공정, 페이스트 인쇄 공정, 또는 필름 보조 성형 공정을 포함하는 다양한 공정에 의해 형성될 수 있다.
도 2d는 제조 후기 단계에서의 전자 디바이스(100)를 도시한 단면도이다. 도 2d에 도시된 예에서, 원판 서브스트레이트(110)’의 제1 면(110A) 의 상부를 연마함으로써 노출될 수 있다. 일부 예에서, 서브스트레이트 인캡슐런트(112) 의 일부는 기계적 연마 또는 레이저 연마에 의해 제거될 수 있다. 서브스트레이트 인캡슐런트(112)는 패들(1113)과 리드(1114)를 서로 절연시킬 수 있거나 이웃하는 리드(1114)를 서로 절연시킬 수 있다. 서브스트레이트 인캡슐런트(112)는 오목부들(1115 또는 1116)을 정의할 때 제거되거나 에칭된 재료를 보상하는 구조적 무결성을 유지하기 위해 서브스트레이트(110) 에 대한 보강을 제공할 수 있다.
도 2e는 제조 후기 단계에서의 전자 디바이스(100)를 도시한 단면도이다. 도 2e에 도시된 예에서, 오목부들(1116)은 원판 서브스트레이트(110)’의 제2 면(110B)을 부분적으로 에칭함으로써 형성될 수 있다. 오목부들(1116)은 원판 서브스트레이트(110)’의 제2 면(110B)으로부터 내측으로 리세스된 미리 결정된 깊이를 각각 갖는 홈으로서 형성될 수 있다. 일부 예에서, 각 오목부들(1116)의 깊이는 약 25 μm 내지 약 75 μm 의 범위일 수 있다. 일부 예에서, 오목부들(1116)의 깊이는 원판 서브스트레이트(110)’ 의 깊이의 약 25% 이하일 수 있다. 일부 예에서, 원판 서브스트레이트(110)’의 제2 면(110B) 에 형성된 오목부들(1116)의 깊이는 원판 서브스트레이트(110)’의 제1 면(110A)에 형성된 오목부들(1115)의 깊이보다 작을 수 있다. 일부 예에서, 오목부들(1116)은 플라즈마 에칭, 반응성 이온 에칭(RIE) 또는 스퍼터 에칭과 같은 건식 에칭 공정, 또는 침지 또는 스프레이와 같은 습식 에칭 공정에 의해 형성될 수 있다.
일부 예 또는 위치에서, 오목부들(1116)은 원판 서브스트레이트(110)’의 제1 면(110A) 에 형성된 오목부들(1115)에 대응하도록 위치될 수 있다. 오목부들(1116)은 오목부들(1115)를 충진하는 서브스트레이트 인캡슐런트(112)를 원판 서브스트레이트(110)’의 제2 면(110B) 에 노출시킬 수 있다. 일부 예에서, 오목부들(1116) 의 폭은 오목부들(1115)의 폭과 다를 수 있다. 오목부들(1116)은 패들(1113) 또는 리드(1114)의 측면을 형성할 수 있다 패들(1113) 또는 리드(1114)의 측면은 오목부들(1115, 1116)에 의해서 형성되고, 서브스트레이트 인캡슐런트(112)는 패들(1113)과 리드(1114) 사이에 위치할 수 있다. 일부 예에서, 오목부들(1116)은 리드 돌출부(1114B)의 돌출부 측면 또는 리드 돌출부(1114B) 및 리드 트레이스(1114C)의 돌출부 측면을 정의한다.
패들(1113)은 원판 서브스트레이트(110)’ 의 일부일 수 있고 오목부들(11115 또는 1116)에 의해 리드(1114)로부터 분리될 수 있다. 패들(1113)은 원판 서브스트레이트(110)’ 과 유사한 재료, 예를 들어 구리로 제조될 수 있다. 일부 예에서, 패들(1113)은 원판 서브스트레이트(110)’ 의 중심에 위치될 수 있다. 패들(1113)은 리드(1114)보다 더 작은 폭을 가질 수 있다. 일부 예에서, 전자 컴포넌트(120)는 패들(1113) 상에 장착될 수 있다. 일부 예에서, 패들(1113)은 전자 컴포넌트(120)가 장착될 공간을 제공할 수 있다. 일부 예에서, 패들(1113)은 선택적일 수 있다. 일부 예에서, 패들(1113)은 리드를 포함하거나 리드로 지칭될 수 있거나, 또는 다른 리드(1114)일 수 있다.
리드(1114)는 원판 서브스트레이트(110)’ 의 일부일 수 있고 오목부들(11115 또는 1116) 에 의해 패들(1113)로부터 분리될 수 있다. 리드(1114)는 원판 서브스트레이트(110)’ 과 유사한 재료, 예를 들어, 구리로 제조될 수 있다. 리드(1114)는 원판 서브스트레이트(110)’의 제2 면(110A) 에서 제1 면(110B) 으로 연장되는 전기적 경로로서 제공될 수 있다. 리드(1114)는 패들(1113)보다 좁을 수 있다. 일부 예에서, 컴포넌트 인터커넥트(122)는 리드(1114)에 결합될 수 있다. 다수의 리드(1114)는 패들(1113)의 반대편에 또는 그 주변에 위치될 수 있다. 리드(1114)는 리드 비아(1114A), 리드 돌출부(1114B) 및 리드 트레이스(1114C)를 포함할 수 있다.
리드 비아(1114A)는 원판 서브스트레이트(110)’의 제1 면(110A)에서 제2 면(110B)을 향하여 연장될 수 있다. 일부 예에서, 리드 비아(1114A)는 수직 경로를 포함하거나 수직 경로로 지칭될 수 있다. 리드 비아(1114A)의 측면은 오목부들(1115)에 의해 정의될 수 있다. 일부 예에서, 리드 비아(1114A)는 전자 컴포넌트(120)와 외부 컴포넌트 사이에 전기 경로를 제공할 수 있다.
리드 돌출부(1114B)는 원판 서브스트레이트(110)’의 제2 면(110B) 에 인접한 리드 비아(1114A)의 일단으로부터 돌출할 수 있다. 리드 돌출부(1114B)는 원판 서브스트레이트(110)’의 제2 면(110B)에서 돌출될 수 있다. 리드 돌출부(1114B)는 서브스트레이트 인캡슐런트(112)에서 돌출될 수 있다. 일부 예에서, 리드 돌출부(1114B)는 서브스트레이트 인캡슐런트(112)를 지나 약 20 μm 내지 약 70 μm 로 돌출하는 리드 돌출부 두께(1114P)를 포함할 수 있다. 리드 돌출부(1114B)의 측면은 오목부들(1116)에 의해 정의될 수 있다. 리드 돌출부(1114B)는 외부 구성요소에 대한 결합력을 개선하기 위해 서브스트레이트(110) 의 제2 면(110B)에서 돌출될 수 있다.
리드 트레이스(1114C)는 서브스트레이트 인캡슐런트(112) 위로 리드 돌출부(1114B)로부터 측방향으로 연장될 수 있다. 일부 예에서, 리드 트레이스(1114C)는 측방향 경로를 포함하거나 이로 지칭될 수 있다. 리드 트레이스(1114C)는 리드 돌출부(1114B)로부터 전체 두께(112T)를 갖는 인캡슐런트(112)의 부분들의 상부에서 측방향으로 연장되는 것으로 정의될 수 있다. 일부 예에서, 리드 트레이스(1114C)는 원판 서브스트레이트(110)’의 제2 면(110B) 에서 돌출될 수 있다. 리드 트레이스(1114C)는 리드 비아(1114A) 및 리드 돌출부(1114B)를 통과하는 전기 신호를 서브스트레이트 인캡슐런트(112) 상부에서 측방향으로 라우팅할 수 있다. 일부 예에서, 리드 트레이스(1114C)는 리드 비아(1114A) 및 리드 돌출부(1114B)를 통과하는 전기 신호를 측방향으로 라우팅함으로써 팬-인(fan-in) 경로 또는 팬-아웃(fan-out) 경로를 형성할 수 있다. 예를 들어, 리드 트레이스(1114C)가 전자 컴포넌트(120)의 풋프린트 내에서 전기 신호를 라우팅하는 경우, 팬-인 경로가 형성될 수 있다. 다른 예로서, 리드 트레이스(1114C)가 전자 컴포넌트(120)의 풋프린트 내부 및 외부로 연장되는 경로를 따라 전기 신호를 라우팅하는 경우, 팬-아웃 경로가 형성될 수 있다.
도 2f는 제조 후기 단계에서의 전자 디바이스(100)를 도시한 단면도이다. 도 2f에 도시된 예에서, 단자 도금층(1111A, 1112A)은 원판 서브스트레이트(110)’의 제2 면(110B) 및 제1 면(110A)에 형성될 수 있다. 따라서, 외부 단자(1111) 및 내부 단자(1112)는 마무리되어 서브스트레이트(110)를 완성할 수 있다. 일부 예에서, 단자 도금층(1111A, 1112A)는 서브스트레이트 인캡슐런트(112)에 의해 노출되는 패들(1113)의 일부 또는 리드(1114) 상에 형성될 수 있다.
단자 도금층(1111A)은 서브스트레이트(110) 에 노출된 패들(1113) 또는 리드(1114) 상에 형성될 수 있다. 일부 예에서, 단자 도금층(1111A)는 패들(1113) 또는 리드(1114)의 측면을 형성하는 오목부들(1116) 상에 형성될 수도 있다. 일부 예에서, 단자 도금층(1111A)의 두께는 약 0.25 μm 내지 약 15 μm 의 범위일 수 있다. 일부 예에서, 외부 단자(1111)는 서브스트레이트 인캡슐런트(112)를 지나 약 20 μm 에서 약 85 μm 로 돌출된 단자 두께(1111P)를 포함할 수 있다. 단자 도금층(1111A) 은 예를 들어, 무전해 도금 또는 전기도금에 의해 형성될 수 있다. 단자 도금층(1111A)은 금, 은, 백금, 주석, 니켈, 팔라듐, 알루미늄, 티타늄, 텅스텐, 또는 이들의 합금과 같은 전기 전도성 재료를 포함할 수 있다. 일부 예에서, 단자 도금층(1111A)은 패들(1113) 및 리드(1114)의 노출된 부분이 산화되는 것을 방지할 수 있다.
외부 단자(1111)는 단자 도금층(1111A) 및 서브스트레이트 인캡슐런트(112)로부터 노출된 리드(1114)의 일부를 포함할 수 있다. 외부 단자(1111)는 하나 이상의 돌출된 패드, 랜드, 트레이스 또는 도금을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 솔더 볼과 같은 외부 인터커넥트가 외부 단자(1111)에 결합될 수 있다.
단자 도금층(1111A)은 서브스트레이트(110)의 제1 면(110A)에 노출된 패들(1113) 또는 리드(1114) 상에 형성될 수 있다. 일부 예에서, 단자 도금층(1111A)의 두께는 약 0.25 μm 내지 약 15 μm 의 범위일 수 있다. 단자 도금층(1111A)은 예를 들어 무전해 도금 또는 전기 도금에 의해 형성될 수 있다. 단자 도금층(1111A)은 금, 은, 백금, 니켈, 알루미늄, 티타늄, 텅스텐, 또는 합금 등과 같은 전기 전도성 재료를 포함할 수 있다. 일부 예에서, 단자 도금층(1111A)은 패들(1113) 및 리드(1114)의 노출된 부분이 산화되는 것을 방지할 수 있다.
내부 단자(1112)는 단자 도금층(1111A) 및 서브스트레이트 인캡슐런트(112)로부터 노출된 리드(1114)의 일부를 포함할 수 있다. 내부 단자(1112)는 하나 이상의 패드, 랜드, 트레이스 또는 도금을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 전자 컴포넌트(120)의 컴포넌트 인터커넥트(122)는 내부 단자(1112)에 결합될 수 있다.
외부 단자(1111), 내부 단자(1112), 패들(1113), 리드(1114), 및 오목부들(1115 및 1116)는 도전성 구조(111)로 지칭될 수 있다. 도전성 구조(111)는 서브스트레이트(110) 내에서 신호, 전류 또는 전압을 전달할 수 있다. 도전성 구조(111) 및 서브스트레이트 인캡슐런트(112)를 포함하는 서브스트레이트(110)는 도 2a 내지 2f에 도시된 방법을 사용하여 완성될 수 있다. 일부 예에서, 서브스트레이트(110)는 몰딩된 서브스트레이트, 몰딩된 리드프레임 서브스트레이트, 인캡슐레이팅된 리드프레임 서브스트레이트, 또는 라우팅 가능한 리드프레임 서브스트레이트를 포함하거나 이로 지칭될 수 있다.
도 2g는 제조 후기 단계에서의 전자 디바이스(100)를 도시한 단면도이다. 도 2g에 도시된 예에서, 전자 컴포넌트(120)는 서브스트레이트(110)의 제1 면(110A)에서 부착될 수 있다. 전자 컴포넌트(120)는 인터페이스 재료(130)를 사용하여 패들(1113)과 결합될 수 있다. 일부 예에서, 전자 컴포넌트(120)는 패들(1113)의 풋프린트 내에 위치될 수 있다. 일부 예에서, 전자 컴포넌트(120)는 패들(1113)보다 더 넓을 수 있다. 전자 컴포넌트(120)는 컴포넌트 단자(121)를 가지는 컴포넌트-제 1면, 및 상기 컴포넌트-제 1면에 반대 면인 컴포넌트-제 2면을 포함할 수 있다. 전자 컴포넌트(120)는 전자 컴포넌트(120)의 풋프린트를 정의하기 위해 제1 컴포넌트 면과 제2 컴포넌트 면 사이에서 연장되는 측부 컴포넌트 면을 포함한다. 일부 예에서, 전자 컴포넌트(120)는 컴포넌트 단자(121)를 갖는 컴포넌트-제 1면이 서브스트레이트(110)로부터 멀어지는 쪽으로 위치하도록 "페이스-업(face-up)" 구성으로 패들(1113)과 결합될 수 있다. 이러한 예에서, 전자 컴포넌트(120)의 컴포넌트-제 2면은 서브스트레이트(110)를 향하도록 위치될 수 있다.
전자 컴포넌트(120)는 하나 이상의 다이, 칩 또는 패키지를 포함하거나 이를 포함할 수 있다. 일부 예에서, 전자 컴포넌트(120)는 칩 스케일 패키지, 인캡슐레이팅된 패키지, 또는 웨이퍼 레벨 팬-아웃 패키지와 같은 반도체 패키지를 포함할 수 있다. 본 예에서, 전자 컴포넌트(120)는 와이어 본딩된 구성으로 제공된다. 전자 컴포넌트(120)는 예를 들어, 실리콘(Si)과 같은 반도체 재료를 포함할 수 있다. 전자 컴포넌트(120)는 하나 이상의 수동 소자, 또는 트랜지스터와 같은 하나 이상의 능동 소자를 포함할 수 있다. 전자 컴포넌트(120)는 예를 들어 메모리, 디지털 신호 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 파워 관리 프로세서, 오디오 프로세서, RF 회로, 무선 기저대역 시스템-온-칩 (SoC) 프로세서, 센서 또는 ASIC(주문형 집적 회로) 등과 같은 전기 회로를 포함할 수 있다. 일부 예에서, 전자 컴포넌트(120)의 높이 또는 두께는 약 50 μm 내지 약 500 μm 의 범위일 수 있다.
컴포넌트 단자(121)는 하나 이상의 패드, 본드 패드, 랜드, 범프, 필라, 또는 도체를 포함하거나 이로 지칭될 수 있다.일부 예에서, 컴포넌트 단자(121)는 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 금(Au), 은(Ag) 또는 이들의 합금과 같은 전기 전도성 재료를 포함할 수 있다. 컴포넌트 단자(121)는 전자 컴포넌트(120)와 서브스트레이트(110) 사이에 전기적 접촉을 제공할 수 있다. 컴포넌트 인터커넥트(122)는 컴포넌트 단자(121)에 결합될 수 있다.
인터페이스 재료(130)는 선택적으로 서브스트레이트(110)와 전자 컴포넌트(120) 사이에 위치할 수 있다. 일부 예에서, 인터페이스 재료(130)는 패들 (1113) 상부에서 단자 도금층(1111A)와 전자 컴포넌트(120) 사이에 위치할 수 있다. 일부 예에서, 인터페이스 재료(130)는 패들(1113)의 풋프린트 외부에 위치된 서브스트레이트 인캡슐런트(112)의 상부 부분 위로 연장될 수 있다. 인터페이스 재료(130)는 유전체 접착제, 열 인터페이스 재료, 접착 필름, 또는 접착 테이프를 포함하거나 이를 포함할 수 있다. 일부 예에서, 인터페이스 재료(130)는 솔더 또는 솔더 페이스트와 같은 전도성 접착제를 포함할 수 있다. 일부 예에서, 인터페이스 재료(130)는 열경화성 접착제, 광경화성 접착제, 또는 비경화성 접착제(예를 들어, 고무계 접착제, 아크릴계 접착제, 비닐 알킬 에테르계 접착제, 실리콘계 접착제, 접착제, 폴리에스테르계 접착제, 폴리아미드계 접착제 또는 우레탄계 접착제)를 포함할 수 있다. 인터페이스 재료(130)는 may secure 전자 컴포넌트(120)를 패들(1113)에 고정할 수 있다. 일부 예에서, 인터페이스 재료(130)는 패들(1113) 상에 코팅될 수 있고, 이어서 전자 컴포넌트(120)가 장착될 수 있고, 이어서 인터페이스 재료(130)를 경화하여 전자 컴포넌트(120)를 패들(1113) 상에 고정할 수 있다. 일부 예에서, 인터페이스 재료(130)는 전자 컴포넌트(120)에서 발생된 열을 패들(1113)로 효과적으로 전달하여 서브스트레이트(110)를 통해 열을 방출하거나 소산할 수 있다. 일부 예에서, 인터페이스 재료(130)의 두께는 약 5 μm 내지 약 50 μm 의 범위일 수 있다.
도 2g에 도시된 예에서, 컴포넌트 인터커넥트(122)는 전자 컴포넌트(120)를 서브스트레이트(110)에 결합할 수 있다. 컴포넌트 인터커넥트(122)는 하나 이상의 와이어 또는 도전성 와이어를 포함하거나 이로 지칭될 수 있다. 컴포넌트 인터커넥트(122)는 리드(1114)에 대한 솔더 볼 컴포넌트 단자(121)와 같은 외부 인터커넥트일 수 있다. 일부 예에서, 일단 컴포넌트 인터커넥트(122)는 컴포넌트 단자(121)에 결합될 수 있고, 타단은 내부 단자(1112)에 결합될 수 있다. 컴포넌트 인터커넥트(122)는 금, 은, 백금, 주석, 니켈, 알루미늄, 티타늄, 텅스텐 또는 이들의 합금과 같은 전기 전도성 재료를 포함할 수 있다. 전자 컴포넌트(120)가 페이스-다운(face-down) 구성인 일부 예에서, 컴포넌트 인터커넥트(122)는 범프, 볼 또는 필라(pillar) 구조를 포함하거나 이로 지칭될 수 있다.
도 2h는 제조 후기 단계에서의 전자 디바이스(100)를 도시한 단면도이다. 도 2h에 도시된 예에서, 바디 인캡슐런트(140)는 전자 컴포넌트(120) 및 서브스트레이트(110)를 인캡슐레이팅할 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 서브스트레이트(110)의 제1 면(110A)에 위치한 전자 컴포넌트(120) 및 컴포넌트 인터커넥트(122)를 인캡슐레이팅할 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 컴포넌트-제 1면과 전자 컴포넌트(120)의 컴포넌트 측면을 인캡슐레이팅할 수 있다. 도 2h를 참조하면, 서브스트레이트(110), 전자 컴포넌트(120), 인터페이스 재료(130), 및 바디 인캡슐런트(140)를 포함하는 전자 디바이스 (100)가 완성될 수 있다. 일부 예에서, 솔더 볼과 같은 외부 인터커넥트가 또한 외부 단자(1111)에 결합될 수 있다.
바디 인캡슐런트(140)는 몰드 재료, 보호 재료, 몰드 화합물 또는 수지를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 섬유-프리 인캡슐런트, 유기 수지 또는 무기 필러 강화 재료를 가진 유기 에폭시를 포함할 수 있다. 바디 인캡슐런트(140)는 예를 들어 압축 성형 공정, 진공 적층 공정, 액상 인캡슐런트 성형 공정, 페이스트 인쇄 공정, 또는 필름 보조 성형 공정을 포함하는 다양한 공정에 의해 형성될 수 있다. 일부 예에서, 바디 인캡슐런트(140)의 두께는 약 100 μm 내지 약 1000 μm 의 범위일 수 있다. 바디 인캡슐런트(140)는 외부 요소 또는 환경 노출로부터 전자 컴포넌트(120)와 컴포넌트 인터커넥트(122)를 보호할 수 있다.
도 3은 예시적인 전자 디바이스(200)를 도시한 단면도이다. 도 3에 도시된 예에서, 전자 디바이스(200)는 서브스트레이트(110), 전자 컴포넌트(220), 인터페이스 재료(230), 및 바디 인캡슐런트(140)를 포함할 수 있다.
일부 예에서, 전자 디바이스(200)는 전자 디바이스(100)와 같은 본 개시에 설명된 다른 전자 디바이스들과 유사한 대응하는 요소들, 특징들, 재료들, 또는 형성 공정들을 포함할 수 있다.
서브스트레이트(110)는 외부 단자(1111), 내부 단자(1112), 리드(1114), 및 오목부들(1115, 1116)를 갖는 도전성 구조(111)를 포함할 수 있다. 전자 컴포넌트(220)는 컴포넌트 단자(221) 및 컴포넌트 인터커넥트(222)를 포함할 수 있다.
서브스트레이트(110), 인터페이스 재료(230) 및 바디 인캡슐런트(140)는 반도체 패키지 또는 패키지로 지칭될 수 있고, 외부 요소 또는 환경 노출로부터 전자 컴포넌트(220)를 보호할 수 있다. 반도체 패키지는 외부 컴포넌트와 전자 컴포넌트(220) 사이의 전기적 결합을 제공할 수 있다.
도 4a 내지 4i는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 4a는 제조 초기 단계에서 전자 디바이스(200)의 단면도를 도시한다.
도 4a 에 도시된 예에서, 제1 면(110A) 및 제1 면(110A)에 반대 면인 제2 면(110B)을 갖는 원판 서브스트레이트(110)’ 를 준비할 수 있다.
도 4b는 제조 후기 단계에서의 전자 디바이스(200)를 도시한 단면도이다. 도 4b에 도시된 예에서, 오목부들(11115)는 원판 서브스트레이트(110)’의 제1 면(110A)을 부분 에칭함으로써 형성될 수 있다. 오목부들(11115)는 서로 이격되거나 서로 다른 폭으로 형성될 수 있다. 오목부들(1115)은 리드(1114)의 측면의 일부를 정의할 수 있다.
도 4c는 제조 후기 단계에서의 전자 디바이스(200)를 도시한 단면도이다. 도 4c에 도시된 예에서, 서브스트레이트 인캡슐런트(112)는 원판 서브스트레이트(110)’의 제1 면(110A)를 인캡슐레이팅할 수 있다. 일부 예에서, 서브스트레이트 인캡슐런트(112)는 오목부들(11115)를 채우면서 원판 서브스트레이트(110)’의 제1 면(110A)을 덮도록 형성될 수 있다.
도 4d는 제조 후기 단계에서의 전자 디바이스(200)를 도시한 단면도이다. 도 4d에 도시된 예에서, 원판 서브스트레이트(110)’의 제1 면(110A)은 서브스트레이트 인캡슐런트(112)의 일부를 제거함으로써 노출될 수 있다. 서브스트레이트 인캡슐런트(112)는 이웃하는 리드(1114)를 서로 전기적으로 절연할 수 있다.
도 4e는 제조 후기 단계에서의 전자 디바이스(200)를 도시한 단면도이다. 도 4e에 도시된 예에서, 오목부들(1116)은 원판 서브스트레이트(110)’의 제2 면(110B)을 부분 에칭함으로써 형성할 수 있다. 오목부들(1116)은 원판 서브스트레이트(110)’의 제2 면(110B)으로부터 내측으로 리세스된 미리 결정된 깊이를 각각 갖는 홈으로서 형성될 수 있다. 오목부들(1116)은 원판 서브스트레이트(110)’의 제2 면(110B)에서 오목부들(11115)를 충진하는 서브스트레이트 인캡슐런트(112)를 노출시킬 수 있다. 오목부들(1116)의 폭은 오목부들(1115)의 폭과 다를 수 있다. 오목부들(1116)은 리드(1114)의 측면을 형성할 수 있다. 리드(1114)의 측면은 오목부들(1115, 1116)에 의해 형성될 수 있다.
리드(1114)는 원판 서브스트레이트(110)’ 의 일부일 수 있고 오목부들(1115, 1116)에 의해 다른 인접한 리드(1114)로부터 분리될 수 있다. 일부 예에서, 리드(1114)는 전자 컴포넌트(220)가 장착될 수 있는 공간을 제공할 수 있다. 일부 예에서, 컴포넌트 인터커넥트(222)는 리드(1114)에 결합될 수 있다.
도 4f는 제조 후기 단계에서의 전자 디바이스(200)를 도시한 단면도이다. 도 4f에 도시된 예에서, 단자 도금층(1111A, 1112A)은 원판 서브스트레이트(110)’의 제2 면(110B) 및 제1 면(110A)에 각각 형성되어 외부 단자(1111) 및 내부 단자(1112)를 완성하고, 서브스트레이트(110)를 완성할 수 있다. 일부 예에서, 단자 도금층(1111A, 1112A)은 서브스트레이트 인캡슐런트(112)에 의해 노출된 리드(1114)의 반대쪽에 형성된다.
단자 도금층(1111A)은 서브스트레이트(110)의 제2 면 (110B)에 노출된 리드(1114) 상에 형성될 수 있다. 일부 예에서, 단자 도금층(1111A)은 또한 리드(1114)의 측면을 정의하는 오목부들(1116) 상에 형성될 수도 있다. 외부 단자(1111)는 단자 도금층(1111A)과 서브스트레이트 인캡슐런트(112)에서 노출된 리드(1114)의 일부를 포함할 수 있다.
단자 도금층(1111A)은 또한 서브스트레이트(110)의 제1 면(110A)에서 노출된 리드(1114) 상에 형성될 수 있다. 내부 단자(1112)는 단자 도금층(1112A) 및 서브스트레이트 인캡슐런트(112)로부터 노출된 리드(1114)의 일부를 포함할 수 있다.
외부 단자(1111), 내부 단자(1112), 리드(1114), 및 오목부들(1115 및 1116)는 도전성 구조(111)로 지칭될 수 있다. 도전성 구조(111)는 서브스트레이트(110) 내에서 신호, 전류 또는 전압을 전달할 수 있다. 도전성 구조(111) 및 서브스트레이트 인캡슐런트(112)를 포함하는 서브스트레이트(110)는 도 4a 내지 도 4f에 도시된 방법을 사용하여 완성될 수 있다. 본 예에서, 도 2f에 도시된 서브스트레이트(110)의 패들(1113)은 서브스트레이트(110)에서 생략될 수 있다.
도 4f는 제조 후기 단계에서의 전자 디바이스(200)를 도시한 단면도이다. 도 4f에 도시된 예에서, 전자 컴포넌트(220)는 서브스트레이트(110)의 제1 면(110A)에 결합될 수 있다. 전자 컴포넌트(220)는 하나 이상의 리드(1114) 상부에 장착될 수 있다. 전자 컴포넌트(220)는 컴포넌트 단자(221)를 갖는 컴포넌트-제 1면 및 상기 컴포넌트-제 1면에 반대 면인 컴포넌트-제 2면을 포함할 수 있다. 전자 컴포넌트(220)는 "페이스-다운" 구성으로 리드(1114)와 결합되어 컴포넌트 단자(221)를 갖는 컴포넌트-제 1면이 서브스트레이트(110) 및 리드(1114)를 향하도록 할 수 있다. 컴포넌트 인터커넥트(222)는 컴포넌트 단자(221)에 위치할 수 있고, 전자 컴포넌트(220)는 컴포넌트 인터커넥트(222)를 통해 리드(1114)에 결합될 수 있다.
전자 컴포넌트(220)는 하나 이상의 다이, 칩 또는 패키지를 포함하거나 이로 지칭한다. 일부 예에서, 전자 컴포넌트(220)는 전자 컴포넌트(120)는 칩 스케일 패키지, 인캡슐레이팅된 패키지, 또는 웨이퍼 레벨 팬-아웃 패키지와 같은 반도체 패키지를 포함할 수 있다. 본 예에서, 전자 컴포넌트(120)는 플립-칩 구성으로 제공된다. 일부 예에서, 전자 컴포넌트(220)는 본 개시에서 설명된 전자 컴포넌트(120)와 유사한 대응 요소, 특징, 재료, 또는 형성 공정을 포함할 수 있다.
컴포넌트 단자(221)는 하나 이상의 패드, 본드 패드, 랜드, 범프, 필라, 또는 도체를 포함하거나 이로 지칭될 수 있다.일부 예에서, 컴포넌트 단자(221)는 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 금(Au), 은(Ag), 또는 이의 합금과 같은 전기 전도성 재료를 포함할 수 있다. 컴포넌트 단자(221)는 전자 컴포넌트(220)와 서브스트레이트(110) 사이에 전기적 접촉을 제공할 수 있다. 컴포넌트 단자(221)는 내부 단자(1112)와 정렬되거나 결합되도록 위치될 수 있다.
컴포넌트 인터커넥트(222)는 전자 컴포넌트(220)와 서브스트레이트(110)를 상호 결합시킬 수 있다. 컴포넌트 인터커넥트(222)는 하나 이상의 범프, 필라, 포스트 또는 솔더 볼을 포함하거나 이로 지칭될 수 있다. 컴포넌트 인터커넥트(222)는 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi 또는 Sn-Ag-Cu 를 포함할 수 있다. 일부 예에서, 컴포넌트 인터커넥트(222)는 예를 들어 볼 드롭 공정, 스크린 인쇄 공정, 전기도금 공정, 또는 증착 공정에 의해 형성될 수 있다. 일부 예들에서 컴포넌트 인터커넥트(222)의 두께는 약 20㎛ 내지 약 100㎛의 범위일 수 있다. 컴포넌트 인터커넥트(222)는 컴포넌트 단자(221)와 내부 단자(1112) 사이에 결합될 수 있다. 일부 예에서, 컴포넌트 인터커넥트(222)는 전자 컴포넌트(220)를 서브스트레이트(110)에 고정할 수 있다.
도 4g 에 도시된 예에서, 인터페이스 재료(230)는 서브스트레이트(110)와 전자 컴포넌트(220) 사이에 형성될 수 있다. 일부 예에서, 인터페이스 재료(230)는 서브스트레이트(110)의 제1 면(110A) 및 전자 컴포넌트(220)의 컴포넌트-제 1면 사이에 위치할 수 있다. 인터페이스 재료(230)는 언더필, 열 인터페이스 재료 또는 접착제를 포함하거나 이를 포함할 수 있다. 일부 예에서, 인터페이스 재료(230)는 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 중합체 재료, 충전된 에폭시, 충전된 열가소성 물질, 충전된 열경화성 물질, 충전된 폴리이미드, 충전된 폴리우레탄, 채워진 폴리머 재료 또는 플럭스 언더필을 포함할 수 있다. 인터페이스 재료(230)는 내부 단자(1112) 또는 컴포넌트 인터커넥트(222)를 덮도록 도포될 수 있다. 일부 예에서, 전자 컴포넌트(220)는 서브스트레이트(110)와 과 결합될 수 있고, 인터페이스 재료(230)는 서브스트레이트(110)와 전자 컴포넌트(220) 사이에 주입 또는 흡수될 수 있다. 일부 예에서, 인터페이스 재료(230)는 전자 컴포넌트(220)로부터 발생된 열을 서브스트레이트(110)로 전달하여 열을 방출할 수 있거나, 또는 상이한 컴포넌트 인터커넥트(222) 사이의 공극을 채울 수 있다. 일부 예에서, 인터페이스 재료(230)는 선택적일 수 있거나 도4h에 적용된 바디 인캡슐런트(140)의 일부를 포함할 수 있다.
도 4h는 제조 후기 단계에서의 전자 디바이스(200)를 도시한 단면도이다. 도 4h에 도시된 예에서, 바디 인캡슐런트(140)는 전자 컴포넌트(220) 및 서브스트레이트(110)를 인캡슐레이팅할 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 전자 컴포넌트(220) 또는 서브스트레이트(110)의 제1 면(110A) 상에 위치한 컴포넌트 인터커넥트(222)를 인캡슐레이팅할 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 컴포넌트-제 2면 및 전자 컴포넌트(220)의 컴포넌트 측면을 인캡슐레이팅할 수 있다. 본 예에서, 바디 인캡슐런트(140)는 도 4g에 적용된 인터페이스 재료(230)를 인캡슐레이팅한다. 일부 예에서, 인터페이스 재료(230)는 도 4g에서는 생략되었고, 도 4h에서는 바디 인캡슐런트(140)이 적용되는 동안에 전자 컴포넌트(220)와 서브스트레이트(110)사이에서 연장되는 바디 인캡슐런트(140)와 동일한 물질층의 일부로서 적용된다. 도 4h 에 도시된 바와 같이, 서브스트레이트(110), 전자 컴포넌트(220), 인터페이스 재료(230) 및 바디 인캡슐런트(140)를 포함하는 전자 디바이스(200)가 완성될 수 있다. 일부 예에서, 솔더 볼과 같은 외부 인터커넥트가 외부 단자(1111)에 결합될 수 있다.
도 5는 예시적인 전자 디바이스(300)를 도시한 단면도이다. 도 5에 도시된 예에서, 전자 디바이스(300)는 서브스트레이트(310), 전자 컴포넌트(120), 인터페이스 재료(130), 및 바디 인캡슐런트(140)를 포함할 수 있다.
일부 예에서, 전자 디바이스(300)는 전자 디바이스(100 또는 200)와 같은 본 개시에 설명된 다른 전자 디바이스와 유사한 대응 요소, 특징, 재료, 또는 형성 공정을 포함할 수 있다.
서브스트레이트(310)는 서브스트레이트(110)와 유사할 수 있고, 도전성 구조 (311) 및 서브스트레이트 인캡슐런트(112)를 포함할 수 있다. 도전성 구조 (311)는 외부 단자(1111), 내부 단자(3112), 패들(1113), 리드(1114), 오목부들(1115, 1116)를 포함할 수 있다. 내부 단자(3112)는 단자 도금층(3112A)을 포함할 수 있다.
서브스트레이트(310), 인터페이스 재료(130) 및 바디 인캡슐런트(140)는 반도체 패키지 또는 패키지로 지칭될 수 있으며, 외부 요소 또는 환경 노출로부터 전자 컴포넌트(120)를 보호할 수 있다. 반도체 패키지는 외부 컴포넌트와 전자 컴포넌트(120) 사이에 전기적 결합을 제공할 수 있다.
도 6a 내지 6i는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 6a는 제조 초기 단계에서 전자 디바이스(300)의 단면도를 도시한다.
도 6a에 도시된 예에서, 제1 면(110A) 및 제1 면(110A)에 반대 면인 제2 면(110B)을 갖는 원판 서브스트레이트(110)’가 준비될 수 있다.
도 6b는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6b에 도시된 예에서, 오목부들(11115)는 원판 서브스트레이트(110)’의 제1 면(110A)을 부분적으로 에칭함으로써 형성될 수 있다. 오목부들(1115)은 서로 이격되거나 서로 다른 폭으로 형성될 수 있다. 오목부들(11115)는 리드(1114)의 측면의 일부를 정의할 수 있다.
도 6c는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6c에 도시된 예에서, 서브스트레이트 인캡슐런트(112)는 원판 서브스트레이트(110)’의 제1 면(110A)을 인캡슐레이팅할 수 있다. 일부 예에서, 서브스트레이트 인캡슐런트(112)는 오목부들(11115)를 채우면서 원판 서브스트레이트(110)’의 제1 면(110A)을 덮도록 형성할 수 있다.
도 6d는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6d에 도시된 예에서, 원판 서브스트레이트(110)’의 제1 면(110A)은 서브스트레이트 인캡슐런트(112)의 일부를 제거함으로써 노출될 수 있다. 서브스트레이트 인캡슐런트(112)는 인접한 리드(1114)를 서로 전기적으로 절연할 수 있다.
도 6e는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6e에 도시된 예에서, 재배선 구조(3117)가 원판 서브스트레이트(110)’의 제1 면(110A) 상에 형성될 수 있다. 재배선 구조(3117)는 도전성 구조(311)의 일부로 간주될 수 있다.
재배선 구조(3117)는 하나 이상의 도전성 재배선층(RDL), 트레이스, 패드, 랜드, 또는 비아를 포함하거나 이로 지칭될 수 있다. 예를 들어, 재배선 구조(3117)는 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 금(Au), 은(Ag), 또는 이의 합금을 포함할 수 있다. 재배선 구조(3117)는 예를 들어 스퍼터링, 무전해 도금, 전기도금, 물리적 기상 증착(PVD), 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학 기상 증착 (PECVD) 또는 플라즈마 강화 화학 기상 증착(PECVD)에 의해 형성될 수 있다. 일부 예에서, 시드 층이 스퍼터링에 의해 원판 서브스트레이트(110)’의 제1 면(110A) 상에 형성될 수 있고, 그 다음 도금 층이 도금에 의해 형성될 수 있고, 이어서 시드 층 및 도금 층을 패터닝하여 재배선 구조(3117)의 도전성 경로를 정의할 수 있다. 일부 예에서, 재배선 구조(3117)는 제1 면(110A) 또는 서브스트레이트(110)’ 상부의 제1 재배선층, 또는 제1 재배선층 상부에 적층된 제2 재배선층을 포함할 수 있다. 일부 예에서, 재배선 구조(3117)는 이러한 제1 재배선층과 서브스트레이트 인캡슐런트(112) 사이의 유전체층, 또는 이러한 적층된 제1 재배선층과 제2 재배선층 사이의 유전체층을 포함할 수 있다.
일부 예에서, 재배선 구조(3117)는 원판 서브스트레이트(110)’의 제1 면(110A)을 가로질러 서브스트레이트 인캡슐런트(112)를 통한 신호, 전압 또는 전류의 측면 재배선을 위한 전도성 경로를 제공할 수 있다. 예를 들어, 재배선 구조(3117)의 트레이스가. 전자 컴포넌트(120)의 풋프린트 내에서 전기 신호를 라우팅하는 경우, 팬-인 경로가 형성될 수 있다. 다른 예로서, 재배선 구조(3117)의 트레이스가 전자 컴포넌트(120)의 풋프린트 내부 및 외부로 연장되는 경로를 따라 전기 신호를 라우팅하는 경우, 팬-아웃 경로가 형성될 수 있다.
재배선 구조(3117)는 원판 서브스트레이트(110)’의 제1 면(110A)에 노출된 패들(1113) 또는 리드(1114)에 결합될 수 있다. 일부 예에서, a thickness of a redistribution layer of 재배선 구조(3117)의 재배선 층의 두께는 약 10 μm 내지 약 60 μm 의 범위일 수 있다.
도 6f는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6f에 도시된 예에서, 오목부들(1116)은 원판 서브스트레이트(110)’의 제2 면(110B)을 부분 에칭함으로써 형성될 수 있다. 오목부들(1116)은 원판 서브스트레이트(110)’의 제1 면(110A)에 형성된 오목부들(11115)에 대응하도록 위치할 수 있다. 오목부들(1116)은 오목부들(11115)로부터 상이한 폭을 가지도록 형성될 수 있다. 오목부들(1116)은 리드(1114)의 측면을 정의할 수 있다. 리드(1114)의 측면은 오목부들(1115, 1116)에 의해 정의될 수 있다.
도 6g는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6g에 도시된 예에서, 단자 도금층(1111A)은 원판 서브스트레이트(110)’의 제2 면(110B)에 형성될 수 있고, 단자 도금층(3112A)은 원판 서브스트레이트(110)’의 제1 면(110A)에 형성될 수 있다. 따라서, 외부 단자(1111) 및 내부 단자(3112)가 형성되어 서브스트레이트(310)가 완성될 수 있다. 단자 도금층(3112A)은 재배선 구조(3117) 상에 형성될 수 있다. 일부 예에서, 단자 도금층(3112A)는 재배선 구조(3117)의 일부로 간주될 수 있다.
단자 도금층(3112A)은 서브스트레이트(310)의 제1 면(110A) 상에 위치한 재배선 구조(3117)상에 형성될 수 있다. 단자 도금층(3112A)은 재배선 구조(3117)의 상부 또는 측면을 덮도록 형성될 수 있다. 일부 예에서, 단자 도금층(3112A)은 본 개시에서 설명된 단자 도금층(1111A)과 유사한 대응 요소, 특징, 재료, 또는 형성 공정을 포함할 수 있다.유사한 대응 요소를 포함할 수 있다.
내부 단자(3112)는 단자 도금층(3112A) 및 서브스트레이트(310)의 제1 면(110A)에 있는 재배선 구조(3117)의 일부를 포함할 수 있다. 일부 예에서, 컴포넌트 인터커넥트(122)는 내부 단자(3112)와 결합될 수 있다. 일부 예에서, 전자 컴포넌트(120)는 내부 단자(3112) 상에 장착될 수 있다. 일부 예에서, 내부 단자(3112)는 본 개시에서 설명된 내부 단자(1112)와 유사한 대응 요소, 특징, 재료, 또는 형성 공정을 포함할 수 있다.
외부 단자(1111), 내부 단자(3112), 패들(1113), 리드(1114), 오목부들(11115, 1116), 및 재배선 구조(3117)는 도전성 구조(311)로 지칭될 수 있다. 도전성 구조(311)는 서브스트레이트(310)를 가로지르거나 그 내부에서 신호, 전류 또는 전압을 전달할 수 있다. 도전성 구조(311) 및 서브스트레이트 인캡슐런트(112)를 포함하는 . 서브스트레이트(310)는 도 6a 내지 6g에 도시된 방법을 사용하여 완성될 수 있다. 일부 예에서, 서브스트레이트(310)는 몰딩된 서브스트레이트, 몰딩된 리드프레임 서브스트레이트, 인캡슐레이팅된 리드프레임 서브스트레이트, 또는 라우팅 가능한 리드프레임 서브스트레이트를 포함하거나 이로 지칭될 수 있다.
도 6h는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6h에 도시된 예에서, 전자 컴포넌트(120)는 서브스트레이트(310)의 제1 면(110A )과 결합될 수 있다. 전자 컴포넌트(120)는 인터페이스 재료(130)를 통해 패들(1113)에 결합될 수 있다. 전자 컴포넌트(120)는 "페이스-업(face-up)" 구성으로 패들(1113)에 부착되어 컴포넌트 단자(121)를 갖는 컴포넌트-제 1면이 서브스트레이트(310)과 반대 방향으로 위치할 수 있다. 인터페이스 재료(130)는 서브스트레이트(310)와 전자 컴포넌트(120) 사이에 위치할 수 있다. 일부 예에서, 인터페이스 재료(130)는 패들(1113) 상부에서 전자 컴포넌트(120)의 컴포넌트-제 2면과 단자 도금층(3112A) 사이에 위치할 수 있다.
도 6h 에 도시된 예에서, 컴포넌트 인터커넥트(122)는 전자 컴포넌트(120)를 서브스트레이트(310)에 결합시킬 수 있다. 컴포넌트 인터커넥트(122)는 컴포넌트 단자(121)를 리드(1114)에 결합시킬 수 있다. 일부 예에서, 컴포넌트 인터커넥트(122)의 일단이 컴포넌트 단자(121)에 결합되고, 컴포넌트 인터커넥트(122)의 타단은 내부 단자(3112)에 결합될 수 있다.
도 6i는 제조 후기 단계에서의 전자 디바이스(300)를 도시한 단면도이다. 도 6i에 도시된 예에서, 바디 인캡슐런트(140)는 전자 컴포넌트(120) 및 서브스트레이트(310)를 인캡슐레이팅할 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 서브스트레이트(310)의 제1 면(110A)에 위치한 전자 컴포넌트(120) 및 컴포넌트 인터커넥트(122)를 인캡슐레이팅할 수 있다. 도 6i에 도시된 바와 같이, 서브스트레이트(310), 전자 컴포넌트(120), 인터페이스 재료(130), 및 바디 인캡슐런트(140)를 포함하는 전자 디바이스(300)가 완성될 수 있다. 일부 예에서, 솔더 볼과 같은 외부 인터커넥트가 외부 단자(1111)에 결합됨으로써 전자 디바이스(300)를 완성할 수 있다.
도 7은 예시적인 전자 디바이스(400)를 도시한 단면도이다. 도 7에 도시된 예에서, 전자 디바이스(400)는 서브스트레이트(310), 전자 컴포넌트(220), 인터페이스 재료(230), 및 바디 인캡슐런트(140)를 포함할 수 있다.
일부 예에서, 전자 디바이스(400)는 본 개시에서 설명된 전자 디바이스(100, 200 또는 300) 등의 다른 전자 디바이스와 유사한 대응 요소, 특징, 재료, 또는 형성 공정을 포함할 수 있다.
서브스트레이트(310), 인터페이스 재료(230) 및 바디 인캡슐런트(140)는 반도체 패키지 또는 패키지로 지칭될 수 있으며, 외부 요소 또는 환경 노출로부터 전자 컴포넌트(220)를 보호할 수 있다. 반도체 패키지는 외부 컴포넌트와 전자 컴포넌트(220) 사이에 전기적 결합을 제공할 수 있다.
도 8a 내지8i 는 예시적인 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 본 예에서, 도 8a 내지 도 8g에서 서브스트레이트(310)를 형성하는 방법은 도 6a 내지 6g와 관련하여 설명된 것과 유사할 수 있다.
도 8h 에 도시된 예에서, 전자 컴포넌트(220)는 서브스트레이트(310)의 제1 면(110A)에 결합될 수 있다. 전자 컴포넌트(220)는 패들(1113) 또는 하나 이상의 리드(1114) 상부에 장착될 수 있다. 전자 컴포넌트(220)는 컴포넌트 단자(221)를 갖는 컴포넌트-제 1면과 컴포넌트-제 1면에 반대 면인 컴포넌트-제 2면을 포함할 수 있다. 전자 컴포넌트(220)는 패들(1113) 또는 리드(1114)와 “페이스-다운” 구성으로 결합되어 컴포넌트 단자(221)를 갖는 컴포넌트-제 1면이 서브스트레이트(310)를 향하게 할 수 있다. 컴포넌트 인터커넥트(222)는 컴포넌트 단자(221)에 위치될 수 있고, 전자 컴포넌트(220)는 컴포넌트 인터커넥트(222)를 통해 패들(1113) 또는 리드(1114)에 결합될 수 있다. 일부 예에서, 컴포넌트 단자(221)는 내부 단자(3112)와 정렬되도록 위치될 수 있다. 컴포넌트 인터커넥트(222)는 전자 컴포넌트(220)를 서브스트레이트(310)에 결합시킬 수 있다. 일부 예에서, 컴포넌트 인터커넥트(222)는 하나 이상의 범프, 필라, 포스트 또는 솔더 볼을 포함하거나 이로 지칭될 수 있다. 컴포넌트 인터커넥트(222)는 컴포넌트 단자(221)와 단자 도금층(3112A) 사이에 결합될 수 있다.
도 8h 에 도시된 예에서, 인터페이스 재료(230)는 서브스트레이트(310)와 전자 컴포넌트(220) 사이에 선택적으로 제공될 수 있다. 일부 예에서, 인터페이스 재료(230)는 서브스트레이트(310)의 제1 면(110A)과 전자 컴포넌트(220)의 컴포넌트-제 1면 사이에 제공될 수 있다. 인터페이스 재료(230)는 내부 단자(3112) 또는 컴포넌트 인터커넥트(222)를 덮을 수 있다.
도 8i는 제조 후기 단계에서의 전자 디바이스(400)를 도시한 단면도이다. 도 8i에 도시된 예에서, 바디 인캡슐런트(140)는 전자 컴포넌트(220) 및 서브스트레이트(310)를 인캡슐레이팅할 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 서브스트레이트(310)의 제1 면(110A) 상에 위치한 전자 컴포넌트(220) 또는 컴포넌트 인터커넥트(222)를 인캡슐레이팅할 수 있다. 일부 예에서, 바디 인캡슐런트(140)는 컴포넌트-제 2면과 전자 컴포넌트(220)의 컴포넌트 측면을 인캡슐레이팅할 수 있다. 본 예에서, 바디 인캡슐런트(140)는 도 8h에서 적용된 인터페이스 재료(230)를 인캡슐레이팅할 수 있다. 일부 예에서, 인터페이스 재료(230)는 도 8h에는 생략되었고, 도 8i에서는 바디 인캡슐런트(140)가 적용되는 동안 전자 컴포넌트(220)와 서브스트레이트(110) 사이에서 연장되는 바디 인캡슐런트(140)와 동일한 물질층의 일부로서 적용된다. 도 8i에 도시된 바와 같이, 서브스트레이트(310), 전자 컴포넌트(220), 인터페이스 재료(230) 및 바디 인캡슐런트(140)를 포함하는 전자 디바이스(400)가 완성될 수 있다. 일부 예에서, 솔더 볼과 같은 외부 인터커넥트가 외부 단자(1111)에 결합될 수 있다.
본 개시는 특정한 실시예들에 대한 참조를 포함하나, 당업자는 본 발명의 범위를 벗어나지 않고 다양한 변경이 이루어질 수 있고 등가물이 대체될 수 있음을 이해할 것이다. 또한, 본 개시의 범위를 벗어나지 않고 개시된 예들에 대한 수정이 이루어질 수 있다. 따라서, 본 개시는 개시된 예들에 제한되지 않고, 첨부된 청구 범위 내에 속하는 모든 예들을 포함할 것으로 의도된다.

Claims (20)

  1. 제1 면, 상기 제1 면의 반대 면인 제2 면, 리드 비아와 리드 돌출부를 갖는 리드를 포함하는 도전성 구조 및 서브스트레이트 인캡슐런트를 포함하는 서브스트레이트로서, 상기 리드 비아는 제1 오목부들에 의해 정의되는 비아 측면을 포함하고, 상기 리드 돌출부는 제2 오목부들에 의해 정의되는 돌출부 측면을 포함하며, 상기 서브스트레이트 인캡슐런트는 상기 서브스트레이트의 제1 면에서의 제1 오목부들을 덮되 제2 오목부들은 덮지 않음으로써 상기 리드 돌출부가 서브스트레이트의 제2 면에 있는 서브스트레이트 인캡슐런트에서 돌출하는, 서브스트레이트;
    서브스트레이트의 제1 면에 인접하고 도전성 구조에 전기적으로 결합되는 반도체 컴포넌트로서, 상기 반도체 컴포넌트는 서브스트레이트의 제1 면에서 먼 제1 컴포넌트 면, 서브스트레이트의 제1 면에 가까운 제2 컴포넌트 면, 및 제1 컴포넌트 면과 제2 컴포넌트 면 사이에서 연장되어 반도체 컴포넌트의 풋프린트를 정의하는 측부 컴포넌트 면을 포함하는, 반도체 컴포넌트; 및
    제1 컴포넌트 면 및 반도체 컴포넌트의 측부 컴포넌트 면을 인캡슐레이팅하는 바디 인캡슐런트;를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 도전성 구조는:
    서브스트레이트의 제1면에서 리드 비아에 결합되는 제1 단자층, 및 서브스트레이트의 제2면에서 리드 돌출부에 결합되는 제2 단자층을 더 포함하며;
    상기 제2 단자층은 제2 오목부들을 덮고;
    제1 단자층과 리드 비아는 내부 단자를 정의하고;
    제2 단자층과 리드 돌출부는 외부 단자를 정의하며;
    제2 단자층에는 바디 인캡슐런트가 없는 것;을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 단자층은 제1 도금층을 포함하고;
    상기 제2 단자층은 제2 도금층을 포함하며;
    상기 외부 단자는 서브스트레이트 인캡슐런트. 는 서브스트레이트 인캡슐런트를 지나 20 μm 내지 70 μm 로 돌출하는 돌출부 두께를 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 리드는:
    서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 더 포함하고;
    제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고;
    제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며;
    제1 오목부들은 제1 측방향 폭만큼 이격되며;
    제2 오목부들은 제1 측방향 폭보다 큰 제2 측방향 폭만큼 이격되는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 리드 트레이스는 서브스트레이트 인캡슐런트가 전체 두께를 갖는 부분 상부에서 측방향으로 연장되는 것을 특징으로 하는 반도체 디바이스.
  6. 제4항에 있어서,
    상기 리드 트레이스는 측방향으로 연장되어 팬-인 전기신호 경로를 제공하는 것을 특징으로 하는 반도체 디바이스.
  7. 제4항에 있어서,
    상기 리드 트레이스는 측방향으로 연장되어 팬-아웃 전기신호 경로를 제공하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 도전성 구조는 패들을 더 포함하고;
    상기 반도체 컴포넌트는 상기 패들에 결합되고;
    상기 반도체 디바이스는 반도체 컴포넌트와 서브스트레이트의 제1 면 사이에 개재된 인터페이스 재료를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제1항에 있어서,
    상기 도전성 구조는:
    서브스트레이트의 제1 면에서 리드 비아에 결합되는 재배선 구조를 더 포함하고;
    상기 재배선 구조는 서브스트레이트의 제1 면에서 측방향으로 전기 신호를 라우팅하도록 구성되는 것을 특징으로 하는 반도체 디바이스.
  10. 제9항에 있어서,
    상기 도전성 구조는 재배선 구조 상부에 단자층을 더 포함하고;
    상기 재배선 구조는 서브스트레이트의 제1 면에서 반도체 컴포넌트의 풋프린트 내부와 반도체 컴포넌트의 풋프린트의 외부에서 연장되는 팬-아웃 경로로 전기 신호를 라우팅하도록 구성되는 것을 특징으로 하는 반도체 디바이스.
  11. 제1 면, 상기 제1 면에 반대 면인 제2 면, 도전성 구조, 및 서브스트레이트 인캡슐런트를 포함하는 서브스트레이트로서, 상기 도전성 구조는 비아 측면을 갖는 리드 비아와 돌출부 측면을 갖는 리드 돌출부를 포함한 리드, 상기 서브스트레이트의 제1 면에 인접한 리드 비아에 결합되는 제1 단자층, 및 상기 서브스트레이트의 제2 면에 인접한 리드 돌출부에 결합되는 제2 단자층을 포함하며, 상기 비아 측면은 제1 오목부들에 의하여 정의되고, 상기 돌출부 측면은 제2 오목부들에 의하여 정의되고, 상기 서브스트레이트 인캡슐런트는 상기 서브스트레이트의 제1면에서의 제1 오목부들을 덮되 서브스트레이트의 제2면에서는 제2 오목부들을 덮지 않음으로써 서브스트레이트 인캡슐런트로부터 리드 돌출부가 돌출하고, 상기 제2 단자층은 제2 오목부들을 덮고, 제1 단자층과 리드 비아는 내부 단자를 정의하며, 제2 단자 층과 리드 돌출부는 외부 단자를 정의하는, 서브스트레이트;
    서브스트레이트의 제1 면에 인접하고 내부 단자에 전기적으로 결합되는 반도체 컴포넌트; 및
    제1 컴포넌트 면 및 반도체 컴포넌트의 측부 컴포넌트 면을 인캡슐레이팅하는 바디 인캡슐런트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제11항에 있어서,
    상기 리드는:
    상기 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 더 포함하고;
    제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고;
    제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며;
    제1 오목부들은 제1 측방향 폭만큼 이격되며;
    제2 오목부들은 제1 측방향 폭보다 큰 제2 측방향 폭만큼 이격되는 것을 특징으로 하는 반도체 디바이스.
  13. 제11항에 있어서,
    상기 도전성 구조는 서브스트레이트의 제1 면에서 리드 비아에 결합되는 재배선 구조를 더 포함하고;
    상기 재배선 구조는 리드 비아와 제1 단자층 사이에 개재되고;
    상기 재배선 구조는 서브스트레이트의 제1 면에서,
    a) 반도체 컴포넌트의 풋프린트 내부의 전기신호를 라우팅하는 팬-인 경로; 또는
    b) 반도체 컴포넌트의 풋프린트 외부의 전기신호를 라우팅하는 팬-아웃 경로 중 하나 이상의 경로로 전기 신호를 측방향으로 라우팅하도록 구성되는 것을 특징으로 하는 반도체 디바이스.
  14. 제11항에 있어서,
    상기 도전성 구조는 패들을 더 포함하고;
    상기 반도체 컴포넌트는 상기 패들에 결합되고;
    상기 반도체 디바이스는 반도체 컴포넌트와 서브스트레이트의 제1 면 사이에 개재된 인터페이스 재료를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제11항에 있어서,
    상기 리드 비아는 제1 두께를 가지며;
    상기 리드 돌출부는 제1 두께와 다른 제2 두께를 가지는 것을 특징으로 하는 반도체 디바이스.
  16. 서브스트레이트를 제공하는 단계로,
    상기 서브스트레이트는:
    제1 면, 상기 제1 면에 반대 면인 제2 면, 도전성 구조, 및 서브스트레이트 인캡슐런트를 포함하며, 이때 상기 도전성 구조는: 비아 측면을 갖는 리드 비아와 돌출부 측면을 갖는 리드 돌출부를 포함한 리드; 서브스트레이트의 제1 면에 인접한 리드 비아에 결합되는 제1 단자층, 및 서브스트레이트의 제2 면에 인접한 리드 돌출부에 결합되는 제2 단자층을 포함하며;
    상기 서브스트레이트 인캡슐런트는 서브스트레이트의 제1면에서의 제1 오목부들을 덮되 서브스트레이트의 제2면에서는 제2 오목부들을 덮지 않음으로써 서브스트레이트 인캡슐런트로부터 리드 돌출부가 돌출하고; 상기 제2 단자층은 제2 오목부들을 덮고; 상기 제1 단자층과 리드 비아는 내부 단자를 정의하며; 제2 단자 층과 리드 돌출부는 외부 단자를 정의하는, 서브스트레이트를 제공하는 단계;
    서브스트레이트의 제1 면에 인접하고 내부 단자에 전기적으로 결합된 반도체 컴포넌트를 결합하는 단계; 및
    제1 컴포넌트 면 및 반도체 컴포넌트의 측부 컴포넌트 면을 바디 인캡슐런트로 인캡슐레이팅하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    상기 서브스트레이트 제공 단계는 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 더 포함하는 도전성 구조를 제공하는 단계를 포함하며;
    제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고;
    제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며;
    제1 오목부들은 제1 측방향 폭만큼 이격되며;
    제2 오목부들은 제1 측방향 폭보다 큰 제2 측방향 폭만큼 이격되는 것을 특징으로 하는 방법.
  18. 제16항에 있어서,
    상기 서브스트레이트를 제공하는 단계는:
    제1 면과 제2 면을 가지는 원판 서브스트레이트를 제공하는 단계;
    상기 원판 서브스트레이트의 제1부분을 제거하여 상기 제1 면으로부터 내측으로 리세스된 제1 오목부를 갖는 리드 비아를 제공하는 단계;
    제1 면을 덮고 제1 오목부들을 덮는 서브스트레이트 인캡슐런트를 제공하는 단계;
    상기 서브스트레이트 인캡슐런트의 일부를 제거하여 리드 비아의 상부를 노출시키는 단계;
    제2 면에서 원판 서브스트레이트의 제2부분을 제거하여 내측으로 리세스된 제2 오목부를 가지며 제2 면에서부터 서브스트레이트 인캡슐런트의 일부를 노출시키는 리드 돌출부를 제공하는 단계;
    상기 리드 비아의 상측 상부에 제1 단자층을 제공하는 단계; 및
    상기 리드 돌출부 상부에 제2 단자층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    상기 원판 서브스트레이트의 제2 부분을 제공하는 단계는 상기 원판 서브스트레이트의 제2 부분을 제거하여 서브스트레이트의 제2 면에서 서브스트레이트 인캡슐런트 상부의 리드 돌출부로부터 측방향으로 연장되는 리드 트레이스를 제공하는 단계를 더 포함하며;
    제2 오목부들 중 첫번째 것은 리드 돌출부의 에지를 정의하고;
    제2 오목부들 중 두번째 것은 리드 트레이스의 에지를 정의하며;
    상기 제2 단자층을 제공하는 단계는 상기 리드 트레이스 상부에 제2 단자층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제18항에 있어서,
    상기 서브스트레이트를 제공하는 단계는 상기 서브스트레이트의 제1 면에서 리드 비아에 결합되는 재배선 구조를 더 포함하는 도전성 구조를 제공하는 단계를 포함하며;
    상기 재배선 구조는 리드 비아와 제1 단자층 사이에 개재되고;
    상기 재배선 구조는 서브스트레이트의 제1 면에서,
    a) 반도체 컴포넌트의 풋프린트 내부의 전기신호를 라우팅하는 팬-인 경로; 또는
    b) 반도체 컴포넌트의 풋프린트 외부의 전기신호를 라우팅하는 팬-아웃 경로 중 하나 이상의 경로로 전기 신호를 측방향으로 라우팅하도록 구성되는 것을 특징으로 하는 방법.
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