KR20170126368A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20170126368A
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conductive
conductive bump
pad
bump pad
trace
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KR1020160083619A
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이경연
이태용
신민철
오세만
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앰코 테크놀로지 인코포레이티드
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

반도체 디바이스 및 반도체 디바이스의 제조 방법이 개시된다. 비-한정적인 예로서, 본 발명의 다양한 양태들은 유전층, 유전층의 일 표면 위에 형성된 적어도 하나의 도전성 트레이스 및 도전성 범프 패드, 그리고 적어도 하나의 도전성 트레이스 및 도전성 범프 패드를 덮는 보호층, 그리고 서브스트레이트의 도전성 범프 패드에 전기적으로 접속된 반도체 다이를 포함하되, 적어도 하나의 도전성 범프 패드는 보호층을 통하여 노출된 하나의 단부를 갖는, 반도체 디바이스, 및 그의 제조 방법을 제공한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
현재의 반도체 디바이스들 및 반도체 디바이스들을 제조하기 위한 방법들은, 예를 들면, 저감도, 고비용, 저신뢰성, 또는 너무 큰 패키지 크기를 초래하여 부적합하다. 통상적이고 전통적인 접근법들의 추가적인 한계점들 및 단점들이, 도면을 참조하여 본 출원의 잔여 부분에 기재된 바와 같이 그와 같은 접근법들이 본 발명과의 비교를 통하여, 당업자에게 명확해질 것이다.
도 1은 본 발명의 다양한 실시예들에 따른 반도체 디바이스의 단면도이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예들에 따른 반도체 디바이스에서 서브스트레이트의 일부 영역에 대한 평면도이다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들에 따른 반도체 디바이스에서 서브스트레이트의 단면도이다.
도 4a 내지 4h는 본 발명의 다양한 실시예들에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
본 발명의 다양한 양태들은 반도체 디바이스 및 반도체 디바이스를 제조하는 방법을 제공한다. 비-한정적인 예로서, 본 발명의 다양한 양태들은 유전층, 유전층의 일 표면 위에 형성된 적어도 하나의 도전성 트레이스 및 도전성 범프 패드, 그리고 적어도 하나의 도전성 트레이스 및 도전성 범프 패드를 덮는 보호층, 그리고 서브스트레이트의 도전성 범프 패드에 전기적으로 연결된 반도체 다이를 포함하되, 적어도 하나의 도전성 범프 패드는 보호층을 통하여 노출된 하나의 단부를 갖는, 반도체 디바이스, 및 그의 제조 방법을 제공한다.
다음의 논의는 다양한 예를 제공함에 의해 본 발명의 다양한 양태들을 제공한다. 이러한 예는 비-한정적이며, 따라서, 본 발명의 다양한 양태들의 범위는 제공된 예들의 임의의 특정한 특징들에 의해 한정될 필요는 없다. 이하의 설명에서, 구절 "예(for example)", "예(e.g.)" 및 "예시적인(exemplary)"은 "예로서 그리고 비한정적인(by way of example and not limitation)", "예를 들면 그리고 비한정적인(for example and not limitation)", 등과 함께 비한정적이고 일반적으로 동의어이다.
여기에 사용된 바와 같이, "및/또는"은 "및/또는"에 의해 연결된 리스트 중 하나 이상의 항목들을 의미한다. 예를 들어, "x 및/또는 y"는 세 요소 세트{(x), (y), (x, y)}중 임의의 요소를 의미한다. 다른 말로, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다"를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 일곱 요소 세트{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}중 임의의 요소를 의미한다. 다른 말로, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상을 의미한다.
여기에 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 한정하려는 의도가 아니다. 여기에 사용된 바와 같이, 단수 형태는, 내용상 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, "포함한다(comprises)", "포함한다(includes)," "포함하는(comprising), "포함하는(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 특징들, 정수들, 단계들, 동작들, 구성 요소들, 및/또는 부품들을 지칭하며, 특징들, 정수들, 단계들, 동작들, 구성 요소들, 부품들 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배재하지 않음이 이해될 것이다.
비록 용어 제1, 제2, 등이 다양한 구성 요소들을 여기서 설명하는데 이용될 수 있으나, 이러한 구성 요소들은 이러한 용어들로 한정되어서는 안됨이 이해될 것이다. 이러한 용어들은 한 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1구성 요소, 제1부품 또는 제1섹션은 본 발명의 교시로부터 벗어나지 않고 제2구성 요소, 제2부품 또는 제2섹션으로 지칭될 수 있다. 유사하게, "상부(upper)", "하부(lower)", "측부(side)" 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 구성 요소로부터 다른 구성 요소를 구분하는데 사용될 수 있다. 그러나, 부품들은 다른 방식으로 위치될 수 있는데, 예를 들면, 본 발명의 교시를 벗어나지 않고, "상부(top)" 면이 수평으로 바라보고 그리고 그것의 "측부(side)" 면이 수직으로 바라보도록 반도체 디바이스가 옆으로 위치될 수 있다는 것이 이해되어야 한다.
연결된(coupled), 접속된(connected), 부착된(attached) 등은, 명백하게 다르게 지시하는 경우가 아니면, 직접 및 간접적인(예를 들면, 개재 부재와 함께) 연결, 접속, 부착 등을 포함하는 것으로 이해될 것이다. 예를 들면, 구성 요소 A가 구성 요소 B에 연결되었다면, 구성 요소 A는 중간 신호 분배 구조를 통하여 구성 요소 B에 간접적으로 연결되거나, 구성 요소 A는 구성 요소 B에 직접적으로 연결될 수 있다(예를 들면, 직접 접착거나, 직접 솔더링되거나, 직접 금속 대 금속 본딩에 의해 접착되거나 등).
도면들에서, 구조들, 층들, 영역들 등의 치수들(예를 들면, 절대 및/또는 상대적 치수)은 명확성을 위해 과장될 수 있다. 이러한 치수가 일반적으로 예시적 구현예를 지시하는 반면, 제한하지는 않는다. 예를 들면, 구조 A가 영역 B보다 큰 것으로 도시되어 있다면, 이는 일반적으로 예시적 구현예를 지시하는 것일 뿐, 구조 A가 일반적으로, 다르게 지시되지 않는 한, 구조 B모다 클 필요는 없다. 게다가, 도면들에서, 동일한 도면 부호들은 논의를 통하여 동일한 요소를 지칭할 수 있다.
본 발명의 다양한 실시예들은 반도체 디바이스 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체용 서브스트레이트는 반도체 다이와 외부 장치(예를 들면, 메인 기판, 마더보드 등등)를 전기적으로 상호간 연결하는 역할을 한다. 반도체는 집적도가 매우 높기 때문에, 캐패시터, 저항과 같은 일반 부품들과 달리 외부 장치에 바로 장착할 수 없다. 따라서, 반도체의 전기적 신호를 외부 장치에 전달하려면 중간에 반도체용 서브스트레이트가 이용될 수 있다.
본 발명의 양태에 따른 반도체 디바이스는 절연층과, 절연층의 일면에 형성된 적어도 하나의 도전성 트레이스 및 도전성 범프 패드와, 적어도 하나의 도전성 트레이스 및 도전성 범프 패드를 덮는 보호층을 포함하되, 적어도 하나의 도전성 범프 패드의 일단이 보호층을 통해 노출된 서브스트레이트; 및 서브스트레이트의 도전성 범프 패드에 전기적으로 접속된 반도체 다이를 포함한다
본 발명의 다른 양태에 따른 반도체 디바이스는 적어도 하나의 도전성 트레이스 및 도전성 범프 패드와, 적어도 하나의 도전성 트레이스 및 도전성 범프 패드를 덮는 보호층을 포함하되, 적어도 하나의 도전성 범프 패드의 일단이 보호층을 통해 노출된 서브스트레이트; 서브스트레이트의 도전성 범프 패드에 전기적으로 접속된 반도체 다이; 및 서브스트레이트와 반도체 다이의 사이에 개재된 인캡슐란트를 포함한다
본 발명의 또다른 양태에 따른 반도체 디바이스의 제조 방법은 절연층 위에 감광성 수지를 도포한 후 포토 및 현상 공정을 수행하여, 감광성 수지에 적어도 하나의 트레이스 오프닝 및 범프 패드 오프닝이 형성되도록 하는 단계; 트레이스 오프닝 및 범프 패드 오프닝에 도금 공정을 수행하여, 도전성 트레이스 및 도전성 범프 패드가 각각 형성되도록 하는 단계; 트레이스 오프닝을 감광성 수지로 막고, 범프 패드 오프닝에 추가적인 도금 공정을 수행하여 도전성 트레이스의 두께보다 더 큰 두께를 갖는 도전성 범프 패드를 형성하는 단계; 및 감광성 수지를 제거하고, 도전성 트레이스 및 도전성 범프 패드를 보호층으로 덮되, 도전성 범프 패드의 일단이 보호층을 통해 노출되도록 하는 단계를 포함한다.
본 발명의 다양한 실시예에 따르면, 노출된 도전성 범프 패드들 사이에 노출되지 않은(non-exposed) 도전성 트레이스들이 형성됨으로써, 도전성 범프 패드와 도전성 트레이스 사이의 스페이스가 감소됨에도 불구하고, 도전성 범프 패드와 도전성 트레이스가 상호간 전기적으로 쇼트되지 않도록 한다
또한, 본 발명의 다양한 실시예에 따르면, 도전성 범프 패드의 높이(또는 두께)가 제조 공정 중 용이하게 조절 가능하게 되어, 반도체 다이와 서브스트레이트 사이의 갭 또는 공간이 조절되도록 한다
또한, 본 발명의 다양한 실시예에 따르면, 노말(normal)한 도전성 범프 패드의 스페이스 사이에 기존 대비 도전성 트레이스를 적어도 한 줄 이상 더 넣을 수 있기 때문에, 디자인 플렉서빌러티(flexiglility)가 향상된다.
본 발명의 다양한 양태들이 이제 주로 도금 공정을 이용한 도전성 트레이스 및 도전성 범프 패드의 형성을 위한 공정에 관하여 기술되겠지만, 본 발명의 양태가 이로서 한정되지 않는다. 본 발명에 개시된 도전성 트레이스 및/또는 도전성 범프 패드는, 그러나, 임의의 다양한 공정들(예를 들면, 스핀 코팅, 프린팅, 스프레이 코팅, 소결, 열적 산화, 물리기상증착(PVD), 화학기상증착(CVD), 원자층증착(ALD), 등등)에 의해 형성될 수 있다.
게다가, 본 발명의 다양한 양태들이 도전성 트레이스 및 도전성 범프 패드가 구리로 만들어진 경우에 관하여 주로 설명될 것이다. 본 발명에 개시된 ㅗ전성 트레이스 및/또는 도전성 범프 패드는, 그러나, 임의 다양한 재료들(예를 들면, 골드, 실버, 니켈, 팔라디움, 알루미늄, 등등)로 형성될 수 있다.
도 1을 참조하면, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)의 단면도가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 서브스트레이트(110), 반도체 다이(120) 및 봉지부(130)를 포함한다. 또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110)에 접속된 도전성 범프(140)를 더 포함할 수도 있다.
서브스트레이트(110)는 유전층(111)(예를 들면, 절연층)과, 적어도 하나의 도전성 트레이스(112)와, 적어도 하나의 도전성 범프 패드(113)와, 적어도 한층의 보호층(114)을 포함한다.
유전층(111)은 대략 평평한 제1면(111a)과, 제1면(111a)의 반대면으로서 대략 평평한 제2면(111b)을 갖는다. 유전층(111)은, 예를 들면, 열경화성 수지, 열가소성 수지, 실리콘, 글래스, 세라믹 및 그 등가물 중의 하나일 수 있으나, 이러한 재질로 본 발명이 한정되지 않는다. 또한, 유전층(111)은 잘 구부러지지 않는 경성 또는 잘 구부러지는 연성일 수 있으나, 이러한 성질로 본 발명이 한정되지 않는다
적어도 하나의 도전성 트레이스(112)가 유전층(111)의 제1면(111a)에 형성된다. 이러한 도전성 트레이스(112)는 전기적 신호(예를 들면, 반도체 다이(120)와 외부 장치 사이의 전기적 신호, 그라운드 신호, 및/또는 파워 신호 등등)가 지나가는 경로가 된다
도전성 트레이스(112)는 유전층(111)의 제1면(111a)뿐만 아니라, 유전층(111)의 내부에도 형성될 수 있다. 물론, 도전성 트레이스(112)는 유전층(111)의 제2면(111b)에도 형성될 수 있다. 설명의 편의상, 유전층(111)의 내부 또는 제2면(111b)에 형성된 도전성 트레이스는 제2도전성 트레이스(116)로 정의한다. 더불어, 유전층(111)을 관통해서는 도전성 비아(117)가 형성됨으로써, 유전층(111)의 상부, 내부 및/또는 하부에 각각 형성된 도전성 트레이스들(112 및 116)가 상호간 전기적으로 연결될 수 있다. 본 발명에서는 유전층(111)의 제1면(111a)에 형성된 도전성 트레이스(112)에 대해 주로 설명하기로 한다.
한편, 이러한 도전성 트레이스(112)는, 예를 들면, 카파, 골드, 실버, 니켈, 팔라듐, 알루미늄, 그 합금 및 그 등가물 중의 하나를 포함할 수 있으며, 본 발명에서 도전성 트레이스(112)의 재질이 한정되지 않는다
적어도 하나의 도전성 범프 패드(113)가 유전층(111)의 제1면(111a)에 형성된다. 즉, 도전성 범프 패드(113)가 도전성 트레이스(112)로부터 일정 거리 이격되어 형성된다. 이러한 도전성 범프 패드(113)에 반도체 다이(120)가 전기적으로 접속된다. 도전성 범프 패드(113)는, 예를 들면, 카파, 골드, 실버, 니켈, 팔라듐, 알루미늄, 그 합금 및 그 등가물 중의 하나를 포함할 수 있으며, 본 발명에서 도전성 범프 패드(113)의 재질이 한정되지 않는다. 여기서, 도전성 범프 패드(113)와 도전성 트레이스(112)는 제조 공정의 편의상 동일한 재질(또는 동일 재질의 적어도 한층)로 형성될 수 있다.
한편, 도전성 범프 패드(113)의 폭(또는 직경)은 상술한 도전성 트레이스(112)의 폭보다 더 크게 형성될 수 있다. 또한, 도전성 범프 패드(113)의 두께(또는 높이) 역시 상술한 도전성 트레이스(112)의 두께(또는 높이)보다 더 크게 형성될 수 있다. 또한, 도전성 범프 패드(113)와 도전성 트레이스(112) 사이(또는 그들의 중앙선들 사이)의 스페이스(또는 피치)는 대략 1㎛ 내지 15㎛, 바람직하게는 5㎛ 내지 10㎛일 수 있다. 즉, 본 발명에서는 도전성 범프 패드(113)와 도전성 트레이스(112) 사이의 스페이스가 대략 1㎛ 내지 15㎛, 또는 대략 5㎛ 내지 10㎛이어도 상호간 전기적으로 쇼트되지 않는다.
보호층(또는 유전층)(114)은 유전층(111)의 제1면(111a)에 형성되어 도전성 트레이스(112) 및 도전성 범프 패드(113)를 덮는다. 보호층(114)은, 예를 들면, 도전성 트레이스(112)를 완전하게 덮는 반면, 도전성 범프 패드(113)의 상면이 보호층(114)을 통해 노출되거나 또는 돌출되도록 한다.
또한, 보호층(114)은 도전성 범프 패드(113)가 노출되도록 하는 오프닝(114a)을 포함하고, 실질적으로 오프닝(114a)의 폭(또는 직경)과 도전성 범프 패드(113)의 폭(또는 직경)이 동일할 수 있다. 또한, 보호층(114)은 상면이 대략 평평하게 형성될 수 있다. 이러한 보호층(114)은 임의의 다양한 재료들, 예를 들면 무기 재료들(예를 들면, 질화물 (Si3N4), 산화물 (SiO2), SiON 등등) 및/또는 유기 재료들(예를 들면, 폴리이미드(PI), 벤조사이클로 부탄(BCB), 폴리 벤조 옥사졸(PBO), 비스말레이미드 트리아진(BT), 페놀 수지, 에폭시 등등)을 포함할 수 있으나, 본 발명의 범위가 이로서 한정되는 것은 아니다.
이와 같이 하여, 본 발명에서, 도전성 트레이스(112)는 보호층(114)으로 완전히 덮여 있고, 도전성 범프 패드(113)의 상면이 보호층(114)을 통해 외부로 노출 및/또는 돌출되어 있음으로써, 도전성 트레이스(112)와 도전성 범프 패드(113) 사이의 스페이스 또는 거리가 가깝다고 해도 상호간 전기적으로 쇼트되기 어렵다.
따라서, 본 발명에서는 서브스트레이트(110) 또는 반도체 디바이스(100)의 크기가 더욱 작아질 수 있다. 일반적으로, 도전성 트레이스와 도전성 범프 패드 사이의 전기적 쇼트 현상이 방지되도록, 기존에는 도전성 트레이스와 도전성 범프 패드 사이의 스페이스 규격이 대략 15㎛ 이상으로 설정되었다. 그러나, 본 발명에서는 도전성 트레이스와 도전성 범프 패드(또는 적어도 그들의 측부 영역) 사이의 스페이스가 기존 규격보다 작아도, 도전성 트레이스가 보호층으로 완전히 덮여 있으므로, 도전성 범프 패드와 도전성 트레이스 사이의 상호간 전기적 쇼트 현상이 효율적으로 방지된다. 예를 들면, 보호층(114)이 도전성 트레이스(112)로부터 도전성 범프 패드(113)를 전기적으로 분리시킨다.
더욱이, 이러한 본 발명의 특성으로 인해 서브스트레이트(110) 또는 반도체 디바이스(100)의 크기가 감소되지 않는다면, 예를 들어, 2개의 도전성 범프 패드(113) 사이에 기존에 비해 더 많은 갯수의 도전성 트레이스(112)가 형성될 수 있음으로써, 트레이스의 집적도가 향상될 수 있다. 예를 들면, 크기 감소와 증가된 트레이스 집적 레벨이 동시에 달성될 수도 있다.
반도체 다이(120)는 도전성 범프(122)를 통하여 서브스트레이트(110)에 전기적으로 접속된다. 반도체 다이(120)는, 예를 들면, 본드 패드(121)와, 본드 패드(121)에 접속된 도전성 범프(122)를 포함한다. 물론, 본드 패드(121)는 재배선층에 연결된 도전성 패드를 포함하는 개념이다.
실질적으로, 도전성 범프(122)가 서브스트레이트(110)의 도전성 범프 패드(113)에 전기적으로 접속된다. 여기서, 도전성 범프(122)는 본드 패드(121)에 접속된 도전성 필라(123)(pillar)(또는 도전성 포스트)와, 도전성 필라(123)의 하단에 형성된 솔더(124)를 포함할 수 있다. 실질적으로, 솔더(124)가 서브스트레이트(110)의 도전성 범프 패드(113)에 접속될 수 있다. 솔더(124)는, 예를 들면, 도전성 범프 패드(113)의 상면 및/또는 측면을 덮을 수 있으며, 더욱이, 솔더(124)는 보호층(114)에 직접 접촉될 수도 있다. 이러한, 도전성 필라(123)는, 예를 들면, 카파일 수 있으나, 이러한 재질로 본 발명이 한정되지 않는다. 더욱이, 경우에 따라 도전성 필라(123)가 직접 도전성 범프 패드(113)에 전기적으로 접속될 수도 있다. 즉, 도전성 필라(123)와 도전성 범프 패드(113)가 직접 금속 대 금속 본딩을 이룰 수도 있다(예를 들면, 솔더, 에폭시 등이 없이).
본 발명에서는, 상술한 도전성 범프(122)의 두께(또는 높이)가 공정 제어를 통해 충분히 조정될 수 있으므로, 서브스트레이트(110)와 반도체 다이(120) 사이의 갭 제어가 용이하다. 즉, 서브스트레이트(110)와 반도체 다이(120) 사이에 갭이 클 필요가 있을 경우, 상술한 도전성 범프(122)의 두께(또는 높이)를 상대적으로 두껍게 형성하고, 서브스트레이트(110)와 반도체 다이(120) 사이에 갭이 작을 필요가 있을 경우, 상술한 도전성 범프(122)의 두께(또는 높이)를 상대적으로 얇게 형성할 수 있다.
한편, 옵션으로서, 반도체 다이(120)의 본드 패드(121)와 도전성 필라(123) 사이에 언더범프메탈(125)(예를 들면, 골드, 실버, 니켈, 팔라듐, 알루미늄 또는 그 합금 등)이 형성될 수 있으며, 또한 도전성 필라(123)와 솔더(124) 사이에도, 필요에 따라, 언더범프메탈(126)이 더 형성될 수 있다.
반도체 다이(120)는, 예를 들면, 디지털 시그널 프로세서들(DSPs), 마이크로프로세서들, 네트워크 프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스 밴드 시스템-온-칩(SoC) 프로세서들, 센서들, 및 주문형 집적회로와 같은 전기적 회로를 포함할 수 있다.
봉지부(130)는 서브스트레이트(110) 위의 반도체 다이(120)를 덮는다. 봉지부(130)는, 예를 들어, 필러(filler)의 사이즈가 서브스트레이트(110)와 반도체 다이(120) 사이의 갭보다 충분히 작을 경우, 서브스트레이트(110)와 반도체 다이(120) 사이의 갭에도 충진될 수 있으며, 경우에 따라 반도체 다이(120)의 측면 및 상면까지 완전하게 덮을 수 있다.
또한, 봉지부(130)의 상면과 반도체 다이(120)의 상면은 동일 평면을 이룰 수도 있다. 즉, 반도체 다이(120)의 상면이 봉지부(130)의 상면을 통해 외부로 노출될 수 있다. 더욱이, 봉지부(130)의 측면과 서브스트레이트(110)의 측면이 동일 평면을 이룰 수도 있다. 일례로, 봉지부(130)의 측면이 서브스트레이트(110)의 측면과 동일 평면을 이루지 않을 수도 있으며, 경우에 따라 봉지부(130)가 서브스트레이트(110)의 측면을 덮을 수도 있다.
또한, 서브스트레이트(110)와 반도체 다이(120) 사이의 갭에 언더필이 미리 충진된 후, 반도체 다이(120)가 봉지부(130)로 봉지될 수도 있다. 이러한 봉지부(130)는, 예를 들면, 에폭시 몰딩 컴파운드, 에폭시 레진 몰딩 컴파운드 및 그 등가물 중에서 선택된 하나일 수 있으나, 본 발명에서 그 재료가 한정되지 않는다
도전성 범프(140)는 서브스트레이트(110)의 하면에 전기적으로 접속될 수 있다. 예를 들면, 제2도전성 트레이스(116)에 도전성 범프(140)가 접속될 수 있으며, 이러한 도전성 범프(140)가, 차례로, 외부 장치에 실장될 수 있다. 도전성 범프(140)는, 예를 들면, 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중의 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
이러한 도전성 범프(140)는 납작한 랜드 형태이거나, 또는 도 1에 도시된 바와 같이, 볼 형태일 수 있다.
이와 같이 하여, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 노출 및/또는 돌출된 도전성 범프 패드(113) 사이에 노출되지 않은(non-exposed) 도전성 트레이스(112)가 형성됨으로써, 도전성 범프 패드(113)와 도전성 트레이스(112) 사이의 스페이스가 감소됨에도 불구하고, 도전성 범프 패드(113)와 도전성 트레이스(112)가 상호간 전기적으로 쇼트되지 않도록 한다.
또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 도전성 범프 패드(113)의 두께(또는 높이)가 제조 공정에 의해 용이하게 조절 가능하게 되어, 반도체 다이(120)와 서브스트레이트(110) 사이의 갭 또는 공간 조절이 용이하다. 또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 노말(normal)한 도전성 범프 패드(113)의 스페이스 사이에 도전성 트레이스(112)를 적어도 한 줄 이상 더 넣을 수 있기 때문에, 디자인 플렉서빌러티(flexibility)가 향상되도록 한다.
도 2a 및 도 2b를 참조하면, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)에서 서브스트레이트(110)의 일부 영역에 대한 평면도가 도시되어 있다.
도 2a에 도시된 바와 같이, 도전성 범프 패드(113)의 평면적인 형태는 대략 원형(예를 들면, 원통형)일 수 있으나, 이러한 형태로 본 발명이 한정되지 않는다. 즉, 도전성 범프 패드(113)의 평면적인 형태는, 예를 들면, 타원형, 정사각형, 직사각형, 오각형, 육각형, 다각형, 사다리형 등 다양한 형태(또는 평면 단면)를 취할 수 있다. 이때, 보호층(114)에 형성되는 오프닝(114a)의 폭(또는 직경 또는 크기)과 도전성 범프 패드(113)의 폭(또는 직경 또는 크기)은 상호간 동일할 수 있다.
도 2b에 도시된 바와 같이, 도전성 범프 패드(213)의 평면적인 형태는 대략 원형인 동시에 둘레를 따라서 다수의 삼각 또는 삼각형 돌기(213a)가 더 형성될 수 있으나, 이러한 형태로 본 발명이 한정되지 않는다. 즉, 돌기(213a)의 평면적인 형태는, 예를 들면, 사각형, 볼록형, 오목형 등 다양한 형태(또는 평면 단면)를 취할 수 있다. 여기서, 도 2b에 도시된 도전성 범프 패드(213)의 특징은 하기할 도 3a 및 도 3b 또는 여기에 개시된 임의의 도전성 범프 패드에 도시된 도전성 범프 패드에도 동일하게 적용될 수 있다.
이와 같이 다양한 평면 형태를 갖는 도전성 범프 패드(213)의 디자인에 의해, 반도체 다이(120)와 도전성 범프 패드(213) 사이의 접속력이 더욱 향상될 수 있다. 예를 들면, 반도체 다이(120)에 형성된 도전성 범프(122)(예를 들면, 솔더(124))가 도전성 범프 패드(213)의 상면뿐만 아니라 측면도 감싸게 되는데, 상술한 바와 같이 도전성 범프 패드(213)의 측면이 울퉁불퉁하게 형성됨으로써, 도전성 범프(122)와 도전성 범프 패드(213) 사이의 접속 면적이 증가하기 때문이다.
도 3a 및 도 3b를 참조하면, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)에서 서브스트레이트(310,410)의 단면도가 도시되어 있다
도 3a에 도시된 바와 같이, 도전성 범프 패드(313)는 상단이 대략 오목한 형태로 형성될 수 있다. 즉, 도전성 범프 패드(313)의 상면은 중심이 가장 깊은 깊이를 갖고, 그 주변으로 갈수록 깊이가 점차 작아지는 오목 렌즈 형태로 형성될 수 있다. 이러한 구조에 의해, 본 발명에서는 반도체 다이(120)가, 솔더(124)의 도움없이(그러나, 본 발명이 솔더(124)의 사용을 배제하는 것은 아니다), 도전성 필라(123)가 직접 도전성 범프 패드(313)에 전기적으로 접속될 수 있다. 예를 들면, 열 압착 공정에 의해, 반도체 다이(120)와 서브스트레이트(110) 사이의 금속 대 금속 본딩이 가능해진다. 여기서, 도전성 범프 패드(313)의 상단이 대략 오목하게 형성된다면, 도전성 범프(122) 또는 도전성 필라(123)의 하단은 대략 볼록하게 형성됨이 바람직하다.
이와 같이 상면이 오목한 형태의 도전성 범프 패드(313)는, 예를 들면, 도금 공정에서 도금액의 농도를 변화시켜 형성할 수 있다. 예를 들면, 도전성 범프 패드(313)의 전체 높이에 대해 대략 80% 내지 90%의 높이가 완성되었을 때부터 도금액의 농도를 점차 낮춤으로써 오목한 형태를 구현할 수 있다.
반대로, 도 3b에 도시된 바와 같이, 도전성 범프 패드(413)는 상단이 대략 볼록한 형태로 형성될 수 있다. 즉, 도전성 범프 패드(413)의 상면은 중심이 가장 큰 높이를 갖고, 그 주변으로 갈수록 높이가 점차 작아지는 볼록 렌즈 형태로 형성될 수 있다. 이러한 구조에 의해, 본 발명에서는 반도체 다이(120)의 도전성 범프(122)와 서브스트레이트(110)의 도전성 범프 패드(413) 상호간의 접속 면적을 증가시킬 수 있다.
여기서, 도전성 범프 패드(413)의 상단이 대략 볼록하게 형성된다면, 도전성 범프(122) 또는 도전성 필라(123)의 하단은 대략 오목하게 형성됨이 바람직하다.
이와 같이 상면이 볼록한 형태의 도전성 범프 패드(413)는, 예를 들면, 도금 공정에서 도금액의 농도를 변화시켜 형성할 수 있다. 예를 들면, 도전성 범프 패드(413)의 전체 높이에 대해 대략 80% 내지 90%의 높이가 완성되었을 때부터 도금액의 농도를 높임으로써 볼록한 형태를 구현할 수 있다.
도 4a 내지 4h를 참조하면, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)의 제조 방법이 도시되어 있다. 여기서, 서브스트레이트(110)의 기본적인 구성은 모두 완성되었다고 가정하고, 본 발명에 따른 도전성 트레이스(112) 및 도전성 범프 패드(113)의 형성 방법을 위주로 설명한다.
도 4a에 도시된 바와 같이, 유전층(111)의 제1면(111a) 위에 텅스텐, 티타늄텅스텐 및/또는 카파(또는 임의의 다양한 재료들)로 된 시드층(111c)이 형성되고, 그 위에 감광성 수지(또는 다른 마스킹 재료)(150)가 도포된 후, 예를 들면, 포토 공정 및 현상 공정에 의해, 감광성 수지(150)에 트레이스 오프닝(150a) 및 범프 패드 오프닝(150b)이 형성되도록 한다. 여기서, 트레이스 오프닝(150a)은, 예를 들면, 라인 형태로 형성될 수 있으나 이로서 한정되지 않는다. 또한, 범프 패드 오프닝(150b)은, 예를 들면, 원형, 사각형, 라인 형태 등으로 형성될 수 있으나, 이로서 한정되지 않는다. 이와 같이 하여, 트레이스 오프닝(150a) 및 범프 패드 오프닝(150b)을 통해 시드층(111c)이 그대로 외부로 노출될 수 있다. 범프 패드 오프닝(150b)은, 예를 들면, 여기에 논의된 임의의 범프 패드 형태들에 대응될 수 있다.
여기서, 감광성 수지(150)는, 예를 들면, 액체 형태 또는 드라이 필름 형태일 수 있으나, 본 발명에서 그 종류가 한정되지 않는다
도 4b에 도시된 바와 같이, 1차 도금 공정에 의해 트레이스 오프닝(150a) 및 범프 패드 오프닝(150b)에 도전성 트레이스(112) 및 도전성 범프 패드(113')가 각각 형성될 수 있다. 이때, 도금 시간 및 도금 용액의 농도로 인해, 도전성 트레이스(112) 및 도전성 범프 패드(113')의 두께는 동일하게 형성될 수 있다. 물론, 범프 패드 오프닝(150b)의 폭이 트레이스 오프닝(150a)의 폭에 비해 상대적으로 넓게 형성되어 있으므로, 도전성 범프 패드(113')의 폭이 도전성 트레이스(112)의 폭보다 넓게 형성될 수 있다.
더불어, 도전성 트레이스(112) 및 도전성 범프 패드(113')의 두께(또는 높이)는 트레이스 오프닝(150a) 및 범프 패드 오프닝(150b)의 깊이보다 작게 형성될 수 있다.
도 4c에 도시된 바와 같이, 트레이스 오프닝이 감광성 수지(150)로 폐색(閉塞)될 수 있다. 이에 따라, 도전성 트레이스(112)는 외부로부터 완전히 격리된다. 그러나, 도전성 범프 패드(113')는 외부로부터 격리되지 않는다. 즉, 도전성 범프 패드(113')는 여전히 범프 패드 오프닝(150b)를 통해 외부로 노출된다.
도 4d에 도시된 바와 같이, 2차 도금 공정에 의해 도전성 범프 패드(113)가 형성된다. 즉, 2차 도금 공정에 의해 도전성 범프 패드(113)의 두께만 증가하게 된다. 다르게 설명하면, 도전성 트레이스(112)는 전류를 공급받지만 도금액에 접근할 수 없고, 도전성 범프 패드(113')는 전류를 공급받고 도금액에 접근할 수 있으므로, 결국 도전성 범프 패드(113)의 두께(또는 높이)만이 증가하게 된다. 즉, 도전성 트레이스(112)의 두께에 비해 도전성 범프 패드(113)의 두께가 상대적으로 더 두꺼워진다. 일 구현예에서, 도전성 범프 패드(113)가 동일한 오프닝(150b)에서 2 단계로 형성(예를 들면, 도금 등등)되기 때문에, 도전성 범프 패드(113)의 측부 표면(들)은 연속적일 수 있다(예를 들면, 제1형성 영역과 제2형성 영역 사이에서의 눈에 띄는 불연속성 없이).
여기서, 논의된 바와 같이, 2차 도금 공정의 말기에 도금액의 농도에 변화를 주어, 도전성 범프 패드(113)의 상면이 오목하게 형성되거나 또는 볼록하게 형성되도록 할 수 있다.
도 4e에 도시된 바와 같이, 감광성 수지가 모두 제거됨으로써, 서로 다른 두께 및/또는 폭을 갖는 도전성 트레이스(112)와 도전성 범프 패드(113)가 외부로 노출된다. 이와 같은 감광성 수지(150)의 제거는 시드층(111)(예를 들면, 도전성 트레이스들(112) 또는 도전성 범프 패드들(113)의 아래에 있지 않는 시드층(111c)의 영역들)의 다양한 영역들을 외부로 노출시킨다. 소프트 에칭이 그런 후 수행될 수 있으며, 이에 따라 도전성 트레이스(112)와 도전성 범프 패드(113)의 외부 측부들에 위치된 시드층(111c)이 제거된다. 따라서, 도전성 트레이스(112)와 도전성 범프 패드(113)의 외부 측부들에 위치된 유전층(111)의 제1표면(111a)이 외측으로 직접 노출된다.
도 4f에 도시된 바와 같이, 유전층(111)의 제1면(111a)에 보호층(114)이 형성됨으로써, 도전성 트레이스(112) 및 도전성 범프 패드(113)가 보호층(114)에 의해 덮이되, 도전성 범프 패드(113)의 상면은 외부로 노출 및/또는 돌출된다. 즉, 보호층(114)의 두께가 도전성 트레이스(112)의 두께보다 크지만, 도전성 범프 패드(113)의 두께보다는 작게 제어됨으로써, 도전성 범프 패드(113)의 상면 및 측면(또는 상부 영역들)이 외부로 노출된다. 따라서, 도전성 트레이스(112)는 보호층(114)에 의해 완전히 덮이고, 도전성 범프 패드(113)의 상면 및 측면(또는 상부 영역들)은 보호층(114)으로부터 외부로 노출 및/또는 돌출된다. 여기서, 도전성 범프 패드(113)의 상면은 외부로 완전히 노출되고, 도전성 범프 패드(113)의 측면(또는 상부 영역들)중 일부 영역이 외부로 노출된다.
보호층(114)은 임의의 다양한 공정들(예를 들어, 스핀 코팅, 프린팅, 분무 코팅, 소성, 열산화, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자 층 증착 (ALD) 등)에 의해 형성될 수 있으나, 본 발명에서 보호층(114)의 형성 방법이 한정되지 않는다
도 4g에 도시된 바와 같이, 서브스트레이트(110)에 구비된 도전성 범프 패드(113)에 반도체 다이(120)가 전기적으로 접속된다. 반도체 다이(120)에는, 예를 들면, 도전성 필라(123) 및 솔더(124)를 포함하는 도전성 범프(122)가 형성될 수 있으며, 이러한 도전성 범프(122)가 도전성 범프 패드(113)에 전기적으로 접속될 수 있다. 도전성 범프(122)는, 예를 들면, 매스 리플로우 방식, 열 압착 방식 또는 레이저 어시스트 본딩 방식 등에 의해 도전성 범프 패드(113)에 전기적으로 접속될 수 있으나, 이로서 본 발명이 한정되지 않는다. 경우에 따라, 도전성 범프 패드(113) 및 그 주변에는 미리 NCP(Non-Conductive Paste)가 도포될 수 있으며, 이러한 NCP를 관통하여 반도체 다이(120)의 도전성 범프(122)가 서브스트레이트(110)의 도전성 범프 패드(113)에 전기적으로 접속될 수 있다. 물론, 상술한 바와 같이, 솔더의 도움없이 반도체 다이의 도전성 필라(123)가 서브스트레이트의 도전성 범프 패드(113)에 직접 금속 대 금속 본딩될 수도 있다.
도 4h에 도시된 바와 같이, 반도체 다이(120)가, 예를 들면, 봉지재로 봉지됨으로써, 봉지부(130)가 형성된다. 이때 봉지부(130)는 반도체 다이(120)와 서브스트레이트(110) 사이의 갭에도 충진될 수 있다. 대안으로, 반도체 다이(120)와 서브스트레이트(110) 사이의 갭에는 언더필이 충진된 이후, 그 외측에 봉지부(130)가 형성될 수 있다. 봉지부(130)는, 예를 들면, 컴프레션 몰딩(즉, 액체, 파우더 및/또는 필름을 이용함) 또는 배큠 몰딩(vacuum molding) 방식으로 형성될 수 있다. 또한, 봉지부(130)는, 예를 들면, 트랜스퍼 몰딩 방식으로 형성될 수도 있으나, 이로서 본 발명이 한정되지 않는다..
여기서, 봉지부(130)는 원래 반도체 다이(120)의 상면까지 덮이도록 형성된 후, 봉지부(130) 및 반도체 다이(120)의 상면이 그라인딩됨으로써, 봉지부(130)의 상면과 반도체 다이(120)의 상면이 동일한 평면을 이룰 수 있다. 경우에 따라 그라인딩 공정이 수행되지 않아 봉지부(130)가 반도체 다이(120)의 상면까지 덮을 수도 있다
또한, 경우에 따라 필름 어시스트 몰딩에 의해, 몰딩 공정 이후 반도체 다이(120)의 상면과 봉지부(130)의 상면이 동일한 평면을 이룰 수도 있다. 즉, 반도체 다이(120)를 덮는 몰드 체이스(mold chase)의 하면에 연성 필름이 위치되되, 이러한 연성 필름이 반도체 다이(120)의 상면에 밀착된 채 몰딩 공정이 수행됨으로써, 몰딩 공정 완료 후 반도체 다이(120)의 상면과 봉지부(130)의 상면이 동일한 평면을 이룰수도 있다.
이러한 공정 이후, 서브스트레이트(110)의 하면에 구비된 제2도전성 트레이스(116)에 도전성 범프(140)가 형성될 수 있다. 즉, 하부 방향으로 노출된 제2도전성 트레이스(116)의 일 영역에 솔더볼 또는 솔더 페이스트에 의해 도전성 범프(140)가 형성될 수 있다. 여기서, 제2도전성 트레이스(116) 중 도전성 범프(140)가 형성될 영역의 외측 역시 보호층(118)으로 커버될 수 있다.
한편, 이러한 제조 공정은 스트립 또는 매트릭스 형태로 이루어지므로, 최종적으로 레이저 빔 또는 다이아몬드 블레이드에 의한 소잉 또는 싱귤레이션 공정에 의해, 낱개의 반도체 디바이스(100)가 구현될 수 있다. 여기서, 이러한 공정에 의해, 봉지부(130) 및 서브스트레이트(110)가 함께 절단되므로, 결국 봉지부(130)의 측면과 서브스트레이트(110)의 측면이 동일한 평면을 이룰 수 있다.
이와 같이 하여, 본 발명에서, 1차 도금 공정에서 도전성 트레이스(112) 및 도전성 범프 패드(113)가 동시에 형성되지만, 2차 도금 공정에서 도전성 범프 패드(113)에만 도금 공정이 적용됨으로써, 도전성 범프 패드(113)의 두께(또는 높이)가 도전성 트레이스(112)의 두께(또는 높이)보다 상대적으로 두껍게(높게) 될 수 있다. 따라서, 본 발명에서는 반도체 다이(120)와 서브스트레이트(110) 사이의 갭 제어(또는 유지)가 용이하다. 또한, 본 발명에서는 제조 공정 중 보호층(114)의 두께가 도전성 트레이스(112)의 두께보다는 크지만 도전성 범프 패드(113)의 두께보다는 작게 제어됨으로써, 결국 도전성 트레이스(112)는 보호층(114)에 의해 완전히 덮이는 반면, 도전성 범프(122)는 보호층(114)을 통해 외부로 노출 및/또는 돌출됨으로써, 후속 공정에서 도전성 트레이스(112)와 도전성 범프(122) 사이의 전기적 쇼트 현상이 방지된다. 예를 들면, 반도체 다이(120)의 도전성 범프(122)에 의해 도전성 범프 패드(113)와 도전성 트레이스(112)가 상호간 전기적으로 쇼트되지 않는다.
여기에서의 논의는 전자 디바이스 조립체 및 그 제조 방법의 다양한 부분들을 도시한 실례가 되는 많은 도면들을 포함하였다. 실례의 명확성을 위해, 그와 같은 도면들은 각 예시적 조립체의 모든 양태들을 도시한 것은 아니다. 여기에 제공된 임의의 예시적 조립체들 및/또는 방법들은 임의 또는 모든 다른 조립체들 및/또는 여기에 제공된 방법들의 임의의 또는 모든 특징들을 공유할 수 있다.
요약하면, 이 발명의 다양한 양태들이 반도체 디바이스 및 반도체 디바이스의 제조 방법을 제공한다. 비-한정적 예로서, 본 발명의 다양한 양태들이 반도체 디바이스, 반도체 디바이스의 제조 방법을 제공하며, 이는 유전층, 유전층의 일면 위에 형성된 적어도 하나의 도전성 트레이스와 도전성 범프 패드, 적어도 도전성 트레이스와 도전성 범프 패드를 덮되, 적어도 도전성 범프 패드는 노출된 일단을 갖도록 하는 보호층을 포함하는 서브스트레이트와, 그리고 서브스트레이트의 도전성 범프 패드에 전기적으로 접속된 반도체 다이를 포함한다. 발명이 특정 실시예들을 참조하여 설명되었지만, 다양한 변경이 이뤄질 수 있고 균등물들이 본 발명의 범위를 벗어나지 않고 대체될 수 있음을 당업자는 이해할 것이다. 또한, 많은 변형이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특정 상황 또는 재료에 적합하도록 이루어질 수 있다. 따라서, 본 발명은 개시된 특정 실시예에 한정되지 않으나, 본 발명은 첨부된 청구항들의 범위 내에 들어오는 모든 실시예들을 포함할 것으로 의도된다.

Claims (20)

  1. 상부 서브스트레이트면 및 하부 서브스트레이트면을 갖는 서브스트레이트;
    상부 트레이스면, 상부 서브스트레이트면 위의 하부 트레이스면, 및 상부 및 하부 트레이스면들 사이의 측부 트레이스면을 갖는 도전성 트레이스;
    상부 패드면, 상부 서브스트레이트면 위의 하부 패드면, 및 상부 및 하부 패드면들 사이의 측부 패드면을 갖는 도전성 범프 패드; 및
    적어도, 상부 트레이스면, 측부 트레이스면, 및 측부 패드면의 하부 영역을 덮는 유전층을 포함하되,
    상부 패드면은 유전층으로부터 노출되고, 그리고 도전성 범프 패드는 수직 방향으로 도전성 트레이스보다 두꺼운 반도체 디바이스.
  2. 제1항에 있어서,
    상부 패드면 및 측부 패드면의 상부 영역은 유전층으로부터 돌출된 반도체 디바이스.
  3. 제1항에 있어서,
    도전성 트레이스와 도전성 범프 패드 사이의 측부 거리는 10 ㎛보다 작은 반도체 디바이스.
  4. 제1항에 있어서,
    유전층은 도전성 범프 패드가 노출되는 오프닝을 포함하고, 오프닝의 폭은 도전성 범프 패드의 폭과 같은 반도체 디바이스.
  5. 제1항에 있어서,
    측부 패드면은 측부 패드면으로부터 연장하는 다수의 돌기들을 포함하는 반도체 디바이스.
  6. 제1항에 있어서,
    도전성 범프 패드에 부착된 반도체 다이를 포함하고, 그리고 반도체 다이는 측부 패드면의 적어도 한 영역을 덮는 솔더로 도전성 범프 패드에 접속된 도전성 범프를 포함하는 반도체 디바이스.
  7. 제6항에 있어서,
    솔더는 유전층에 접촉하는 반도체 디바이스.
  8. 제1항에 있어서,
    도전성 범프 패드에 부착된 반도체 다이를 포함하고, 그리고
    상부 패드면은 볼록 또는 오목하고; 그리고
    반도체 다이는 직접 금속 대 금속 본드 방식으로 상부 패드면에 접속된 도전성 범프를 포함하는 반도체 디바이스.
  9. 제1항에 있어서,
    도전성 트레이스 및 도전성 범프 패드의 하부 영역을 포함하는 제1도금 도전성층을 포함하는 반도체 디바이스.
  10. 제9항에 있어서,
    도전성 범프 패드의 상부 영역을 포함하는 제2도금 도전성층을 포함하는 반도체 디바이스.
  11. 제10항에 있어서,
    도전성 범프 패드의 하부 영역과 상부 영역 사이의 측부 패드면 위에 불연속성이 없는 반도체 디바이스.
  12. 표면 위에 마스크층을 형성하되, 표면이 노출되는 트레이스 오프닝과 범프 패드 오프닝을 포함하는 마스크층을 표면 위에 형성하고;
    도전성 트레이스와 도전성 범프 패드의 제1영역을 각각 형성하도록 트레이스 오프닝과 범프 패드 오프닝을 통하여 제1도금 공정을 수행하고;
    마스킹 재료로 트레이스 오프닝을 충진하고;
    도전성 범프 패드의 제2영역을 형성하도록 범프 패드 오프닝을 통하여 제2도금 공정을 수행하고;
    마스크층을 제거하고; 그리고
    유전층으로 도전성 트레이스와 도전성 범프 패드의 일 영역을 덮는 것을 포함하되, 도전성 범프 패드는 유전층을 통하여 노출된 일단을 갖는 반도체 디바이스의 제조 방법.
  13. 제12항에 있어서,
    마스크층은 감광성 재료를 포함하는 방법.
  14. 제12항에 있어서,
    도전성 범프 패드의 상부면과 도전성 범프 패드의 측부면의 상부 영역은 유전층으로부터 돌출된 방법.
  15. 제12항에 있어서,
    도전성 트레이스와 도전성 범프 패드 사이의 측부 거리는 10 ㎛보다 작은 방법.
  16. 제12항에 있어서,
    도전성 범프 패드의 측부면의 적어도 일 영역을 덮는 솔더로 반도체 다이의 도전성 범프를 도전성 범프 패드에 부착함을 포함하는 방법.
  17. 제16항에 있어서,
    솔더는 유전층에 접촉하는 방법.
  18. 제12항에 있어서,
    제2도금은 볼록 또는 오목한 상부면을 갖도록 도전성 범프 패드를 도금하는 것을 포함하고, 그리고 반도체 다이의 도전성 범프를 직접 금속 대 금속 본드 방식으로 도전성 범프 패드의 상부면에 부착하는 것을 포함하는 방법.
  19. 트레이스 오프닝과 범프 패드 오프닝을 포함하는 마스크층을 형성하고;
    도전성 트레이스와 도전성 범프 패드의 제1영역을 각각 형성하도록 트레이스 오프닝과 범프 패드 오프닝을 통하여 제1도금 공정을 수행하고;
    마스킹 재료로 트레이스 오프닝을 충진하고; 그리고
    도전성 범프 패드의 제2영역을 형성하도록 범프 패드 오프닝을 통하여 제2도금 공정을 수행하는 반도체 디바이스의 제조 방법.
  20. 제19항에 있어서,
    도전성 범프 패드의 상부면과 도전성 범프 패드의 측부면의 상부 영역은 유전층으로부터 돌출된 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017195399A1 (ja) * 2016-05-12 2017-11-16 三菱電機株式会社 半導体装置および半導体装置の製造方法
US10262965B2 (en) * 2016-07-15 2019-04-16 Samsung Display Co., Ltd. Display device and manufacturing method thereof
KR102627991B1 (ko) * 2016-09-02 2024-01-24 삼성디스플레이 주식회사 반도체 칩, 이를 구비한 전자장치 및 반도체 칩의 연결방법
US10643863B2 (en) * 2017-08-24 2020-05-05 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
KR20220030676A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
CN113539860B (zh) * 2021-07-16 2023-01-13 芯知微(上海)电子科技有限公司 一种微器件集成结构的制造方法及其集成结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
TWI286372B (en) * 2003-08-13 2007-09-01 Phoenix Prec Technology Corp Semiconductor package substrate with protective metal layer on pads formed thereon and method for fabricating the same
TW200733270A (en) * 2005-10-19 2007-09-01 Koninkl Philips Electronics Nv Redistribution layer for wafer-level chip scale package and method therefor
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7939449B2 (en) * 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
IN2012DN00452A (ko) * 2009-07-30 2015-05-15 Megica Corp
US9219005B2 (en) * 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US20130249076A1 (en) * 2012-03-20 2013-09-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Duplex Plated Bump-On-Lead Pad Over Substrate for Finer Pitch Between Adjacent Traces
US20130334699A1 (en) * 2012-06-19 2013-12-19 Chien-Li Kuo Semiconductor device and fabricating method thereof
CN202917477U (zh) * 2012-11-08 2013-05-01 南通富士通微电子股份有限公司 半导体器件
US9123547B2 (en) * 2013-03-13 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device and method of forming the same
US9412675B2 (en) * 2014-05-19 2016-08-09 Micron Technology, Inc. Interconnect structure with improved conductive properties and associated systems and methods
US9842825B2 (en) * 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same

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