KR20240058061A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

향상된 가장자리 보호를 갖는 얇은 반도체 디바이스 및 그 제조 방법. 예를 들어 제약없이, 본 개시의 다양한 양태는 가장자리 보호 영역을 갖는 서브스트레이트를 포함하는 얇은 반도체 디바이스 및 그 제조 방법을 제공한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
현재의 반도체 디바이스 및 그 제조 방법은 예를 들어, 가장자리에서 파손될 수 있는 얇은 패키지를 유도하기에 적합하지 않다. 통상적 및 종래의 접근들의 추가적인 제한들 및 단점들은 도면과 함께 수반되는 본 출원의 이하에서 명확하게 설명될 바와 같이 본 개시의 이러한 접근들의 비교를 통해 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 갖는 사람에게 자명할 것이다.
본 개시의 다양한 양태는 향상된 가장자리 보호를 갖는 얇은 반도체 디바이스와 그 제조 방법을 제공한다. 예시로써 그리고 제한없이, 이러한 개시의 다양한 양태는 가장자리-보호 영역을 갖는 서브스트레이트를 포함하는 얇은 반도체 디바이스 및 그 제조 방법을 제공한다.
본 개시의 다양한 양태에 부합하여, 반도체 디바이스는 유전 물질(예를 들어, 몰드 물질, 등)에 의해 둘러싸진 금속 패턴에 의해 순차적으로 형성되는 서브스트레이트를 포함하도록 형성될 수 있다. 금속 패턴은, 예를 들어, 유전 물질의 가장자리를 보호하는 가장자리 패턴 영역을 포함할 수 있고, 또한 서브스트레이트를 위한 전자기 간섭(EMI) 차폐를 제공할 수 있다.
본 개시의 다양한 양태는 예를 들어, 제 1 서브스트레이트 측부, 제 1 서브스트레이트 측부에 반대되는 제 2 서브스트레이트 측부 및 제 1 서브스트레이트 측부와 제 2 서브스트레이트 측부 사이에 연장되는 다수의 주변 서브스트레이트 측부를 포함하는 반도체 디바이스를 제공한다. 서브스트레이트는 또한 제 1 서브스트레이트 측부에 중앙 패턴과 제 1 서브스트레이트 측부 및 주변 서브스트레이트 측부에서 제 1 가장자리 패턴을 포함하는 제 1 서브스트레이트 측부에 제 1 도전성층을 포함할 수 있다. 서브스트레이트는 또한 제 2 서브스트레이트 측부에 제 2 도전성층과 전기적으로 연결된 제 2 도전성층을 포함할 수 있다. 제 1 도전성층 및 제 2 도전성층은 예를 들어, 서로에 대해 직접적으로 형성될 수 있다. 반도체 디바이스는 제 1 다이 측부, 제 1 다이 측부의 반대이고 제 1 서브스트레이트 측부에 결합된 제 2 다이 측부 및 제 1 다이 측부 및 제 2 다이 측부의 사이에서 연장된 다수의 주변 다으 측부를 포함하는 반도체 다이를 포함할 수 있다. 반도체 디바이스는 또한 반도체 다이를 중앙 패턴에 전기적으로 연결하는 도전성 중간 부재와, 제 1 서브스트레이트 측부 상에 적어도 주변 다이 측부를 커버하는 인캡슐런트를 포함할 수 있다. 본 개시의 다양한 양태는 이러한 반도체 디바이스를 제조하기 위한 방법을 제공한다.
본 개시의 다양한 양태는 예를 들어, 제 1 서브스트레이트 측부, 제 1 서브스트레이트 측부에 반대인 제 2 서브스트레이트 측부 및 제 1 서브스트레이트 측부 및 제 2 서브스트레이트 측부의 사이에서 연장된 다수의 주변 서브스트레이트 측부를 갖는 서브스레이트를 포함하는 반도체 디바이스를 제공한다. 서브스트레이트는 또한 제 1 서브스트레이트 측부에 노출된 중앙 패턴, 중앙 패턴에 연결되고 제 2 기판 측부에서 노출된 다수의 도전성 비아 및 주변 서브스트레이트 측부에서 노출되고 서브스트레이트를 감싸는 가장자리 패턴을 포함할 수 있다. 반도체 디바이스는 또한 제 1 서브스트레이트 측부에 결합된 반도체 다이를 포함할 수 있다. 본 개시의 다양한 양태가 역시 이러한 반도체 디바이스를 제조하기 위한 방법을 제공한다.
본 개시의 다양한 양태는 예를 들어, 제 1 서브스트레이트 측부, 제 1 서브스트레이트 측부에 반대인 제 2 서브스트레이트 측부 및 제 1 서브스트레이트 측부 및 제 2 서브스트레이트 측부의 사이에서 연장된 다수의 주변 서브스트레이트 측부를 갖는 서브스트레이트를 포함하는 반도체 디바이스를 제공한다. 서브스트레이트는 제 1 서브스트레이트 측부상에 제 1 서브스트레이트 측부에 중앙 패턴을 포함하는 제 1 도전층 및, 제 1 서브스트레이트 측부와 주변 서브스트레이트 측부에 가장자리 패턴의 제 1 영역을 포함할 수 있다. 서브스트레이트는 추가적으로 제 2 서브스트레이트 상에 제 2 서브스트레이트 측부에 도전성 비아를 포함하는 제 2 도전층, 제 2 서브스트레이트 측부와 주변 서브스트레이트 측부 상에 가장자리 패턴의 제 1 영역에 연결된 가장자리 패턴의 제 2 영역을 포함할 수 있다. 반도체 디바이스는 또한 제 1 서브스트레이트 측부에 결합된 반도체 다이를 포함할 수 있다. 이러한 개시의 다양한 양태는 이러한 반도체 디바이스를 제조하기 위한 방법을 역시 제공한다.
이러한 개시의 다양한 양태는 그 제 1 면에 형성된 패턴 영역과 패턴 영역에 연결되고 제 1 면과 반대인 제 2 면에 연장된 관통 영역을 갖는 서브스트레이트를 포함하는 반도체 디바이스를 제공한다. 서브스트레이트는 서브스트레이트의 제 1 면과 제 2 면의 사이에서 위치한 다수의 측면의 주변을 따라 형성된 금속으로 이루어진 가장자리 영역을 포함할 수 있다. 반도체 디바이스는 또한 서브스트레이트의 제 1 면 상부에 형성된 반도체 다이, 서브스트레이트와 반도체 다이를 서로간에 전기적으로 연결하는 도전성 연결 부재 및 서브스트레이트의 제 1 면 상에 형성되고 반도체 다이와 도전성 연결 부재를 감싸는 아하 이상의 인캡슐레이션 물질을 포함할 수 있다. 이러한 개시의 다양한 양태는 도한 이러한 반도체 디바이스를 제조하기 위한 방법을 제공한다.
가장자리 영역은 예를 들어, 서브스트레이트의 측면의 주위를 따라 일체로 형성(예를 들어, 연속된 밴드 또는 스트립으로) 형성될 수 있고, 또는 서브스트레이트의 측면의 주위를 따라 배열된 다수의 패턴으로 이루어질 수 있다. 가장자리 영역은 예를 들어, 서브스트레이트의 패턴 영역과 동일한 두께로 형성될 수 있다. 가장자리 영역은 예를 들어, 서브스트레이트의 두께 방향에서 연장될 수 있다. 가장 자리 영역은 예를 들어, 패턴 영역과 동일한 두께를 갖는 제 1 영역 및 제 1 영역으로부터 서브스트레이트의 두께를 통과하는 방향에서 연장된 제 2 영역을 포함할 수 있다. 제 1 영역의 폭은 예를 들어, 제2 영역의 그것과 다를 수 있다. 가장자리 영역은 예를 들어, 서브스트레이트의 제 1 및/또는 제 2 면에서 더 노출될 수 있다. 가장자리 영역은 예를 들어, 서브스트레이트의 전체 측면에서 노출될 수 있다. 가장자리 영역은 예를 들어, 반도체 디바이스의 하나 이상의 그라운드 단자에 결합될 수 있다.
반도체 디바이스는 가장자리 영역으로부터 패턴 영역으로 연장된 하나 이상의 연결 영역을 더 포함할 수 있다. 연결 영역은 예를 들어, 패턴 영역과 동일한 두께를 가질 수 있다. 연결 영역은 예를 들어, 가장자리 영역의 영역(예를 들어, 내측)로부터 패턴 영역을 향하여 연장될 수 있다. 반도체 디바이스는 예를 들어, 연결 영역을 통해 그라운드 또는 기준 신호를 가장자리 영역으로 제공하기 위해 연결될 수 있다.
본 개시의 다양한 양태는 그 제 1 면에 형성된 패턴 영역 및 패턴 영역에 연결되고 제 1 면에 반대되는 제 2 면으로 연장된 관통 영역을 포함하는 서브스트레이트를 포함하는 반도체 디바이스를 제공한다. 반도체 디바이스는 서브스트레이트의 제 1 면 상에 형성된 반도체 다이, 서브스트레이트와 반도체 다이를 서로 전기저긍로 연결하는 도전성 연결 부재, 반도체 다이와 도전성 연결 부재를 감싸도록 서브스트레이트의 제 1 면 상에 형성된 인캡슐런트를 포함할 수 있다. 서브스트레이트는 예를 들어, 제 1 면 및 제 2 면의 사이에 위치한 측면의 주위를 따라 형성된 가장자리 영역을 더 포함할 수 있고, 가장자리 영역은 그라운드 또는 기준 신호 단자에 연결된다. 본 개시의 다양한 양태가 또한 이러한 반도체 디바이스를 제조하기 위한 방법을 제공한다.
본 개시의 다양한 양태는 반도체 디바이스를 제조하는 방법을 제공하며, 방법은 캐리어의 일면에 패턴 영역과, 소잉될 라인에 대응하여 소잉 영역을 형성하고, 패턴 영역의 적어도 일 영역으로부터 돌출된 도전성 관통 영역을 형성하고, 캐리어를 제거함으로써 서브스트레이트(또는 그 패널)을 형성하는 캐리어의 일면 상에 몰딩 영역을 형성하고, 반도체 다이를 둘러싸는 인캡슐런트를 형성하고, 소잉 라인을 따라 소잉(또는 다른 싱귤레이션)에 의해 서브스트레이트와 인캡슐런트를 분할하는 것을 포함한다. 이러한 개시의 다양한 양태는 또한 예를 들어, 방법의 다양한 단계 및/또는 방법의 완료시에 이러한 방법으로부터 결과하는 반도체 디바이스를 제공한다.
소잉 영역은 예를 들어, 패턴 영역과 동일한 금속으로 형성될 수 있다. 소잉 영역은 예를 들어, 패턴 영역과 동일한 높이(예를 들어, 캐리어의 상부)로 형성될 수 있고, 또는 관통 영역과 동일한 높이로 형성될 수 있다. 소잉 영역은 예를 들어, 패턴 영역과 동일한 높이를 갖는 제 1 영역과 제 1 영역으로부터 돌출된 제 2 영역을 포함할 수 있다. 제 1 영역의 폭은 예를 들어, 제 2 여역의 그것과 다를 수 있다. 소잉은 예를 들어, 소잉 영역의 중앙을 따라 수행될 수 있다. 소잉 영역으로부터 패턴 영역으로 연장된 연결 영역도 역시 형성될 수 있다.
본 개시의 다양한 양태는 향상된 가장자리 보호를 갖는 얇은 반도체 디바이스와 그 제조 방법을 제공한다. 예시로써 그리고 제한없이, 이러한 개시의 다양한 양태는 가장자리-보호 영역을 갖는 서브스트레이트를 포함하는 얇은 반도체 디바이스 및 그 제조 방법을 제공한다.
도 1은 본 개시의 다양한 실시예와 수반하여 예시적인 반도체 디바이스를 도시하는 단면도이다.
도 2는 도 1의 예시적인 반도체 디바이스를 제조하는 예시적인 방법을 도시한 플로우 다이어그램이다.
도 3a 내지 도 3k는 도 2에 도시된 예시적인 방법의 다양한 양태를 도시한 단면도이다.
도 4는 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다.
도 5는 도 4의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시하는 단면도이다.
도 6은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다.
도 7은 도 6의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시한 단면도이다.
도 8은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다.
도 9는 도 8의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시한 단면도이다.
도 10은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다.
도 11은 도 10의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시한 단면도이다.
도 12는 도 10의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시한 단면도이다.
도 13은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다.
도 14는 도 13의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시한 단면도이다.
도 15는 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다.
도 16은 도 15의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시한 단면도이다.
도 17은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다.
도 18은 도 17의 예시적인 반도체 디바이스를 제조하는 방법의 다양한 양태를 도시한 단면도이다.
후속하는 논의는 본 개시의 다양한 양태들을 그 예시를 제공하는 것에 의해 제시한다. 이러한 예시들은 비제한적이고, 따라서 본 개시의 다양한 양태의 범위는 제공된 예시들의 어떠한 특정 특징에 의해 반드시 제한되어서는 안된다. 후속하는 논의에서 "예를 들어", "e.g." 및 "예시적인"의 문구들은 비제한적이며 일반적으로 "제한이 아닌 예시의 방법에 의해", "예시적이고 제한적이지 않은" 등과 같은 의미이다.
이하에서 사용될 것처럼, "및/또는"은 "및/또는"에 연결된 리스트에서 어떠한 하나 또는 이상을 의미한다. 예로서, "x 및/또는 y"는 3개의 구성 세트 {(x), (y), (x, y)}의 어느 구성을 의미한다. 즉, "x 및/또는 y"는 "x 및 y의 하나 또는 전체"를 의미한다. 다른 예에서, "x, y 및/또는 z"는 7개의 구성 세트 {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}의 어느 구성을 의미한다. 즉, "x, y 및/또는 z"는 "x, y 및 z의 하나 또는 이상"을 의미한다.
또한, 이하에서 사용될 것처럼, "상에"의 용어는 "상에" 및 "직접적으로 상에"(예를 들어, 중간층이 없이)를 모두 의미한다. 또한, 용어 "상부에"는 "상부에" 및 "직접적으로 상부에"를 모두 의미하고, 용어 "위에"는 "위에"와 "직접적으로 위에"를 모두 의미한다. 또한, "하부에"는 "하부에" 및 "직접적으로 하부에"를 모두 의미하고, 용어 "아래에"는 "아래에" 및 "직접적으로 아래에"를 모두 의미한다. 추가적으로, 용어 "사이에"는 "사이에"와 "사이의 유일한 구성"을 모두 의미하도록 본 문서에서 사용될 것이다.
여기서 사용된 용어는 단지 특정 예시들을 설명하기 위한 목적인 것이며, 본 개시의 제한을 의도한 것이 아니다. 여기서 사용된 것처럼, 단수 형태들은 문맥이 명확하게 그렇지 않음을 나타내지 않는 이상, 역시 복수 형태를 포함하도록 의도된 것이다. 본 명세서에서 "포함한다", "구비한다", "포함하는", "구비하는", "갖는다", "갖는"의 용어들은 언급된 특성, 숫자, 단계, 동작, 구성 및/또는 부품의 존재를 명시하는 것이나, 하나 또는 이상의 다른 특성, 숫자, 단계, 동작, 구성, 부품 및/또는 그들의 그룹의 존재나 추가를 배제하는 것이 아니다.
제 1, 제 2 등의 용어들이 여기서 다양한 구성들을 설명하기 위해 사용될 수 있으나, 이러한 구성들은 이러한 용어에 의해 제한되지 않아야 함이 이해될 것이다. 이러한 용어들은 단지 하나의 구성을 다른 구성과 구분하기 위해 사용된다. 따라서, 예를 들어, 아래에서 논의될 제 1 구성, 제 1 부품 또는 제 1 부분은 본 개시로부터 벗어남이 없이 제 2 구성, 제 2 부품 또는 제 2 부분으로 통칭될 수 있다. 유사하게, "상부", "하부", "측부" 등과 같은 다양한 공간적인 용어들은 하나의 구성을 다른 구성으로부터 상대적인 방식에서 구별하기 위해 사용될 수 있다. 그러나, 예를 들어, 반도체 디바이스가 그 "상부" 면이 수평 방향을 향하고, 그 "하부" 면이 수직 방향으로 향하도록 옆으로 회전될 수 있는 것과 같이, 부품들은 본 개시로부터 벗어남이 없이 다양한 방식으로 지향될 수 있다.
도면에서, 다양한 차원(예를 들어, 층 두께, 폭 등은 설명의 명확성을 위해 과장될 수 있다. 또한, 유사한 도면 부호들은 다양한 예시들의 논의에서 유사한 구성을 언급하도록 사용된다.
본 개시의 다양한 예시적인 양태가 수반하는 도면의 내용을 통해 제시될 것이다.
도 1은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시하는 단면도이다.
예시적인 반도체 디바이스(100)는 예를 들어, 서브스트레이트(110), 반도체 다이(120), 도전성 연결 부재(130), 인캡슐런트(140) 및 도전성 볼(150)를 포함할 수 있다.
예시적인 서브스트레이트(110)는 예를 들어, 제 1 서브스트레이트 측부(예를 들어, 상부), 제 1 서브스트레이트 측부에 반대되는 제 2 서브스트레이트 측부(예를 들어, 하부) 및 제 1 서브스트레이트 측부 및 제 2 서브스트레이트 측부의 사이에서 연장되는 다수의 주변 서브스트레이트 측부(예를 들어, 측부)를 포함한다.
예시적인 서브스트레이트(110)는 예를 들어, 제 1 서브스트레이트 측부에 중앙 패턴(111)(예를 들어, 도전성 패턴)을 포함할 수 있다. 중앙 패턴(111)은 여기서, 패턴 영역(111)으로도 언급될 수 있다. 중앙 영역(111)의 제 1 (또는 상부) 측부는 예를 들어, 제 1 서브스트레이트와 동일 평면일 수 있으나, 다양한 예시적인 구현예에서 제 1 서브스트레이트 측부로부터 연장되거나 및/또는 내부에 리세스될 수도 있다. 여기서 논의되는 것처럼, 중앙 영역(111)의 다양한 측부(예를 들어, 측부, 하부의 전체 또는 적어도 일부 등)는 유전 물질 또는 유전층(114)에 의해 커버될 수 있는 반면, 중앙 패턴(111)의 제 1 측부(예를 들어, 상부)는 유전층(114)로부터 노출된다.
중앙 영역(111)은 예를 들어, 도전층(예를 들어, 금속층, 구리층 등) 또는 그 일부를 포함할 수 있다. 반도체 다이(120)는 예를 들어, 중앙 패턴(111) 상부에서 서브스트레이트(110)에 실장되고 중앙 패턴(1110)에 전기적으로 연결될 수 있다.
예시적인 서브스트레이트(110)는 예를 들어, 제 2 서브스트레이트 측부에 도전성 비아(112)를 포함할 수 있다. 도전성 비아(112)는 관통 영역(112)으로서 여기서 언급될 수도 있다. 예를 들어, 도전성 비아(112)(예를 들어, 그 제 2 또는 하측부)는 제 2 서브스트레이트 측부에서 노출될 수 있다. 도전성 비아(112)의 제 2 측부(또는 하측부)는 예를 들어, 제 2 서브스트레이트 측부와 동일면일 수 있으나, 다양한 예시적인 구현예에서 제 2 서브스트레이트 측부로부터 연장되거나 및/또는 내부에 리세스될 수도 있다. 여기서 논의된 것처럼, 도전성 비아(112)의 다양한 측부(예를 들어, 수평 측면, 상면의 전체 또는 적어도 일부)는 유전층(114)에 의해 커버될 수 있는 반면, 도전성 비아(112)의 제 2 측부(예를 들어, 하측부)는 유전층(114)로부터 노출된다.
도전성 비아(112)는 예를 들어, 도전층(예를 들어, 금속층, 구리층 등) 또는 그 일부를 포함할 수 있다. 도전성 비아(112)는 예를 들어, 서브스트레이트(110)를 통해 연장된 도전 경로를 포함할 수 있다. 일 예시적인 구현예에서, 도전성 비아(112)는 중앙 패턴(111)에 연결되고 중앙 패턴(111)으로부터 제 2 서브스트레이트 측부로 직접 연장될 수 있다. 비록 예시적인 도전성 비아(112)가 직선상 측부로 서브스트레이트(11)을 통해 직선상으로 연장되는 것으로 도시되어 있으나, 도전성 비아(112)(또는 하나 이상의 그 영역)은 또한 수평하게(제 1 및 제 2 서브스트레이트 측부에 대해 대체적으로 나란한 방향에서) 연장될 수도 있다. 도 1에 도시된 것과 같이, 서브스트레이트(110)는 다수의 도전성 비아(112)를 일반적으로 포함할 수 있음을 주지하여야 한다.
중앙 패턴(111)은 예를 들어, 도전성 비아(112)가 연결된(예를 들어, 제 1 영역(111a)의 하부) 제 1 영역(111a), 도전성 비아(112)가 연결되지 않은 제 2 영역(111b)를 포함할 수 있다.
예시적인 서브스트레이트(110)는 예를 들어, 주변 서브스트레이트 측부에 가장자리 패턴(113)(예를 들어, 도전성 가장자리 패턴)을 포함할 수 있다. 가장자리 패턴(113)의 다양한 예시적인 구성이 여기서 제시된다. 도 1에서, 가장자리 패턴(113)은 제 1 서브스트레이트 측부의 전체 주변을 따라 제 1 서브트레이트 측부에서 노출된다. 또한, 가장자리 패턴(113)은 서브스트레이트(110)의 전체 주변을 따라 주변 서브스트레이트 측부에서 노출된다. 다양한 예시적인 구현예에서, 가장자리 패턴(113)이 연속적(예를 들어, 단일 밴드 또는 트레이스로 구성)인 것에 비해 분절(예를 들어, 사이에 갭을 갖는 다수의 금속 패턴)될 수 있다. 가장자리 패턴(113)은 예를 들어, 도전층(예를 들어, 금속층, 구리층 등) 또는 그 일부를 포함할 수 있다.
일 예시적인 구현예에서, 중앙 패턴(111)은 제 1 도전층의 제 1 영역을 포함할 수 있고, 가장자리 패턴(113)은 제 1 도전층의 제 2 영역을 포함할 수 있다. 예시적인 구현예에서, 도전성 비아(112)는 제 1 도전층과 다른 처리 공정에서 형성되는 제 2 도전층을 포함할 수 있다. 그러나, 이러한 다른 처리 공정은 동일한 타입의 처리 공정일 수 있고, 제 1 및 제 2 도전층은 별개의 처리 공정에서 형성되더라도 동일한 물질을 포함할 수 있음을 주지해야 한다.
가장자리 패턴(113)은 중앙 패턴(111)로부터 이격되고 및/또는 전기적으로 분리될 수 있으나, 그렇지 않을 수도 있음을 주지해야 한다. 다양한 예시적인 구현예에서처럼, 가장자리 패턴(113)은 중앙 패턴(111)에 전기적으로 연결될 수 있다. 가장자리 패턴(113)은 예를 들어, 그라운드(또는 기준 전압에 결합)될 수 있다. 이러한 그라운드는 예를 들어, 전자기 간섭(EMI) 차폐를 제공할 수 있다. 추가적으로, 여기서 논의되는 것처럼, 가장자리 패턴(113)은 예를 들어 싱귤레이션 동안 형성되는 크랙의 발생을 방지하거나 줄이기 위해, 소잉 또는 다른 싱귤레이션 공정에서 서브스트레이트(110)를 위한 보호를 제공할 수 있다.
예시적인 서브스트레이트(110)는 예를 들어, 유전층(114)를 포함할 수 있다. 유전층(114)은 여기서 몰딩 구조 또는 몰딩 영역(114)로서 언급될 수도 있다. 유전층(114)은 유전층(114)은 다양한 특성, 여기서 제공되는 비제한적인 예시의 어느 것도 포함할 수 있따. 유전층(114)은 예를 들어, 다양한 몰딩 물질(예를 들어, 레진, 폴리머, 폴리머 복합 재료(필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트 또는 필러를 갖는 폴리머와 같은) 등)의 어느 것의 하나 이상의 층을 포함할 수 있다. 또한, 예를 들어, 유전층(114)은 예를 들어, 무기질 유전 물질(예를 들어, Si3N4, SiO2, SiON 등) 및/또는 유기질 유전 물질(폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤족사졸(PBO), 비스말레이미드 트리아진(BT), 페놀 레진, 에폭시 등)의 다양한 유전 물질의 어느 것의 하나 이상의 층을 포함할 수 있다. 도 1에서 예시적인 디바이스(100)에서, 유전층(114)은 몰딩 레진 또는 몰드 컴파운드의 단일한 연속적인 층만을 포함한다.
유전층(114)은 예를 들어, 중앙 패턴(111) 및 도전성 비아(112)의 측부(또는 표면)을 커버할 수 있다. 유전층(114)은 또한, 예를 들어, 가장자리 패턴(113)의 측부의 적어도 일부를 커버할 수 있다. 예시적인 구현예에서, 유전층(114)은 노출된 서브스트레이트(110)로부터 외부로 향하는 가장자리 패턴(113)의 측면을 남겨둔채, 서브스트레이트(110)의 내부를 향하는 가장자리 패턴(113)의 수평 측부를 커버할 수 있다. 유전층(114)은 예를 들어, 서브스트레이트(110)의 다양한 구성을 함께 유지하고 다양한 도체의 사에에서 내부적으로 전기적 절연을 제공할 수 있다.
예시적인 디바이스(100)는 서브스트레이트(110)의 제 1 측부(예를 들어, 상부)에 결합된 반도체 다이(120)를 포함할 수 있다. 반도체 다이(120)는 다양한 타입의 집적 회로 칩(예를 들어, 범용 프로세서, 디지털 신호 프로세서, 오디오 및/또는 비디오 프로세서,메모리 디바이스, 전력 운영 유닛, 네트워크 프로세서, 라디오 주파수 회로, 무선 베이스밴드 시스템, 센서, 응용 주문형 직접 회로 등)의 아무 것이나 포함할 수 있다.
반도체 다이(120)는 예를 들어, 제 1 다이 측부(예를 들어, 상부 측부), 제 2 다이 측부(예를 들어, 하부 측부) 및 제 1 측부 및 제 2 측부의 사이에서 연장되는 다수의 주변(또는 수평) 다이 측부를 포함할 수 있다. 반도체 다이(129)는 전기적 신호를 입력 및/또는 출력하기 위해 제 2 다이 측부 상에 형성된 도전성 부재(121)(또는 그 복수)를 포함할 수 있다. 도전성 부재(121)는 예를 들어, 다양한 도전성 물질(예를 들어, 구리, 은, 금, 티타늄, 니켈, 크롬, 텅스텐, 그 합금 등) 중 어느 것을 포함할 수 있다. 도전성 부재(121)는 예를 들어, 유전층(예를 들어, 패시배이션층)을 통해 노출될 수 있다. 이러한 유전층은 예를 들어 다이(120)의 근본적인 반도체 물질(예를 들어, 실리콘 등)을 보호할 수 있다. 이러한 반도체 다이(120)의 제 2 다이 측부는 예를 들어, 다이(120)의 액티브면을 포함할 수 있다.
도전성 부재(121)는 다양한 물리적 특성 중 어느 것을 포함할 수 있다. 예를 들어, 도전성 부재(121)는 도전성 패드(예를 들어, 본드 패드 등), 도전성 필러(또는 포스트) 또는 와이어, 도전성 구조 등을 포함할 수 있다.
도전성 부재(121)는 예를 들어, 다양한 타입의 연결 중 어느 것을 이용하여 중앙 패턴(111)에 기계적으로 및/또는 전기적으로 연결될 수 있다. 예를 들어, 연결은 직접적인 금속 대 금속 본드(예를 들어, 구리 대 구리 본드 등), 솔더 본드, 에폭시 본드 등을 포함할 수 있다. 예시적인 구현예에서, 도전성 연결 부재(130)는 도전성 부재(121) 및 중앙 패턴(111)의 사이에서 연결을 제공하기 위해 사용될 수 있다. 도전성 연결 부재(130)는 다양한 특성 중 하나를 포함할 수 있다. 예를 들어, 도전성 연결 부재(130)는 솔더(예를 들어, 도전성 부재(121) 상에 솔더 캡 또는 팁, 도전성 부재(121)의 리플로우된 영역, 리플로우된 솔더 페이스트 등)을 포함할 수 있다. 또한, 예를 들어, 도전성 연결 부재(130)는 도전성 범프(예를 들어, 다이 범프, 웨이퍼 범프, 솔더 캡 등) 및/또는 그 리플로우가능한 영역을 포함할 수 있다. 도전성 연결 부재(130)는 구리 필러 상에 형성된 솔더 캡 또는 솔더 팁을 가질 수 있는 구리 필러를 포함할 수 있는 구리 필러 웨이퍼 범프를 포함할 수 있다. 도전성 연결 부재(130)는 다양한 물질(예를 들어, 솔더, 주석, 구리, 은, 납, 에폭시 등)의 어느 하나 이상을 포함할 수 있다.
도 1에 명시적으로 도시되지 않았지만, 반도체 다이(120)의 전면 또는 액티브면이 서브스트레이트(110)를 향하고 부착될 수 있는 플립칩 구성에서, 인캡슐런트(140)와 구분되는 언더필 물질이 반도체 다이(120)와 서브스트레이트(110)의 사이(예를 들어, 도전성 연결 부재(130)를 감싸는 등)에 형성될 수 있다. 이러한 언더필 물질은 캐필러리 언더필, 미리 적용된 언더필, 비도전성 페이스트 등을 포함할 수 있다.도 1에 도시된 것과 같이, 몰딩된 언더필 물질이 예를 들어, 여기서 논의된 인캡슐런트(140)를 형성하는 몰딩 공정 중 형성될 수 있다.
반도체 다이(120)의 후면 또는 인액티브면이 서브스트레이트(110)에 부착되는 반도체 디바이스 구성에서, 도전성 연결 부재(130)는 다이(120)의 도전성 부재(121)와 도전성 패턴(111)의 사이에서 연장되는 와이어본드 와이어(예를 들어, 금, 은, 구리, 알루미늄, 그 합금 등)을 포함할 수 있다. 이러한 구성에서, 반도체 다이(120)는 접착제(예를 들어, 다이 어태치 필름, 페이스트, 액체 등)을 사용하에 서브스트레이트(110)에 기계적으로 결합될 수 있다.
예시적인 반도체 디바이스(100)는 예를 들어, 서브스트레이트(110) 및 반도체 다이(120)의 상에. 인캡슐런트(140)를 포함할 수 있다. 인캡슐런트(140)는 예를 들어, 제 1 ㅂ서브스트렝트 측부의 일부 또는 전체, 반도체 다이(120)의 주변 또는 수평 다이 측부, 반도체 다이(120)의 제 1 (또는 상부) 다이 측부, 반도체 다이(120)의 제 2(또는 하부) 다이 측부, 도전성 부재(121)의 측면, 도전성 연결 부재(130)의 측면을 커버할 수 있다.
인캡슐런트(140)는 다양한 물질의 특성을 포함할 수 있다. 예를 들어, 인캡슐런트(140)는 레진, 폴리머, 폴리머 복합 물질(필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트, 또는 필러를 갖는 폴리머) 등의 하나 이상을 포함할 수 있다. 또한, 예를 들어, 인캡슐런트(140)는 몰드 컴파운일 수 있고, 여기서 언급된 유기 및/또는 무기 유전 물질의 어느 하나 이상을 포함할 수 있다. 인캡슐런트(140)는 예를 들어, 외부 환경으로부터 반도체 디바이스(100)의 다양한 소자들을 보호할 수 있다. 비록 인캡슐런트(140)가 반도체 다이(120)의 제 1 다이 측부(예를 들어, 상측부)를 커버하는 것으로 도시되었으나, 이러한 다이는 대안적으로 인캡슐런트(140)로부터 노출될 수 있음을 주지하여야 한다. 예를 들어, 인캡슐런트(140)의 상부면은 반도체 다이(120)의 상면과 동일면일 수 있고, 반도체 다이(120)의 상부면은 인캡슐런트(140) 등 내에서 개구를 통해 노출될 수 있다.
예시적인 반도체 디바이스(100)는 도전성 중간 연결 구조(150) 또는 그 복수를 포함할 수 있다. 일반적으로, 도전성 중간 연결 구조(150)는 예시적인 반도체 디바이스(100)를 다른 부분(예를 들어, 다른 전자 디바이스, 멀티 디바이스 패키지의 패키징 서브스트레이트, 마더 보드 등)에 전기적으로 및/또는 물리적으로 접착하기 위해 사용될 수 있다. 도전성 중간 연결 구조(150)는 예를 들어, 전기 신호(디지털 신호, 아날로그 신호, 전기적 전력 신호 등)이 디바이스로 및/또는 디바이스로부터 통신될 수 있는 경로를 제공한다.
도전성 중간 연결 구조(150)(예를 들어, 패키지 중간 연결 구조 등)은 다양한 타입의 도전성 중간 연결 구조(예를 들어, 도전성 볼, 솔더볼, 도전성 범프, 솔더 범프, 와이어, 리드, 패드, 랜드 그리드 어레이(LGA) 랜드 등)의 어느 특징을 포함할 수 있다. 예를 들어, 도 1 에서 예시적인 디바이스(100)는 도전성 중간 연결 구조(150)가 멀티 디멘전 어레이에서 배열된 도전성 볼(150)를 포함하는 볼 그리드 어레이(BGA) 구성을 포함한다. 다른 예시적인 구현예에서, 도전성 중간 연결 구조(150)는 랜드 그리드 어레이(LGA) 구성에서 배어 랜드 (bare lands)를 포함한다. 도전성 중간 연결 구조(150)는 다양한 물질(예를 들어, 주석, 구리, 은, 납, 그 합금 등)의 어느 것을 포함할 수 있다.
도 1에서 도시된 예에서, 도전성 중간 연결 구조(150)는 서브스트레이트(110)의 제 2 측부에노출된 도전성 비아(11)의 일부에 부착된 도전성 볼(150)를 포함한다. 여기서 설명된 것처럼, 도전성 볼(150)은 중간 금속없이 직접적으로 도전성 비아(112)에 본딩될 수 있고, 도전성 비아(112) 등에 형성된 언더 범프 메탈에 본딩될 수 있다. 따라서 관통 영역(112)은 도전성 볼(150)에 전기적으로 연결될 수 있다.
도 2는 도 1의 예시적인 반도체 디바이스(100)를 제조하는 예시적인 방법(200)을 도시한 플로우 다이어그램이다. 도 3a 내지 3K 는 도 2에 도시된 예시적인 방법(200)의 다양한 양태를 도시한 단면도이다. 논의는 도 2를 도 3a 내지 3 K에 대해 함께 언급될 것이다.
예시적인 방법(200)은 블록(210)에서 제 1 도전성층을 형성하는 것을 포함할 수 있다. 이러한 형성의 예시는 도 3a에서 제공된다. 시드층(11)은 캐리어(10)의 상면 상에 형성된다. 캐리어(10)는 다양한 특성 중 어느 것을 포함할 수 있다. 예를 들어, 캐리어(10)는 반도체 디바이스의 1차원적 배열을 수용하기 위해 정방형 플레이트 또는 패널, 스트립-형태로서 형성될 수 있고, 반도체 디바이스의 다차원 배열을 수영하기 위해 다차원 배열-형태일 수 있고, 원형 웨이퍼 등으로서 형성될 수 있다. 캐리어(10)는 다양한 물질의 어느 것을 포함할 수 있다. 예를 들어, 캐리어(10)는 금속, 유리, 반도체 물질 등을 포함할 수 있다. 시드층(11)은 다양한 물질(예를 들어, 구리, 은, 금, 알루미늄, 텅스텐, 티타늄, 니켈, 몰리브덴 등)의 어느 것을 포함할 수 있다. 시드층(110)은 다양한 기법(예를 들어, 스퍼터링 또는 다른 물리적 기상 증착 기법(PVD), 화학적 기상 증착 기법(CVD), 무전해 도금, 전해 도금을 포함할 수 있다.
시드층(11)을 적용한 이후, 제 1 도전성층은 시드층(11) 상에 패턴될 수 있다. 예를 들어, 임시적인 마스크(미도시)가 제 1 도전층이 형성되지 않을 시드층(11)의 영역 상에 형성될 수 있고, 제 1 도전층은 그 다음 마스크에 의해 노출된 시드층(11)의 영역에 형성(예를 들어, 전해도금에 의해)될 수 있다. 제 1 도전층은 다양한 도전성 물질(예를 들어, 구리, 은, 금, 니켈, 알루미늄, 티타늄, 텅스텐, 크롬, 그 합금 등)의 어느 것을 포함할 수 있다. 임시적인 마스크는 포토레지스트 물질과 포토리소그래피 공정을 사용하여 형성될 수 있다.
제 1 도전층은 전해도금 외의 다른 공정에 의해서 수행될 수 있음을 주지해야 한다. 예를 들어, 제 1 도전층은 무전해 도금, 화학적 기상 증착(CVD), 스퍼터링 또는 물리적 기상 증착(PVD), 플라즈마 기상 증착, 프린팅 등에 의해 형성될 수 있다. 이러한 예시에서, 시드층(11)은 형성될 수도 있고 형성되지 않을 수도 있다.
제 1 도전층은 예를 들어, 중앙 패턴(111)(예를 들어, 여기서 언급되듯이 제 1 영역(111a) 및 제 2 영역(111b)), 가장자리 패턴(113)을 형성할 수 있다. 예를 들어, 제 1 도전층은 소잉에 따라 가장자리 패턴(113)이 될 소잉 영역(113')에서 형성될 수 있다. 그렇게 형성된 소잉 영역(113')은 예를 들어, 하나 이상의 수평 및/또는 수직 밴드의 형태일 수 있고, 그 예들이 여기서 제공된다.
중앙 패턴(111) 및 가장자리 패턴(113)(예를 들어, 본 관점에서 소잉 영역(113')에 형성된)은 예를 들어, 동일한 도금 공정 또는 다른 형성 방식에서 동시에 형성될 수 있다. 그러나, 이것은 본 케이스일 필요는 없다. 예를 들어, 중앙 패턴(111) 및 가장자리 패턴(113)은 개별적인 마스킹/도금 공정에서 형성될 수 있고, 다른 타입의 형성 공정, 다른 물질 등을 사용하여 형성될 수 있다.
예시적인 방법(200)은 블록 220에서, 제 2 도전층을 형성하는 것을 포함할 수 있다. 이러한 형성의 예시가 도 3b에서 제공된다. 제 2 도전층은 블록 210에서 형성된 제 1 도전층(또는 그 일부) 상에 패턴될 수 있다. 예를 들어, 제 2 도전층은 도전성 패턴(111)의 제 1 영역(111a)(또는 그 일부) 상에 형성될 수 있다. 도 2및 도 3a-3K의 예시에서 도시되지 않았지만, 여기서 다른 곳에서 도시된 것처럼, 제 2 도전층은 또한 소잉 라인(113')에서 제 1 도전층(또는 그 일부) 상에 형성될 수 있다.
예를 들어, 임시적인 마스크(미도시)는 블록 210에서 제 1 도전층의 영역상에 형성될 수 있다. 예를 들어, 임시적인 마스크는 소잉 라인(113')에서 제 1 도전층, 도전성 패턴(111)의 제 2 영역(111b) 및 제 2 도전층이 형성되지 않는 도전성 패턴(111)의 제 1 영역(111a)의 일부에 형성될 수 있고, 제 2 도전층은 마스크에 의해 노출된 제 1 도전층의 영역 상에 형성(예를 들어, 전해도금에 의해)될 수 있다. 제 2 도전층은 다양한 도전성 물질(예를 들어, 구리, 은, 금, 니켈, 알루미늄, 티타늄, 텅스텐, 크롬, 그 합금 등)의 어느 하나를 포함할 수 있다. 제 2 도전층은 예를 들어, 제 1 도전층과 동일한 물질을 포함하거나 구성될 수 있다.
제 2 도전성층은 예를 들어, 제 1 도전층의 형성글 위해 사용된 것과 동일한 타입의 공정을 사용하여 형성될 수 있으나, 이것은 본 케이스일 필요는 없다. 예를 들어, 제 2 도전층은 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 스퍼터링 또는 물리적 기상 증착(PVD), 플라즈마 기상 증착, 프린팅 등에 의해 형성될 수 있다.
제 2 도전층은 예를 들어, 도전성 비아(112)(또는 그 다수)를 형성할 수 있다. 예를 들어, 도전성 비아(112)는 중앙 패턴(111)의 제 1 영역(111a) 상에 직접 형성(예를 들어, 중간층 없이)될 수 있으나, 다른 금속층이 역시 도전성 비아(112)와 중앙 패턴의 제 1 영역(111a)의 사이게 개입할 수 있다. 도 1, 2, 3A 내지 3K에서 도시된 예시에서, 중앙 패턴(111)의 제 1 영역(111a)의 폭(예를 들어, 측부 또는 수평 폭)은 도전성 비아(112)의 폭에 비해 크다. 이것은 그러나 본 케이스일 필요는 없다. 예를 들어, 제 1 영역(111a) 및 도전성 비아(112)의 폭은 동일할 수 있고, 또는 제 1 영역(111a)의 폭이 도전성 비아(112)의 폭에 비해 작을 수 있다.
추가적으로, 도 1, 2, 3A 내지 3K에 도시된 예시에서, 제 2 도전층(및 따라서 도전성 비아(112))의 두께(예를 들어, 수직 두께)는 제 1 도전층(및 따라서 중앙 패턴(111)의 제 1 영역(111a))의 두께에 비해 클 수 있다. 이것은 본 케이스일 필요는 없다. 예를 들어, 제 2 도전층의 ?L는 제 1 도전층의 두께에 비해 작거나 같을 수 있다.
여기서 설명된 예시는 일반적으로 두 개의 도전층(예를 들어, 블록 210, 220)의 형성을 도시하나, 본 개시의 범위는 이에 한정되는 것이 아님을 주지하여야 한다. 예를 들어, 어떠한 수량의 이러한 도전층이 형성(예를 들어, 하나, 셋 등)될 수 있다.
예시적인 방법(200)은 블록 230에서, 유전층을 형성하는 것을 포함한다. 이러한 형성의 예시는 도 3c에서 제공된다. 유전층(114)은 몰딩층으로 언급될 수 있다.
유전층(114)은 다양한 특성 중 어느 것을 포함할 수 있으며, 비제한적인 예시들이 여기서 제공된다. 예를 들어, 유전층(114)은 다양한 몰딩 물질(예를 들어, 레진, 폴리머, 폴리머 복합 재료(필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트 또는 필러를 갖는 폴리머와 같은) 등)의 어느 것의 하나 이상의 층을 포함할 수 있다. 또한, 예를 들어, 유전층(114)은 유전층(114)은 예를 들어, 다양한 몰딩 물질(예를 들어, 레진, 폴리머, 폴리머 복합 재료(필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트 또는 필러를 갖는 폴리머와 같은) 등)의 어느 것의 하나 이상의 층을 포함할 수 있다. 또한, 예를 들어, 유전층(114)은 예를 들어, 무기질 유전 물질(예를 들어, Si3N4, SiO2, SiON 등) 및/또는 유기질 유전 물질(폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤족사졸(PBO), 비스말레이미드 트리아진(BT), 페놀 레진, 에폭시 등)의 다양한 유전 물질의 어느 것의 하나 이상의 층을 포함할 수 있다.도 1, 2, 3A 내지 3K에 도시된 예시적인 구현예에서 유전층은 몰딩 레인의 단일한 연속적인 층만을 포함한다.
유전층(114)은 예를 들어, 중앙 패턴(111) 및 도전성 비아(112)의 측면(또는 표면)을 커버할 수 있다. 유전층(114)은 또한, 예를 들어, 가장자리 패턴(113)의 측면의 적어도 일부를 커버할 수 있다. 예시적인 구현예에서, 유전층(114)은 가장자리 패턴(113)의 측면이 노출된 서브스트레이트(110)로부터 외부를 향하도록 남겨두도록, 서브스트레이트(110)의 내부를 향하는 가장자리 패턴(113)의 측면을 커버할 수 있다. 유전층(114)은 또한 시드층(11), 중앙 패턴(111), 소잉 영역(113')에 형성된 도체, 도전성 비아(112), 캐리어(10) 등의 상면(예를 들어, 도 3c에서 도시된 방향)을 커버할 수 있다. 도 3c에 도시된 예시에서, 유전층(114)은 캐리어(10)의 상면에 평행한 평평하고 균일한 상면을 갖도록 형성되고, 캐리어의 상부로 도전성 비아(112)의 높이에 비해 더 큰 캐리어(10)의 상부로 높이를 갖는다. 유전층(114)은 예를 들어, 서브스트레이트(110)왐께 다양한 구성들을 유지할 수 있고, 다양한 도체간에 내부 전기적 독립을 제공할 수 있다.
도 3c에 도시되지 않았지만, 예시적인 구현예에서, 유전층(114)은 노출된 도전성 비아(112)(예를 들어, 실링으로 몰딩, 필름 어스스트 몰등을 사용 등)의 단면을 남겨두는 방식으로 형성될 수 있다. 블록 230은 다양한 방식의 유전층(114)을 형성하는 것을 포함할 수 있고, 여기서 비제한적인 예시가 제공된다. 예를 들어, 블록 230은 컴프레션 몰딩, 트랜스퍼 몰딩, 액체 인캡슐런트 몰딩, 진공 라미네이션, 페스스트 프린팅, 필름 어스시트 몰딩, 프린팅, 스핀 코팅, 신터링, 열산화, 플라즈마 기상 증착(PVD), 화학적 기상 증착(CVD) 등에 의해 유전층(114)을 형성하는 것을 포함할 수 있다. 블록 230은 단일 형성 공정에서 단일하고 연속적인 유전층(114)을 형성하는 것으로 제시되었으나, 다른 예시적인 구현예에서, 다수의 유전층이 형성(예를 들어, 도전층의 형성 이후, 도전층의 형성과 혼합)될 수 있다.
예시적인 방법 200은 블록 240에서, 유전층(114)의 일부를 제거하거나 유전층(114)을 씨닝(thinning)하는 것을 포함할 수 있다. 이러한 씨닝의 예시는 도 3d(예를 들어, 도 3c와 비교된 것으로서)에 제공된다. 블록 240은 예를 들어, 도전성 비아(112)의 단면(예를 들어, 도 3d에서 도전성 비아(112)의 상면)을 노출시키기 위해 유전층(114)을 씨닝하는 것을 포함할 수 있다. 예를 들어, 도전성 비아(112)의 노출된 단면은 유전층(114)의 표면과 동일평면일 수 있다. 다른 예시적인 구현예에서, 도전성 비아(112)의 단면은 유전층(114)를 넘어서(또는 그 내부에 리세스되어) 연장될 수 있다.
블록 240은 다양한 방식(예를 들어, 기계적인 그라인딩 및/또는 화학적 에칭/폴리싱 등)의 어느 것에서 유전층(114)을 씨닝하는 것을 포함할 수 있다. 블록 230에서 예시적인 구현에서, 유전층(114)은 도전성 비아(112)의 단부를 커버하지 않고, 블록 240은 스킵될 수 있다.
예시적인 방법 200은 블록 250에서, 캐리어 및 시드층을 제거하는 것을 포함할 수 있다. 이러한 제거의 예시가 도 3e에서 제공된다.
블록 250은 다양한 방식의 어느 것으로 캐리어(10)를 제거하는 것을 포함할 수 있고, 비제한적인 예시가 여기서 제공된다. 예를 들어, 블록 250은 물리적 그라인딩 및/또는 화학적 에칭에 의해 캐리어(10)를 제거하는 것을 포함할 수 있다. 블록 250은 예를 들어, 열과 물리력을 가함에 의해 열적으로 분리될 수 있는 접착제로부터 캐리어(10)를 제거하는 것을 포함할 수 있다.
블록 250은 다양한 방식의 어느 것에서 시드층(11)을 제거하는 것을 포함할 수 있고. 비제한적인 예시가 여기서 제공된다. 예를 들어, 블록 250은 시드층(11)을 화학적으로 에칭하는 것을 포함할 수 있다. 또한, 예를 들어, 블록 250은 물리적 그라인딩 및 화학적 에칭의 조합을 사용하여, 시드층(11)을 제거하는 것을 포함할 수 있다. 블록 250은 동일한 에칭 공정을 사용하거나, 다수 스테이지의 에칭 공정을 사용(예를 들어, 다른 화학물질 및/또는 다른 공정 조건을 사용)하여 캐리어(10)(및/또는 그 일부) 및 시드층(11)을 제거하는 것을 포함할 수 있다. 시드층이 제조 공정에서 사용되지 않는 예시적인 구현예에서, 시드층의 제거는 수행될 필요가 없다.
캐리어(10) 및 시드층(11)의 제거 이후, 소잉 영역(113')에 형성된 중앙 패턴(111)과 도체의 표면은 유전층(114)로부터 노출될 수 있다. 이러한 노출된 표면은 유전층(114)의 표면(예를 들어, 도 3d에서 이러한 구성의 하부면, 도 3e에서 이러한 구성의 상부면)과 대체적으로 동일평면상에 형성될 수 있으나, 반드시 그럴 필요는 없다. 다른 예시적인 구현예에서, 캐리어(10) 및/또는 시드층(11)(및/또는 유전층(114)의 일부)의 제거는 소잉 영역(113')에서 형성된 중앙 패턴(111) 및 도체의 표면이 유전층(114)로부터 돌출되는 방식으로 수행될 수 있다.
블록 250의 예시적인 출력 서브스트레이트(110')가 도 3e에 도시된다. 이러한 서브스트레이트 패널(11')은 다양한 구성 중 어느 것을 포함할 수 있다. 예를 들어, 서브스트레이트(110')는 정방형 플레이트 또는 패널로 형성될 수 있고, 반도체 디바이스의 일차원적 배열을 수용하기 위한 스트립 형상일 수 있고, 반도체 디바이스의 다차원적 배열을 수용하기 위해 다차원적 배열 형상일 수 있고, 원형의 웨이퍼 등으로서 형상일 수 있다.
도 3e는 도 3a 내지 3D에서 도시된 다양한 구조에 대해 상대적으로 뒤집어진 서브스트레이트 패널(110')을 도시한다. 이러한 방향은 도 3e 내지 도3K의 나머지에 대해 적용될 수 있다. 이러한 방향은 도시상 편의를 위해 도시된 것이고, 다양한 제조 공정 중 사용되는 방향을 필수적으로 지시하기 위해 의도한 것이 아니다. 도 3e에 도시된 예시적인 방향에서, 소잉 영역(113')에서의 중앙 패턴(111) 및 도체(궁극적으로 가장자리 패턴(113)을 구성할)는 유전층(114)의 상면에서 노출되고, 도전성 비아(112)는 유전층(114)의 하부면에서 노출된다.
예시적인 방법(200)은 블록 260에서, 반도체 다이를 접착하는 것을 포함한다. 이러한 접착의 예시가 도 3f에서 제공된다.
반도체 다이(120)는 예를 들어, 제 1 다이 측부(예를 들어, 상부 측부), 제 2 다이 측부(예를 들어, 하부 측부) 및 제 1 다이 측부와 제 2 다이 측부의 사이에서 연장되는 다수의 주변(또는 수평) 다이 측부를 포함할 수 있다. 반도체 다이(120)는 다양한 타입의 집적 회로 칩(예를 들어, 범용 프로세서, 디지털 신호 프로세서, 오디오 및/또는 비디오 프로레서, 메모리 디바이스, 전력 운영 유닛, 네트워크 프로세서, 라디오 주파수 회로, 무선 베이스밴드 시스템, 센서, 주문형 집적 회로 등)의 어느 것을 포함할 수 있다.
반도체 다이(120)는 전기적인 신호를 입력 및/또는 출력하기 위해 제 2 다이 측부상에 형성된 도전성 부재(121)(또는 그 다수)를 포함할 수 있다. 도전성 부재(121)는 예를 들어, 다양한 도전성 물질(예를 들어, 알루미늄, 구리, 은, 금, 티타늄, 니켈, 크롬, 텅스텐, 그 합금 등)의 어느 것을 포함할 수 있다. 도전성 부재(121)는 예를 들어, 다이(120)의 제 2 다이 측부 상에 형성된 유전층(또는 패시배이션층)을 통해 노출될 수 있다. 이러한 유전층은 예를 들어, 다이(120)의 근본적인 물질(예를 들어, 실리콘 등)을 보호할 수 있다.
도전성 부재(121)는 다양항 물리적 특성 중 어느 것을 포함할 수 있다. 예를 들어, 도전성 부재(121)는 도전성 패드(예를 들어, 본드 패드 등), 도전성 필러(또는 포스트) 또는 와이어, 도전성 구조 등을 포함할 수 있다.
블록 260은 예를 들어, 예를 들어, 도전성 비아(112)에 연결된 중앙 패턴(111)의 제 1 영역(111a), 도전성 비아(112)에 연결되지 않은 중앙 패턴(111)의 제 2 영역(111b)를 포함하는 중앙 패턴(111)에 대해 반도체 다이(120)를 결합하는 것을 포함한다. 블록 260은 도시된 것과 같이 와이어 본딩 방법 등으로 플립칩 방식에서 중앙 패턴(111)에 반도체 다이(120)를 결합하는 것을 포함할 수 있다.
블록 260은 예를 들어, 다양한 타입의 연결 중 어느 것을 이용하여 중앙 패턴(111)에 대해 반도체 다이(120)의 도전성 부재(121)를 기계적 및/또는 전기적으로 연결하는 것을 포함할 수 있다. 예를 들어, 연결은 금속대 금속 본딩, 솔더 본딩, 에폭시 본딩 등을 포함할 수 있다. 예시적인 구현예에서, 블록 260은 도전성 부재(121)와 중앙 패턴(111)의 사이에서 연결을 제공하기 위한 도전성 연결 부재(130)를 사용하는 것을 포함할 수 있다. 도전성 연결 부재(130)는 솔더(예를 들어, 도전성 부재(121) 상의 솔더 캡 또는 팁, 도전성 부재(121)의 리플로우된 영역, 리플로우된 솔더 페이스트 등)를 포함할 수 있다. 또한, 예를 들어, 도전성 연결 부재(130)는 도전성 범프(예를 들어, 다이 범프, 웨이퍼 범프, 솔더 캡 등) 및/또는 리플로우 될 수 있는 그 일부를 포함할 수 있다. 도전성 연결 부재(130)는 다양한 물질(예를 들어, 솔더, 주석, 구리, 은, 납, 에폭시 등)의 하나 이상을 포함할 수 있다.
도 2 및 도 3f에서는 명시적으로 도시되지 않았으나, 반도체 다이(120)의 전면 또는 액티브면이 서브스트레이트(110)를 향하고 접착되는 플립칩 구조에서, 예시적인 방법 200(예를 들어, 블록 260)은 반도체 다이(120) 및 서브스트레이트 패널(110')의 사이에서 언더필을 형성하는 것을 포함할 수 있다(예를 들어, 도전성 연결 부재(130)를 감싸는 등). 이러한 언더필은 예를 들어, 반도체 다이(120) 등의 부착 동안 미리 적용된 언더필 또는 비전도성 페이스트를 사용하여 캐필러리 언더필을 하는 것을 포함할 수 있다. 여기서 언급된 것처럼, 몰딩된 언더필 물질이 형성(예를 들어, 여기서 언급된 인캡슐런트(140)를 형성하는 몰딩 공정 동안 블록 270에서)될 수 있다.
반도체 다이(120)의 후면 또는 인액티브면이 서브스트레이트 패널(110')에 부착되는 반도체 디바이스 구성에서, 도전성 연결 부재(130)는 반도체 다이(120)의 도전성 부재(121)와 도전성 패턴(111) 사이에서 연장되는 와이어본딩 와이어(예를 들어, 금, 은, 구리, 알루미늄, 그 합금 등)을 포함할 수 있다. 이러한 구성에서, 반도체 다이(120)는 접착제(예를 들어, 다이 어태피 필름, 페이스트, 액체 등)를 사용하여 서브스트레이트 패널(110')에 기계적으로 결합될 수 있다.
도 3f는 서브스트레이트(110')에 대해 접착된 두 개의 반도체 다이(120)만 도시하고 있으나, 예를 들어, 각각의 반도체 디바이스에 대응되는 각각의 영역에, 어떤 수량의 반도체 디바이스도 서브스트레이트 패널(110') 상에 형성될 수 있음을 이해하여야 한다. 여기서 언급된 것처럼, 각 반도체 디바이스는 다수의 반도체 다이 및/또는 수동 소자를 포함할 수 있다.
예시적인 방법 200은 블록 270에서, 인캡슐레이션하는 것을 포함할 수 있다. 이러한 인캡슐레이션의 예시가 도 3g에서 제공된다.
인캡슐런트(140)는 예를 들어, 반도체 다이(120)의 제 1 (또는 상부) 서브스트레이트 측부, 주변 또는 측부면 다이 측부, 반도체 다이(120)의 제 1 (또는 상부) 다이 측부, 반도체 다이(120)의 제 2(또는 하부) 측부, 도전성 부재(121)의 측면, 도전성 연결 부재(130)의 측면 등의 어느 것 또는 전체를 커버할 수 있다. 인캡슐런트(140)는 예를 들어, 반도체 다이(120)의 어떤 또는 모든 면에 비해 큰 서브스트레이트 패널(110')로부터의 거리에서 서브스트레이트 패널(110')의 제 1 면(예를 들어, 상면)에 나란한 제 1 면(예를 들어, 상면)을 포함할 수 있다. 예를 들어, 인캡슐런트(140)는 반도체 다이(120)에 비해 두꺼울 수 있고, 서브스트레이트 패널(110')로부터 반도체 다이(120)의 상부 다이 표면으로부터의 거리에 비해 두꺼울 수 있다.
인캡슐런트(140)는 다양한 물질의 어느 것의 특징을 포함할 수 있다. 예를 들어, 인캡슐런트(140)는 레진, 폴리머, 폴리머 복합 물질(필러를 갖는 에폭시 레진, 필러를 가즌 에폭시 아크릴레이트, 또는 필러를 갖는 폴리머와 같은) 등의 하나 이상을 포함할 수 있다. 또한, 예를 들어, 인캡슐런트(140)는 여기서 언급한 유기 및/또는 무기 유저 물질의 어느 것의 하나 이상을 포함할 수 있다. 인캡슐런트(140)는 예를 들어, 외부 환경으로부터 반도체 디바이스(100)의 다양한 소자를 보호할 수 있다.
블록 270은 여기서 제공되는 다양한 방식, 비제한적인 예시에서, 인캡슐레이션을 수행하는 것을 포함할 수 있다. 예를 들어, 블록 270은 압축 몰딩(compression molding), 트랜스퍼 몰딩(transfer molding), 액체 인캡슐런트 몰딩, 진공 라미네이션, 페이스트 프린팅, 필름 보조 몰딩(film assisted molding) 등에 의해 인캡슐레이션을 수행할 수 있다. 또한, 예를 들어, 블록 270은 프린팅, 스핀 코팅, 스프레이 코팅, 신터링, 열적 산화, 플라즈마 기상 증착(PVD), 화학적 기상 증착(CVD) 등에 의한 인캡슐레이션을 포함할 수 있다.
예시적인 방법 200은 블록 280에서 상호 연결 구조를 형성하는 것을 포함할 수 있다. 이러한 형성의 예시가 도 3h에서 제공된다.
일반적으로, 도전성 상호 연결 구조(150)는 예시적인 반도체 디바이스(100)를 다른 부분(예를 들어, 다른 전자 디바이스, 멀티 디바이스 패키지의 패키징 서브스트레이트, 마더모드 등)으로 전기적 및/또는 기계적으로 부착하기 위해 사용될 수 있다. 도전성 상호 연결 구조(150)는 예를 들어, 전기 신호(예를 들어, 디지털 신호, 아날로그 신호, 전기적 전력 신호 등)이 디바이스(100)로 및/또는 디바이스(100)로부터 통신될 수 있다.
도전성 상호 연결 구조(150)(예를 들어, 패키지 상호 연결 구조 등)은 다양한 타입의 도전성 상호 연결 구조(예를 들어, 도전성 볼, 솔더 볼, 도전성 범프, 솔더 범프, 와이어, 리드, 패드, 랜드 그리드 어레이(LGA) 랜드 등)의 어느 특징을 포함할 수 있다. 예를 들어, 도 1에 도시된 예시적인 디바이스(100)는 도전성 상호 연결 구조(150)가 다차원 어레이에서 배열된 도전성 볼(150)을 포함하는 볼 그리드 어레이(BGA) 구성을 포함한다. 다른 예시적인 구현예에서, 상호 연결 구조(150)는 랜드 그리드 어레이(LGA) 구조에서 배어 랜드(bare lands)를 포함한다. 도전성 상호 연결 구조(150)는 다양한 물질(예를 들어, 주석, 구리, 은, 납, 그 합금 등)의 어느 것을 포함할 수 있다.
블록 280은 여기서 제공되는 다양한 방식, 비제한적인 예시의 어느 것에서 도전성 상호 연결 구조(150)를 형성하는 것을 포함할 수 있다. 도 3h에 도시된 예시에서, 도전성 상호 연결 구조(150)는 서브스트레이트 패널(110')의 제 2 측부(예를 들어, 도 3h에서 하부측)에서 노출된 도전성 비아(112)의 일부에 본딩된 도전성 볼(150)을 포함한다. 이러한 예에서, 블록 280은 미리 형성된 도전성 볼(150)을 도전성 비아(112)에 부착(예를 들어, 용접, 리플로우 등)하는 것을 포함할 수 있다. 다른 예로서, 블록 280은 도전성 비아(112)에 솔더 페이스트를 적용하고, 그리고 나서 도전성 볼(150)로부터 적용된 페이스트를 리플로우하는 것을 포함할 수 있다. 블록 280은 또한, 예를 들어, 도전성 상호 연결 구조(150)(예를 들어, 포스트, 필러 등)를 도금(plating up)하는 것에 의해 상호 연결 구조(150)를 형성하는 것을 포함할 수 있다. 블록 280은 추가적으로 예를 들어, 와이어, 스터드, 필러, 또는 다양한 이러한 타입의 구조의 어느 것을 도전성 비아(112)에 부착함으로써, 상호 연결 구조(150)를 형성하는 것을 포함할 수 있다.
다양한 예시적인 구현예에서, 블록 280은 도전성 비아(112) 및 도전성 상호 연결 구조(150)의 사이에서 언더 범프 금속(underbump metallization)을 형성하는 것을 포함할 수 있다. 예시적인 구현예에서, 블록 280은 티타늄(Ti) 또는 티타늄-텅스텐(TiW)을 예를 들어, 스퍼터링에 의해 형성하고, 티타늄 또는 티타늄-텅스층 층에 예를 들어 스퍼터링에 의해 구리(Cu)의 층을 형성하고, 구리층에 니켈의 층을 전해 도금에 의해 형성하는 것에 의해 언더 범프 물질 구조를 형성하는 것을 포함할 수 있다. 예를 계속 들자면, 블록 280은 그리고 나서, 예를 들면, 전해 도금에 의해 UBM 구조의 니켈층에 무연납 솔더 물질을 형성하는 것을 포함할 수 있고, 무연납 솔더 물질은 1% 내지 4%의 복합체를 갖고, 무게에 의한 복합체의 나머지는 주석(Sn)이다.
예시적인 방법 200은 블록 290에서 싱귤레이팅을 포함할 수 있다. 이러한 싱귤레이팅의 예시는 도 3i, 3J 및 3K에서 제공된다. 블록 290은 여기서 제공된 다양한 방식, 비제한적인 예시에서 이러한 싱귤레이팅을 수행하는 것을 포함할 수 있다. 이러한 싱귤레이팅은 예를 들어, 이러한 패키지의 패널로부터 개별적인 반도체 디바이스 패키지를 생산할 수 있다.
블록 290은 예를 들어, 소잉 영역(113')에서 싱귤레이션 라인(예를 들어, 도면에서 "소잉"으로 명칭됨)을 따라 싱귤레이팅을 수행할 수 있다. 도 3i는 싱귤레이션에 앞서 반도체 다바이스(120)의 패널의 예시적인 상면도를 보여준다. 여기서 언급되는 것처럼, 싱귤레이션에 앞서, 반도체 디바이스(120)는 서브스트레이트 패널(110')에 일차원적 배열 또는 다차원적 배열에서 배열될 수 있다. 소잉 영역(113')은 예를 들어, 행과 열이 개별적인 반도체 디바이스(100)를 정의하는 그리드 구성에서 형성될 수 있다.
소잉(예를 들어, 소잉 블레이드, 레이저 또는 다른 에너지 전달 디바이스, 나이프, 니블러(nibbler))은 예를 들어, 소잉 영역(113')에 비해 더 좁은 컷팅 폭을 가질 수 있다. 이러한 케이스에서, 도 1에 도시된 것처럼, 가장자리 패턴(113)은 싱귤레이팅 동안 파괴되거나 제거되지 않은 소잉 영역(113')에서 형성된 도체의 영역으로부터 잔존한다. 도 1을 다시 참조하면, 잔존하는 가장자리 패턴(113)은 제 1 (또는 상부) 서브스트레이트 표면으로부터, 및 주변(또는 수평) 서브스트레이트 표면으로부터 노출될 수 있고, 서브스트레이트(110)의 주면을 따라 완전하게 연장될 수 있다.
가장자리 패턴(113)은 다양한 장점을 제공한다. 예를 들어, 가장자리 패턴(113)은 싱귤레이션 동안 서브스트레이트(110)에 대한 보호(예를 들어, 싱귤레이션 동안 서브스트레이트(110)의 유전층(114)의 파손을 방지하거나 줄이기 위해)를 제공할 수 있고, 전자기 쉴드(예를 들어, 가장자리 패턴(113)이 그라운드된 구성에서)로서 사용될 수도 있다.
여기서 언급된 것처럼, 중앙 패턴(111) 및 가장자리 패턴(113)의 노출된 면은 유전층(114)의 대응되는 면과 동일평면일 수 있으나, 반드시 그럴 필요는 없다. 유사하게, 도전성 비아(112)의 노출된 면은 유전층(114)의 대응되는 면과 동일평면일 수 있으나, 반드시 그럴 필요는 없다. 도체 면이 유전층(114)의 대응되는 면에 대해 상대적으로 리세스된 예시가 도 3k에서 도시된다. 도체(예를 들어, 중앙 패턴(111), 가장자리 패턴(113) 및/또는 도전성 비아(112))의 어느 것이든 유전층(114)의 대응되는 면으로부터 대안적으로 연장될 수 있다.
다른 예시적인 구현예에서, 가장자리 패턴은 중앙 패턴(111)의 제 1 영역(111a)이 도 1-3의 예시적인 반도체 디바이스(100)의 도전성 비아(112)에 결합되는 방식과 유사한 방식으로 도체에 결합될 수 있다. 이것의 예시가 도 4-5에서 도시된다.
도 4는 본 개시의 다양한 양태에 부합하여, 예시적인 반도체 디바이스(200)을 도시한 단면도이다. 예시적인 반도체 디바이스(200)는 예를 들어, 도 1-3과 관련하여 도시되고 논의된 예시적인 반도체 디바이스(100)의 어떠한 또는 모든 특징을 공유할 수 있다. 도 5는 도 4의 예시적인 반도체 디바이스(200)를 제졸하는 방법의 다양한 양태를 도시한 단면도이다. 예시적인 방법은 예를 들어, 도 2-3과 관련하여 도시되고 논의된 예시적인 방법 200의 어떠한 또는 모든 특성을 공유할 수 있다. 이후의 논의는 여기서 제시되는 다른 예시적인 구현예로부터 차별점에 주로 초점을 맞출 것이다.
도 1에서 도시된 및/또는 도 2-3에서 도시된 예시적인 방법 200에 의해 제조된 예시적인 반도체 디바이스(100)에서, 가장자리 패턴(113)은 서브스트레이트(110)의 제 1 (또는 상부) 측부로부터 서브스트레이트(110)의 제 2(또는 하부) 측부로 연장되지 않는다. 도 4에서 도시된 예시적인 반도체 디바이스(200)는 그러나, 가장자리 패턴(213)이 서브스트레이트(110)의 제 1(또는 상부) 측부로부터 서브스트레이트(210)의 제 2(또는 하부) 측부로 연장된다.
예시적인 가장자리 패턴(213)은 예를 들어, 제 1 영역(213a)를 포함할 수 있다. 도 1의 예시적인 반도체 디바이스(100)의 가장자리 패턴(113)과 마찬가지로, 가장자리 패턴(213)의 제 1 영역(213a)은 예를 들어, 중앙 패턴(111)으로서 동일한 제 1 도전층의 일부로서 형성될 수 있다. 예를 들어, 도 2를 다시 참조하면, 블록 210은 중앙 패턴(111)과 가장자리 패턴(213)의 제 1 영역(213a)을 형성하는 것을 포함할 수 있다. 가장자리 패턴(213)의 제 1 영역(213a)은 예를 들어, 중앙 패턴(111)과 동일한 두께(예를 들어, 도 4-5에서 수직 거리)를 가질 수 있고 및/또는 중앙 패턴(111)과 동일한 물질을 포함할 수 있다.
예시적인 가장자리 패턴(213)은 또한, 예를 들어, 제 2 영역(213b)을 포함하 ㄹ수 있다. 제 2 영역(213b)은 예를 들어, 도전성 비아(112)와 동일한 제 2 도전층의 일부로서 형성될 수 있다. 예를 들어, 도 2를 다시 참조하면, 블록 220은 도전성 비아(112) 및 가장자리 패턴(213)의 제 2 영역(213b)을 형성하는 것을 포함할 수 있다. 가장자리 패턴(213)의 제 2 영역(213b)은 예를 들어, 도전성 비아(112)와 동일한 두께(예를 들어, 도 4-5에서 수직 거리)를 가질 수 있고 및/또는 도전성 비아(112)와 동일한 물질을 포함할 수 있다.
도 4-5에서 도시된 예시에서, 가장자리 패턴(213)의 제 1 영역(213a)의 폭(예를 들어, 수평 폭)은 제 2 영역(213b)의 폭(예를 들어, 수평폭)에 비해 클 수 있다. 따라서, 싱귤레이팅(예를 들어, 블록 290에서 도 5의 소잉 영역(213')에서 싱귤레이션 라인("소잉"으로 명칭됨)을 따라)을 한 이후, 가장자기 패턴(213)의 제 1 영역(213a)은 가장자리 패턴(213)의 제 2 영역(213b)에 비해 서스브스트레이(210)의 내부를 향해 더 긴 거리로 연장될 것이다.
가장자리 패턴(213)의 제 1 영역(213a)과 마찬가지로, 가장자리 패턴(213)의 제 2 영역(213b)은 서브스트레이트(210)의 주변에서 완전하게 연장할 수 있다. 예를 들어, 가장자리 패턴(213)은 서브스트레이트(210)의 주변(또는 수평) 측부를 완전하게 구성할 수 있다.
가장자리 패턴(213)은 다양한 장점을 제공한다. 예를 들어, 가장자리 패턴(213)은 싱귤레이션 동안 서브스트레이트(210)에 대한 보호를 제공(예를 들어, 싱귤레이션 동안 유전층(114)의 파손을 방지하거나 줄이는)한다. 예를 들어, 싱귤레이션(예를 들어, 블록 290에서 도 5의 싱귤레이션 라인을 따라) 동안, 컷팅은 소잉 영역(213')에서 형성된 도전성 물질을 통해서만 수행될 수 있고, 따라서 유전층(114)을 접촉하지 않을 수 있다. 또한, 결과적인 가장자리 패턴(213)은 전자기 쉴드(예를 들어, 가장자리 패턴(213)이 그라운드된 구성에사)으로서 사용될 수 있다. 도 1-3의 가장자리 패턴(113)에 비교하여, 도 4-5의 가장자리 패턴(213)은 향상된 전자기 차폐를 제공하도록 서브스트레이트(210)의 주변(또는 수평) 측부를 완전하게 구성할 수 있다.
다른 예시적인 구현예에 대해 여기서 언급된 거처럼, 중앙 패턴(111)의 누출된 표면 및 가장자리 패턴(213)의 제 1 영역(213a)은 유전층(114)의 대응되는 표면과 동일평면일 수 있으나, 반드시 그럴 필요는 없다. 유사하게, 도전성 비아(112)의 노출된 표면과 가장자리 패턴(213)의 제 2 영역(213a)은 유전층(114)의 대응되는 표면과 동일평면일 수 있으나, 반드시 그럴 필요는 없다. 도체 표면이 유전층(114)의 대응되는 표면에 대해 비교하여 리세스된 예시적인 구현예가 도 5에 도시된다. 도체의 어떠한 것(예를 들어, 중앙 패턴(111), 가장자리 패턴(213)의 제 1 영역(213a), 가장자리 패턴(213)의 제 2 영역(213b) 및/또는 도전성 비아(112))도 대안적으로 유전층(114)의 대응되는 표면으로부터 연장될 수 있다.
다른 예시적인 구현예에서, 도 4-5의 예시적인 반도체 디바이스에 대해, 가장자리 패턴은 균일한 폭(예를 들어, 수평 또는 수직 폭)을 포함할 수 있다. 이것의 예시가 도 6-7에서 도시된다.
도 6은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스(300)을 도시한 단면도이다. 예시적인 반도체 디바이스(300)는 예를 들어, 도 1-3에 대해 여기서 도시되고 논의된 예시적인 반도체 디바이스(100) 및/또는 도 4-5에 대해 도시되고 논의된 예시적인 반도체 디바이스(200)의 어떠한 또는 모든 특징을 공유할 수 있다. 도 7은 도 6의 예시적인 반도체 디바이스(300)를 제조하는 방법의 다양한 양상을 도시한 단면도이다. 예시적인 방법은 예를 들어, 도 2-3에 대해 여기서 도시되고 논의된 예시적인 방법 200 및/또는 도 5에 대해 도시되고 논의된 예시적인 방법 등의 어떠한 또는 모든 특성을 공유할 수 있다. 후술하는 논의는 주로 여기서 제시되는 다른 예시적인 구현예로부터 차이점에 초점을 맞출 것이다.
도 4에서 도시된 예시적인 반도체 디바이스(200) 및/또는 도 2-3 및 도 5에서 도시된 예시적인 방법 200에서, 가장자리 패턴(213)의 제 1 영역(213a)은 가장자리 패턴(213)의 제 2 영역(213b)에 비해 더 넓을(예를 들어, 수평으로 또는 수직으로 더 넓을) 수 있다. 도 6에 도시된 예시적인 반도체 디바이스(300)는 그러나, 가장자리 패턴(313)이 서브스트레이트(310)의 제 1(또는 상부) 측부로부터 서브스트레이트(310)의 제 2(또는 하부) 측부에까지 연장되고 일정한 폭을 갖는다.
도 6에서 명시적으로 도시되지는 않았지만, 예시적인 가장자피 패턴(313)은 예를 들어, 제 1 영역을 포함할 수 있다. 도 4의 예시적인 반도체 디바이스(200)의 가장자리 패턴(213)의 제 1 영역(213a)과 마찬가지로, 가장자리 패턴(313)의 제 1 영역은 예를 들어, 중앙 패턴(111)으로서 동일한 제 1 도전층의 일부로서 형성될 수 있다. 예를 들어, 도 2를 다시 참조하면, 블록 210은 중앙 패턴(111) 및 가장자리 패턴(313)의 제 1 영역을 형성하는 것을 포함할 수 있다. 가장자리 패턴(213)의 제 1 영역은 예를 들어, 중앙 패턴(111)과 동일한 두께(예를 들어, 도 6-7에서 수직 거리)를 가질 수 있고 및/또는 중앙 패턴(111)과 동일한 물질을 포함할 수 있다.
예시적인 가장자리 패턴(313)은 또한 예를 들어, 제 2 영역을 포함할 수 있다. 가장자리 패턴(313)의 제 2 영역은 예를 들어, 도전성 비아(112)과 동일한 제 2 도전층의 일부로 형성될 수 있다. 예를 들어, 도 2를 다시 참조하면, 블록 220은 도전성 비아(112) 및 가장자리 패턴(313)의 제 2 영역을 형성하는 것을 포함할 수 있다. 가장자리 패턴(313)의 제 2 영역은 도전성 비아(112)와 동일한 두께(예를 들어, 도 6-7에서 수직 거리)를 가질 수 있고, 및/또는 도전성 비아(112)와 동일한 물질을 포함할 수 있다.
대안적인 구현예에서, 예시적인 가장자리 패턴(313)은 단일 제조 공정에서 단일한 연속적인 도체로서 형성(예를 들어, 블록 210에서 제 1 도전층 및 블록 220에서 제 2 도전층으로부터 개별적으로 형성된)될 수 있다. 또한, 가장자리 패턴(313)이 개별적으로 형성된 다수의 영역을 포함하는 예시적인 시나리오에서, 영역 대 영역 경계에서, 예를 들어, 제조 변수에 의해 다소 불연속이 있을 수 있으나, 이것은 본 개시의 범위 내에 여전히 있다.
도 6-7에서 도시된 예시에서, 가장자리 패턴(313)(예를 들어, 단일 연속 도체로서, 제 1 영역 및 제 2 영역으로서 등)의 폭(예를 들어, 수평 폭)은 일정할 수 있다. 따라서, 싱귤레이션(예를 들어, 블록 290에서, 도 7의 소잉 영역(313')에서 싱규레이션 라인("소잉"으로 명칭됨)을 따라)의 이후, 가장자리 패턴(313)은 서브스트레이트(310)으로 일정한 거리로 연장될 것이다.
가장자리 패턴(313)은 예를 들어, 서브스트레이트(310)의 주변을 따라 완전하게 연장될 수 있다. 예를 들어, 가장자리 패턴(313)은 서브스트레이트(310)의 주변(또는 수평) 측부를 완전하게 구성할 수 있다.
가장자리 패턴(313)은 다양한 장점을 제공한다. 예를 들어, 가장자리 패턴(313)은 싱귤레이션 동안 서브스트레이트(310)에 대한 보호(예를 들어, 싱귤레이션 동안 유전층(114)의 파손을 방지하거나 줄임)을 제공한다. 예를 들어, 싱귤레이션 동안(예를 들어, 블록 290에서, 도 7의 싱귤레이션 라인을 따라), 컷팅은 소잉 라인(313')에서 형성된 도전성 물질을 통해서만 이루어질 것이고, 유전층(114)과 접촉하지 않을 것이다. 또한, 결과적인 가장자리 패턴(313)은 전자기적 쉴드(예를 들어, 가장자리 패턴(313)이 그라운드된 구성에서)로서 사용될 수 있다. 도 1-3의 가장자리 패턴(113)에 비교하여, 도 6-7의 가장자리 패턴(313)은 향상된 전자기적 쉴딩을 제공하기 위해 서브스트레이트(310)의 주변(또는 수평) 측부를 완전하게 구성할 수 있다.
여기서 다른 예시적인 구현예에 대해 논의한 것과 같이, 중앙 패턴(111)의 노출된 표면 및 가장자리 패턴(313)의 제 1 영역은 유전층(114)의 대응되는 표면과 동일 평면일 수 있으나, 반드시 그럴 필요는 없다. 유사하게, 도전성 비아(112)의 노출된 표면 및 가장자리 패턴(313)의 제 2 영역(또는 하부 단부)는 유전층(114)의 대응되는 표면과 동일 평면일 수 있으나, 반드시 그럴 필요는 없다. 도체 표면이 유전층(114)의 대응되는 표면에 비교하여 리세스된 예시적인 구현예가 도 7에서 도시된다. 도체(예를 들어, 중앙 패턴(111), 가장자피 패턴(313)의 제 1 영역, 가장자리 패턴(313)의 제 2 영역, 및/또는 도전성 비아(112))의 어느 것도 대안적으로 유전층(114)의 대응되는 표면으로부터 연장될 수 있다.
다른 예시적인 구현예에서, 도 4-5의 예시적인 반도체 디바이스(200)에 비교하여, 가장자리 패턴의 제 1 영역은 가장자피 패턴의 제 2 영역에 비해 작은 폭(예를 들어, 수평 또는 수직 폭)을 포함할 수 있다. 이것의 예시가 도 8-9에서 도시된다.
도 8은 본 개시의 다양한 양상에 부합하여, 예시적인 반도체 디바이스(400)을 도시한 단면도이다. 예시적인 반도체 디바이스(400)은 예를 들어, 도 1-7에 대해 여기서 도시되고 논의된 예시적인 반도체 디바이스(100, 200, 및/또는 300)의 어떠한 또는 모든 특징을 공유할 수 있다. 도 9는 도 8의 예시적인 반도체 디바이스(400)를 제조하는 방법의 다양한 양상을 도시한 단면도이다. 예시적인 방법은 예를 들어, 여기소 도 2-3에 대해 도시되고 논의된 예시적인 방법, 여기서 도 5에 대해 도시되고 논의된 예시적인 방법 및/또는 여기서 도 7에 대해 도시되고 논의된 예시적인 방법 등의 어떠한 또는 모든 특징을 포함할 수 있다. 후술하는 논의는 주로 여기서 제시된 다른 예시적인 구현예로부터 차이점에 초점을 맞출 것이다.
도 4에 도시된 및/또는 도 2-3 및 5에 도시된 예시적인 방법에 의해 제조된 예시적인 반도체 디바이스(200)에서, 가장자리 패턴(213)은 서브스트레이트(210)의 제1(또는 상부) 측부로부터 서브스트레이트(210)의 제 2(하부) 측부로 완전하게 연장되었다. 가장자리 패턴(213)은 제 1 영역(213a)의 폭(예를 들어, 측면 또는 수평 폭)이 제 2 영역(213b)의 폭(예를 들어, 측면 또는 수평 폭)에 비해 큰 경우, 제 1(또는 상부) 영역(213a) 및 제 2(또는 하부) 영역(213b)을 포함하였다. 예시적인 반도체 디바이스(400)는 그러나, 제 1(또는 상부) 영역(413a)이 제 2(또는 하부) 영역(413b)의 그것에 비해 작은 폭(예를 들어, 측부 또는 수평 폭)을 갖는 가장자리 패턴(413)을 포함한다.
예시적인 가장자리 패턴(413)은 예를 들어, 제 1 영역(413a)를 포함할 수 있다. 도 1의 예시적인 반도체 디바이스(100)의 가장자리 패턴(113)과 마찬가지로, 가장자리 패턴(413)의 제 1 영역(413a)은 예를 들어, 중앙 패턴(111)과 동일한 제 1 도전층의 일부로서 형성될 수 있다. 예를 들어, 도 2를 다시 참조하면, 블록 210은 중앙 패턴(111) 및 가장자리 패턴(413)의 제 1 영역(413a)를 형성하는 것을 포함할 수 있다. 가장자리 영역(413)의 제 1 영역(413a)은 예를 들어, 중앙 패턴(111)과 동일한 두께(예를 들어, 도 809에서 수직 거리)를 갖거나 및/또는 중앙 패턴(111)과 동일한 재질을 포함할 수 있다.
예시적인 가장자리 패턴(413)은 예를 들어, 제 2 영역(413b)을 포함할 수 있다. 가장자리 패턴(413)의 제 2 영역(413b)은 예를 들어, 도전성 비아(112)와 동일한 두께를 가질 수 있고 및/또는 도전성 비아(112)와 동일한 물질을 포함할 수 있다.
도 8-9에서 도시된 예시에서, 가장자리 패턴(413)의 제 1 영역(413a)의 폭은 제 2 영역(413b)의 폭(예를 들어, 수평 폭)에 비해 작다. 따라서, 싱귤레이션 이후(예를 들어, 블록 290에서, 도 9의 소잉 영역(413')에서 싱귤레이션 라인("소잉"으로 명칭됨)을 따라), 가장자리 패턴(413)의 제 1 영역(413a)는 가장자리 패턴(413)의 제 2 영역(413b)에 비해 서브스트레이트(410)의 내부로 더 짧은 거리로 연장될 것이다.
가장자리 패턴(413)의 제 1 영역(413a)과 마찬가지로, 가장자리 패턴(413)의 제 2 영역(413b)은 서브스트레이트(410)의 주변을 따라 완전하게 연장될 수 있다. 예를 들어, 가장자리 패턴(413)은 서브스트레이트(410)의 주변(또는 수평) 측부를 완전하게 구성할 수 있다.
가장자리 패턴(413)은 다양한 장점을 제공한다. 예를 들어, 가장자리 패턴(413)은 싱귤레이션 동안 서브스트레이트(410)을 위한 보호(예를 들어, 싱귤레이션 동안 유전층(114)의 파손을 방지하거나 줄임)를 제공한다. 예를 들어, 싱귤레이션 동안(예를 들어, 블록 290에서, 도 9의 소잉 영역(413a)의 싱귤레이션 라인("소잉"으로 명칭됨)을 따라서), 컷팅은 소잉 영역(413a)에서 형성된 도전성 물질을 통해서만 발생할 수 있고, 유전층(114)을 접촉하지 않을 수 있다. 또한, 가장자리 패턴(413)은 전자기 쉴드(예를 들어, 가장자피 패턴(413)이 그라운드된 구성에서)로서 사용될 수 있다. 도 4-5의 가장자리 패턴(213)과 마찬가지로, 도 8-9의 가장자리 패턴(413)은 향상된 전자기 쉴딩을 제공하도록 서브스트레이트(410)의 주변(또는 측면)을 완전히 구성할 수 있다.
다른 예시적인 구현예에 대해 여기서 논의한 것처럼, 중앙 영역(111)의 노출된 표면과 가장자리 영역(413)의 제 1 영역(413a)은 유전층(114)의 대응되는 면과 동일평면일 수 있으나, 반드시 그럴 필요는 없다. 유사하게, 도전성 비아(112)의 노출된 표면과 가장자리 영역(413)의 제 2 영역(413a)은 유전층(114)의 대응되는 표면과 동일평면일 수 있으나, 반드시 그럴 필요는 없다. 도체 표면이 유전층(114)의 대응되는 표면에 비교하여 리세스된 예시가 도 9에서 도시된다. 도체(예를 들어, 중앙 패턴(111), 가장자피 패턴(413)의 제 1 영역(413a), 가장자리 패턴(413)의 제 2 영역(413b), 및/또는 도전성 비아(112))의 어느 것이나 대안적으로 유전층(114)의 대응되는 표면으로부터 연장될 수 있다.
여기서 논의된 것처럼, 가장자리 패턴은 그라운드 또는 다른 기준 전압에 연결될 수 있다. 일반적으로, 가장자리 패턴은 반도체 디바이스의 어느 신호에도 결합될 수 있다. 다양한 예시적인 구현예에서, 여기서 논의된 어떠한 반도체 디바이스(예를 들어, 반도체 디바이스(100, 200, 300, 400 등))라도 가장자리 패턴에 대해 중앙 패턴을 전기적으로 연결시키는 연결 패턴을 포함할 수 있다. 이러한 구현예의 수많은 예시들이 이제 제공될 것이다.
도 10은 본 개시의 다양한 양태에 부합하여, 예시적인 반도체 디바이스(500)을 도시한 단면도이다. 예시적인 반도체 디바이스(500)는 예를 들어, 도 1-9에 대해 여기서 도시되고 논의된, 예시적인 반도체 디바이스(100, 200, 300 및/또는 400)의 어떠한 또는 모든 특성을 공유할 수 있다. 도 11 및 12는 도 10의 예시적인 반도체 디바이스(500)를 제조하는 방법의 다양한 양태를 도시하는 단면도이다. 예시적인 방법은 예를 들어, 도 2-3에 대해 여기서 도시되고 논의된 예시적인 방법 200의 어떠한 또는 모든 특징을 공유할 수 있다. 특히, 후술하는 논의는 여기서 도 1-3에 대해 도시되고 논의된 예시적인 반도체 디바이스(500), 그 제조 방법과 예시적인 반도체 디바이스(100), 그 제조 방법과의 차이점에 주로 초점을 맞출 것이다.
예시적인 반도체 디바이스(500)는 가장자리 패턴(513)을 포함한다. 이러한 가장자리 패턴(513)은 예를 들어, 도 1-3에 대해 여기서 도시되고 논의된 예시적인 반도체 디바이스(100)의 가장자리 패턴(113)의 어떠한 또는 모든 특징을 공유할 수 있다. 예를 들어, 가장자리 패턴(113)와 마찬가지로, 가장자리 패턴(513)은 이러한 영역이 싱귤레이션 동안 소잉된 이후, 소잉 영역(513')(도 11에서 도시된 것처럼)에서 형성된 도전층의 나머지를 포함할 수 있다.
예시적인 반도체 디바이스(500)는 또한 중앙 패턴(111)과 가장자리 패턴(513)의 사이에서 연장되고 전기적으로 연결하는 연결 패턴(515)(또는 그 다수를 포함한다. 예시적인 구현예에서, 중앙 패턴(111), 연결 패턴(515) 및 가장자리 패턴(513)은 동일한 도전층에서 형성 공정(예를 들어, 도 2-3의 예시적인 방법 200의 블록 210)에서 형성하는 될 수 있다. 도 10-12에서 도시된 것처럼, 연결 패턴(515)(또는 그 일부)는 중앙 패턴(111) 및 가장자리 패턴(513)의 사이에서 수평적으로 연장될 수 있다.
예를 들어, 중앙 패턴(111), 연결 패턴(515) 및 가장자리 패턴(513)은 동일한 두께(예를 들어, 도 10-11의 수직 두께)를 포함할 수 있고 및/또는 동일한 물질로 형성될 수 있다. 비록 중앙 패턴(111), 연결 패턴(515 및 가장자리 패턴(513)이 도 10-11에서 도시의 명확성을 위해 이러한 구성들이 연결된 별개의 영역으로 제시되나, 이러한 구성은 단일한 연속적인(또는 일체의) 부분으로 형성될 수 있다.
도 12는 소잉 영역(513')에 형성된 도체가 어레이 또는 그리드 형태에서 연결 패턴(515)에 의해 연결 패턴에 결합된 반도체 디바이스의 예시적인 패널(510')의 상면도를 도시한다. 비록 도시되지 않았지만, 연결 패턴(515)은 예를 들어, 중앙 패턴(111)을 소잉 영역(513')(또는 가장자리 패턴(513))에 연결하는 스포크(spokes)로서, 반도체 디바이스(100)의 각각의 전체 주변을 따라 위치하고, 중앙 패턴(111)(예를 들어, 중앙 패턴(111)의 외부 영역)과 소잉 영역(513')의 도체의 사이에서 연장되는 도체의 연속을 포함할 수 있다.
도시된 것처럼, 가장자리 패턴(513)은 연결 패턴(515), 중앙 패턴(111) 및 도전성 비아(112)에 의해 상호 연결 구조(150)에 전기적으로 결합될 수 있다. 예시적인 구현예에서, 이러한 상호 연결 구조(150)(또는 다수의 유사하게 연결된 상호 연결 구조(150))는 예를 들어, 가장자리 패턴(513)에 의해 제공되는 전자기 간섭 보호를 향상하기 위해 그라운드 될 수 있다.
다른 예시적인 구현예가 도 13-14에 도시된다. 도 13은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 디바이스를 도시한 단면도이다. 예시적인 반도체 디바이스(600)는 예를 들어, 여기서 도 1-12에 관해 도시되고 논의된 예시적인 반도체 디바이스(100, 200, 300, 400 및/또는 500)의 어떠한 또는 모든 특징을 공유할 수 있다. 도 14는 도 13의 예시적인 반도체 디바이스(600)의 제조의 방법의 다양한 양태를 도시하는 단면도이다. 예시적인 방법은 예를 들어, 여기서 도 2-3에 관해 도시되고 논의된 예시적인 방법(200)의 어떠한 또는 모든 특징을 공유할 수 있다. 후술하는 논의는 주로 여기서 제시되는 다른 예시적인 구현예로부터의 차이에 초점을 맞출 것이다. 특히, 후술하는 논의는 예시적인 반도체 디바이스(600) 및 도 4에 관하여 여기서 도시되고 논의된 예시적인 반도체 디바이스(200)의 사이, 및 각 제조 방법의 사이에서 차이에 주로 초점을 맞출 것이다.
예시적인 반도체 디바이스(600)는 가장자리 패턴(613)를 포함한다. 이러한 가장자리 패턴(613)은 여기서 도 4-5에 관하여 도시되고 논의된 예시적인 반도체 디바이스(200)의 가장자리 패턴(213)의 어떠한 또는 모든 특징을 포함할 것이다. 예를 들어, 가장자리 패턴(213)과 마찬가지로, 가장자리 패턴(613)은 이러한 영역이 싱귤레이션 동안 소잉된 이후, 소잉 영역(613')(도 13에서 도시된 것처럼)에서 형성된 도전층의 나머지를 포함할 수 있다.
예시적인 반도체 디바이스(600)는 또한 중앙 패턴(111) 및 가장자리 패턴(613)의 사이에서 연장되고, 전기적으로 연결하는 연결 패턴(615)를 포함한다. 예시적인 구현예에서, 중앙 패턴(111), 연결 패턴(615) 및 가장자리 패턴(613)(또는 그 제 1 영역(613a)은 동일한 도전층 형성 공정(예를 들어, 도 2-3의 예시적인 방법 200의 블록 210)에서 형성될 수 있다. 도 13-14에서 도시된 것처럼, 연결 패턴(615)(또는 그 일부)는 중앙 패턴(111) 및 가장자리 패턴(613)의 사이에서 수평하게 연장될 수 있다. 이것은 역시 도 12에 도시된다.
예를 들어, 중앙 패턴(111), 연결 패턴(615) 및 가장자리 패턴(613)(또는 그 제 1 영역(613a))은 동일한 두께(예를 들어, 도 13-14에서 수직 두께)를 포함하고 및/똔느 동일 물질로 이루어질 수 있다. 비록 중앙 패턴(111), 연결 패턴(615) 및 가장자리 패턴(613)(E는 그 제 1 영역(613a)이 도 13-14에서 도시의 명확성을 위해 이러한 구성이 연결된 개별적인 영역으로 제시되었으나, 이러한 구성은 단일의 연속적(또는 일체의)인 부분으로서 형성될 수 있다.
도시된 것처럼, 가장자리 패턴(613)이 연결 패턴(615), 중앙 패턴(111) 및 도전성 비아(112)에 의해 상호 연결 구조(150)에 전기적으로 결합될 수 있다. 예시적인 구현예에서, 이러한 상호 연결 구조(150))(또는 다수의 유사하게 연결된 상호 연결 구조(150)는 예를 들어, 가장자리 패턴(613)에 의해 제공되는 전자기 간섭 보호를 향상시키기 위해 그라운드될 수 있다.
또 다른 예시적인 구현예가 도 15-16에서 도시된다. 도 15는 본 개시의 다양한 양태에 따라 예시적인 반도체 디바이스을 도시한 단면도이다. 예시적인 반도체 디바이스(700)는 예를 들어, 여기서 도 1-14에 관하여 도시되고 논의된 예시적인 반도체 디바이스(100, 200, 300, 400, 500 및/또는 600)의 어떠한 또는 모든 특징을 공유할 수 있다. 도 16은 도 15의 예시적인 반도체 디바이스(700)을 제조하는 방법의 다양한 양태를 도시한 단면도이다. 예시적인 방법은 예를 들어, 여기서 도 2-3에 관하여 도시되고 논의된 예시적인 방법(200)의 어떠한 또는 모든 특징을 공유할 수 있다. 후술하는 논의는 주로 여기서 제시된 다른 예시적인 구현예로부터의 차이에 초점을 맞출 것이다. 특히, 후속하는 논의는 예시적인 반도체 디바이스(700)과 여기서 도 6에 관하여 도시되고 논의된 예시적인 반도체 디바이스(300)의 사이와, 그들의 각 제조방법 사이에서의 차이점에 주로 초점을 맞출 것이다.
예시적인 반도체 디바이스(700)은 가장자리 패턴(713)을 포함한다. 이러한 가장자리 패턴(713)은 예를 들어, 도 6-7에 관하여 여기서 도시되고 논의된 예시적인 반도체 디바이스(300)의 가장자리 패턴(313)의 어떠한 또는 모든 특징을 공유할 수 있다. 예를 들어, 가장자리 패턴(313)과 마찬가지로, 가장자리 패턴(713)은 이러한 영역이 싱귤레이션 동안 소잉된 이후 소잉 영역(713')에서 형성된 도전층의 나머지를 포함할 수 있다.
예시적인 반도체 디바이스(700)는 중앙 패턴(111) 및 가장자리 패턴(713)의 사이에서 연장되고 전기적으로 연결하는 연결 패턴(715)(또는 그 다수)을 역시 포함한다. 예시적인 구현예에서, 중앙 패턴(111), 연결 패턴(715) 및 가장자리 패턴(715)(또는 그 제 1 영역)은 동일한 도전층 형성 동작(예를 들어, 도 2-3의 예시적인 방법(200)의 블록 210))에서 형성될 수 있다. 도 15-16에서 도시되었듯이, 연결 패턴(715)(또는 그 일부)은 중앙 패턴(111) 및 가장자리 패턴(713)의 사이에서 수평적으로 연장될 수 있다. 이것은 역시 도 12에서 도시된다.
예를 들어, 중앙 패턴(111), 연결 패턴(715) 및 가장자리 패턴(713)(또는 그 제 1 영역)은 동일한 두께(예를 들어, 도 15-16에서 수직 두께)를 포함하거나 및/또는 동일 물질로 형성될 수 있다. 비록 중앙 패턴(111), 연결 패턴(715) 및 가장자리 패턴(713)(또는 그 제 1 영역)이 도 15-16에서 도시적인 자명성을 의해 개별적인 영역으로 제시되었지만, 이러한 구성은 단일의 연속적(또는 일체의)인 부분으로서 형성될 수 있다.
도시된 것처럼, 가장자리 패턴(713)은 연결 패턴(715), 중앙 패턴(111) 및 도전성 비아(112)에 의해 상호 연결 구조(150)에 전기적으로 결합될 수 있다. 예시적인 구현예에서, 이러한 상호 연결 구조(150)(또는 유사하게 연결된 다수의 상호 연결 구조(150))는 예를 들어, 가장자리 패턴(713)에 의해 제공되는 전자기 간섭 보호를 향상하기 위해 그라운드 될 수 있다.
다른 예시적인 구현예가 도 17-18에 도시된다. 도 17은 본 개시의 다양한 양태에 부합하여 예시적인 반도체 다이를 도시하는 단면도이다. 예시적인 반도체 디바이스(800)는 예를 들어, 도 1-16에 관하여 여기서 도시되고 논의된 예시적인 반도체 디바이스(100, 200, 300, 400, 500, 600 및/또는 700)의 어떠한 또는 모든 특징을 공유할 수 있다. 도 18은 도 17의 예시적인 반도체 디바이스(800)의 제조 방법의 다양한 양태를 도시하는 단면도이다. 예시적인 방법은 예를 들어, 도 2-3에 관하여 여기서 도시되고 논의된 예시적인 방법(200)의 어떠한 또는 모든 특징을 공유할 수 있다. 특히, 후술하는 논의는 주로 반도체 디바이스(800)과 도 8에 관하여 여기서 도시되고 논의된 예시적인 예시적인 반도체 디바이스(400) 사이, 및 그 각각의 제조 방법 사이의 차이에 초점을 맞출 것이다.
예시적인 반도체 디바이스(800)는 가장자리 패턴(813)을 포함한다. 이러한 가장자리 패턴(713)은 예를 들어, 도 8-9에 관하여 여기서 도시되고 논의된 예시적인 반도체 디바이스(400)의 가장자리 패턴(413)의 어떠한 또는 모든 특징을 공유할 수 있다. 예를 들어, 가장자리 패턴(413)과 마찬가지로, 가장자리 패턴(813)은 이러한 영역이 싱귤레이션 동안 소잉된 이후, 소잉 영역(813')에서 형성된 도전층의 나머지(도 18에서 도시된 것처럼)를 포함할 수 있다.
예시적인 반도체 디바이스(800)는 중앙 패턴(111) 및 가장자리 패턴(813)의 사이에서 연장되고 전기적으로 연결하는 연결 패턴(815)(또는 그 다수)을 또한 포함한다. 예시적인 구현예에서, 중앙 패턴(111), 연결 패턴(815) 및 가장자리 패턴(813)(또는 그 제 1 영역(813a))은 동일한 도전층 형성 공정(예를 들어, 도 2-3의 예시적인 방법(200)의 블록 210)에서 형성될 수 있다. 도 17-18에서 보듯이, 연결 패턴(815)(또는 그 일부)는 중앙 패턴(111) 및 가장자리 패턴(813)의 사이에서 수평적으로 연장될 수 있다. 이것은 또한 도 12에서 도시된다.
예를 들어, 중앙 패턴(111), 연결 패턴(815) 및 가장자리 패턴(813)(또는 그 제 1 영역)은 동일한 두께(예를 들어, 도 17-18에서 수직 두께)를 포함하거나 및/또는 동일 물질로 형성될 수 있다. 비록 중앙 패턴(111), 연결 패턴(815) 및 가장자리 패턴(813)(또는 그 제 1 영역(813a))이 도 17-18에서 도시적인 자명성을 의해 개별적인 영역으로 제시되었지만, 이러한 구성은 단일의 연속적(또는 일체의)인 부분으로서 형성될 수 있다.
도시된 것처럼, 가장자리 패턴(813)은 연결 패턴(815), 중앙 패턴(111) 및 도전성 비아(112)에 의해 상호 연결 구조(150)에 전기적으로 결합될 수 있다. 예시적인 구현예에서, 이러한 상호 연결 구조(150)(또는 유사하게 연결된 다수의 상호 연결 구조(150))는 예를 들어, 가장자리 패턴(813)에 의해 제공되는 전자기 간섭 보호를 향상하기 위해 그라운드 될 수 있다.
요약하면, 본 개시의 다양한 양태는 향상된 가장자리 보호를 갖는 얇은 반도체 디바이스 및 그 제조 방법을 제공한다. 예로서 그리고 제약없이, 본 개시의 다양한 양탸가 가장자리-보호 영역을 갖는 서브스트레이트를 포함하는 얇은 반도체 디바이스 및 그 제조 방법을 제공한다. 앞에서 특정 양태 및 예시를 참조하여 설명되었지만, 본 기술분야에서 통상의 지식을 가진 사람이라면 개시의 범위를 벗어남이 없이 다양한 변형이 이루어질 수 있고 등가물이 대체될 수 있음을 이해할 것이다. 또한, 많은 변형이 그 범위로부터 벗어남이 없이 개시의 사항에 대해 특정 상황 또는 물질을 적용하도록 이루어질 수 있다. 따라서, 개시는 개시된 특정 예시에 한정되기 위한 것이 아니고, 개시는 후술하는 청구항의 범위 내에 있는 모든 예시를 포함할 것이다.

Claims (25)

  1. 반도체 소자를 형성하는 방법에 있어서,
    제 1 도전층을 형성하되, 여기서 제 1 도전층은
    중앙 도전성 패턴 제 1 측을 갖는 중앙 도전성 패턴;
    제 1 에지 구조부 제 1 측을 포함하는 제 1 에지부; 및
    제1 에지 구조부를 포함하는 소잉 영역, -소잉 영역은 소잉 영역을 따라 연장되고 제1 에지 구조부와 교차하는 싱귤레이션 라인을 정의함-;을 정의하고;
    유전층으로 제 1 도전층을 커버하고; 및
    중앙 도전성 패턴 제1 측 및 제1 에지 구조부 제1 측을 노출시키는 것을 포함하는, 방법.
  2. 제 1 항에 있어서,
    싱귤레이션 라인은 제 1 에지 구조부 둘레를 정의하는, 방법.
  3. 제 2 항에 있어서,
    싱귤레이션 라인은 제1 에지 구조부 둘레와 동일 평면인 유전층 둘레를 정의하는, 방법.
  4. 제 1 항에 있어서,
    제1 도전층 상에 제2 도전층을 형성하되, 제2 도전층은 제1 도전층에 결합된 제1 단을 갖는 도전성 비아를 포함하고; 및
    유전층의 일부를 제거하되, 유전층의 일부를 제거하는 것은 도전성 비아의 제2 단부를 노출시키는 것을 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    제1 도전층을 형성하는 것은, 중앙 도전성 패턴을 제1 에지 구조부에 결합시키는 연결 패턴을 더 형성하는, 방법.
  6. 제 1 항에 있어서,
    제1 도전층 상에 제2 도전층을 형성하는 것을 더 포함하되, 제2 도전층은 제 1 에지 구조부 상에 제 2 에지 구조부를 포함하는, 방법.
  7. 제 6 항에 있어서,
    유전층의 일부를 제거하는 것을 더 포함하되, 유전층의 일부를 제거하는 것은 제 2 에지 구조부를 노출시키는 것인, 방법.
  8. 제 6 항에 있어서,
    제1 에지 구조부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제1 거리를 연장하고;
    제 2 에지 구조부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제2 거리를 연장하고; 및
    제1 거리 및 제2 거리는 동일한 것인, 방법.
  9. 제 6 항에 있어서,
    제1 에지 구조부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제1 거리를 연장하고;
    제2 에지 구조부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제2 거리를 연장하고; 및
    제1 거리는 제2 거리보다 큰 것인, 방법.
  10. 제 6 항에 있어서,
    제1 에지 구조부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제1 거리를 연장하고;
    제2 에지 구조부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제2 거리를 연장하고; 및
    제1 거리는 제2 거리보다 작은 것인, 방법.
  11. 유전층 상측 및 유전층 하측을 포함하는 유전층; 및
    유전층 상측의 상부 도전층, 상부 도전층은:
    유전층 상측에 중앙 도전성 패턴 상측을 갖는 중앙 도전성 패턴;
    유전층 상측에 에지 구조부 상측을 포함하는 에지 구조 상측부; 및
    에지 구조 상측부를 포함하는 소잉 영역 - 소잉 영역은 소잉 영역을 따라 연장되고 에지 구조 상측부와 교차하는 싱귤레이션 라인을 정의함-;을 정의하고;을 포함하고,
    유전층은 중앙 도전성 패턴을 측면에서 둘러싸고;
    유전층 상측은 중앙 도전성 패턴 상측보다 낮지 않고;
    싱귤레이션 라인은 에지 구조 상부측의 둘레를 정의하고; 및
    싱귤레이션 라인은 에지 구조 상측부의 둘레와 동일 평면인 유전층의 둘레를 더 정의하는, 기판.
  12. 유전층 상측 및 유전층 하측을 포함하는 유전체 층; 및
    유전층 상측의 상부 도전층, 상부 도전층은:
    유전층 상측에 중앙 도전성 패턴 상측을 갖는 중앙 도전성 패턴;
    유전층 상측에 에지 구조부 상측을 포함하는 에지 구조 상측부; 및
    에지 구조 상측부를 포함하는 소잉 영역 - 소잉 영역은 소잉 영역을 따라 연장되고 에지 구조 상측부와 교차하는 싱귤레이션 라인을 정의함-;을 정의하고;을 포함하고,
    유전층은 중앙 도전성 패턴을 측면에서 둘러싸고;
    유전층 상측은 중앙 도전성 패턴 상측보다 낮지 않고; 및
    상부 도전층은 중앙 도전성 패턴을 에지 구조물 상측부에 연결하는 연결 패턴을 더 포함하는, 기판.
  13. 제 11 항에 있어서,
    하부 도전층을 더 포함하되, 하부 도전층은 상부 도전층에 결합된 상부 단부를 갖는 도전성 비아를 포함하는, 기판.
  14. 제 13 항에 있어서,
    도전성 비아의 하부 단부는 유전층 하측을 통해 노출되는, 기판.
  15. 제 11 항에 있어서,
    하부 도전층을 더 포함하되, 하부 도전층은 에지 구조 상측부와 직접 접촉하는 에지 구조 하측부를 포함하는, 기판.
  16. 제 15 항에 있어서,
    에지 구조 상측부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제 1 거리를 연장하고;
    에지 구조 하측부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제 2 거리를 연장하고; 및
    제 1 거리 및 제 2 거리는 동일한 것인, 기판.
  17. 제 15 항에 있어서,
    에지 구조 상측부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제 1 거리를 연장하고;
    에지 구조 하측부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제 2 거리를 연장하고; 및
    제1 거리는 상기 제2 거리보다 큰 것인, 기판.
  18. 제 15 항에 있어서,
    에지 구조 상측부는 싱귤레이션 라인으로부터 중앙 도전성 패턴을 향해 제 1 거리를 연장하고;
    에지 구조 하측부는 싱귤레이션 라인으로부터 중앙 전도성 패턴을 향해 제 2 거리를 연장하는 단계; 및
    제1 거리는 상기 제2 거리보다 작은 것인, 기판.
  19. 기판 상측, 기판 하측, 및 기판 상측과 기판 하측 사이를 연장하는 기판 둘레측;
    기판 상측 상의 상부 도전성 층, 상기 상부 도전층은:
    중앙 도전성 패턴; 및
    기판 둘레측의 제1 기판 둘레측 상의 에지 구조 상측부;를 포함하고;
    기판 하측의 하부 도전층, - 하부 도전층은 상기 상부 도전층과 직접 접촉하고 -; 및
    중앙 도전성 패턴을 측면으로 둘러싸는 유전층, -유전층은 중앙 도전성 패턴 상측보다 낮지 않은 유전층 상측을 포함함-;
    을 포함하는 기판;
    다이 상측, 다이 하측 및 다이 상측과 다이 하측 사이에서 연장되는 다이 둘레측을 포함하는 반도체 다이; 및
    반도체 다이를 중앙 도전성 패턴에 결합하는 다이 하측을 따라 형성되는 도전성 상호 연결 구조를 포함하는, 반도체 디바이스.
  20. 제 19 항에 있어서,
    기판 상측 상의 인캡슐런트를 포함하되, 인캡슐런트는 적어도 다이 둘레측 및 다이 상측을 커버하는, 반도체 디바이스.
  21. 제 19 항에 있어서,
    하부 도전층은 중앙 도전성 패턴에 결합된 도전성 비아를 포함하는, 반도체 디바이스.
  22. 제 19 항에 있어서,
    상부 도전층은 중앙 도전성 패턴을 에지 구조 상측부에 연결하는 연결 패턴을 더 포함하는, 반도체 디바이스.
  23. 제 19 항에 있어서,
    하부 도전층은 에지 구조 상측부와 접촉하는 에지 구조 하측부를 더 포함하고; 및
    에지 구조 하측부는 제1 기판 둘레측에서 노출되는, 반도체 디바이스.
  24. 제 23 항에 있어서,
    에지 구조 상측부는 제1 기판 둘레측으로부터 중앙 도전성 패턴을 향해 제1 거리를 연장하고;
    에지 구조 하측부는 제1 기판 둘레측으로부터 중앙 도전성 패턴을 향해 제2 거리를 연장하고; 및
    제 1 거리와 제 2 거리는 동일한 것인, 반도체 디바이스.
  25. 제 23 항에 있어서,
    에지 구조 상측부는 제1 기판 둘레측으로부터 중앙 도전성 패턴을 향해 제1 거리를 연장하고;
    에지 구조 하측부는 제1 기판 둘레측으로부터 중앙 도전성 패턴을 향해 제2 거리를 연장하고; 및
    제1 거리는 상기 제2 거리보다 큰 것인, 반도체 디바이스.
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