WO2017195399A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2017195399A1
WO2017195399A1 PCT/JP2017/000085 JP2017000085W WO2017195399A1 WO 2017195399 A1 WO2017195399 A1 WO 2017195399A1 JP 2017000085 W JP2017000085 W JP 2017000085W WO 2017195399 A1 WO2017195399 A1 WO 2017195399A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor element
bonding
sinterable metal
semiconductor
metal bonding
Prior art date
Application number
PCT/JP2017/000085
Other languages
English (en)
French (fr)
Inventor
紀久 松本
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to DE112017002421.8T priority Critical patent/DE112017002421B4/de
Priority to CN201780028200.XA priority patent/CN109075082B/zh
Priority to US16/083,944 priority patent/US10741413B2/en
Priority to JP2017517818A priority patent/JP6261819B1/ja
Publication of WO2017195399A1 publication Critical patent/WO2017195399A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/447—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428 involving the application of pressure, e.g. thermo-compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]

Definitions

  • the present invention relates to a semiconductor device in which a semiconductor element is bonded to a substrate by a sinterable metal bonding material that bonds using a sintering phenomenon of metal particles, and a method for manufacturing the semiconductor device.
  • the wire can be prevented from drooping between the pellet and the lead frame, thereby preventing a short circuit between the pellet and the wire. (See, for example, Patent Document 2).
  • a recess is formed in a part of the conductor pattern provided on the insulating substrate, a semiconductor element is mounted on the part, and the protruding portion of the sinterable metal bonding material used for bonding the semiconductor element and the conductor pattern is formed on the recess. It has been shown that the metal bonding material can be prevented from falling off by being sandwiched between the side wall and the cushioning material and pressurized (see, for example, Patent Document 3).
  • the bonding material (sinterable metal bonding material) used in the sintering bonding technique is composed of nano metal particles or micro metal particles and an organic solvent component. This sinterable metal bonding material achieves metal bonding with the wiring conductor of the bonded portion by the sintering phenomenon of metal particles. Unlike solder, which achieves metal bonding with melting, sinterable metal joints achieve metal bonding without melting. As described above, the joining method using the sintering phenomenon of metal particles is often used for power module products requiring high heat resistance.
  • the joining technique needs to be heated so that the sinterable metal joining material and the material to be joined are pressed against each other, and is greatly different from the soldering process as in the prior art. .
  • the joining technique since the sintering phenomenon does not proceed sufficiently unless pressure is applied, the bonded state of the metal particles is weak and a fragile structure is obtained.
  • Various devices or electrodes are laminated on the surface of the semiconductor element to be bonded.
  • a buffer material is often sandwiched between the load portion of the pressure press machine and the semiconductor element for the purpose of protecting the surface of the semiconductor element and pressure-heat bonding is performed.
  • a fluororesin material such as PTFE (Poly Tetra Fluoro Ethylene), which has high elasticity and heat resistance due to the applied pressure and heating temperature, is often used.
  • PTFE Poly Tetra Fluoro Ethylene
  • the fluororesin material may be cut onto the fiber by shearing force and fixed to the surface of the semiconductor element by the pressurization and heating.
  • the fluororesin material on the fibers thus fixed is difficult to remove easily, and it may cause malfunction of the power module product due to mixing with the product, or the product yield failure in the wire bonding process in the subsequent process, etc. The problem may occur.
  • Patent Documents 1 to 3 when the semiconductor element and the electrode portion of the substrate are heated and pressurized bonded using a sinterable metal bonding material, the semiconductor element is used as a buffer material such as a fluororesin material. Since a shearing force acts on the end portion, it is highly likely that the buffer material piece cut on the fiber is fixed to the surface of the semiconductor element, and malfunction of the power module product is expected to occur frequently. Further, even if some and all of Patent Documents 1 to 3 are used, the above-described problems to be solved by the present invention cannot be solved.
  • the present invention has been made in order to solve the above-described problems, and prevents the buffer material used when the sinterable metal bonding material is pressure-heat bonded to the surface of the semiconductor element. For the purpose.
  • the substrate electrode and the semiconductor element are joined by the following four methods, and the shearing force applied to the buffer material is dispersed and suppressed.
  • a clean semiconductor element surface without sticking can be formed.
  • a convex portion that can disperse and suppress the shearing force applied to the buffer material on the substrate electrode is provided on the outer peripheral portion on which the semiconductor element is to be mounted, and the semiconductor element is mounted on the central portion and added. This is a method of suppressing the sticking of the buffer material to the surface of the semiconductor element by pressure heating bonding.
  • a recess that fills the bonding paste is provided in the part on which the semiconductor element is mounted on the substrate electrode, and the protrusion that can disperse and suppress the shearing force applied to the buffer material is provided around the recess.
  • this is a method for suppressing the sticking of the buffer material to the surface of the semiconductor element.
  • the third is to provide a round shape or an oblique shape that can disperse and suppress the shearing force applied to the cushioning material at the end of the semiconductor element to be mounted (the same applies to the side surface, the same applies hereinafter). In this method, the buffer material is prevented from sticking to the surface of the semiconductor element.
  • a jig having a convex structure that can disperse and suppress the shearing force applied to the buffer material on the substrate electrode is provided on the outer peripheral part where the semiconductor element is to be mounted, and the semiconductor is provided in the central part.
  • an element is mounted, and the jig is removed by pressure and heat bonding, thereby suppressing the buffer material from adhering to the surface of the semiconductor element.
  • a semiconductor element is formed by providing a convex part on the substrate electrode that disperses and suppresses the shearing force applied to the buffer material, or by using a jig having a convex structure. It is possible to prevent the buffer material used for pressure and heat bonding to the substrate from adhering to the surface of the semiconductor element.
  • FIG. 2 is an enlarged view of a semiconductor element end portion during a pressure heating process in FIG. 1. It is a figure which shows an example of the formation method of the board
  • FIG. 7 is an enlarged view of the end portion of the semiconductor element during the pressure heating process in FIG. 6.
  • FIG. 9 is an enlarged view of the end portion of the semiconductor element during the pressure heating process in FIG. 8. It is a figure explaining the joining method of the semiconductor device by Embodiment 5 of this invention. It is an enlarged view of the semiconductor element edge part at the time of a pressurization heating process among FIG. It is a schematic diagram explaining the joining method of the semiconductor device by Embodiment 6 of this invention. It is an enlarged view of the semiconductor element edge part at the time of a pressurization heating process among FIG. It is a figure explaining the joining method of the semiconductor device by Embodiment 7 of this invention. It is an enlarged view of the semiconductor element edge part at the time of a pressurization heating process among FIG.
  • FIG. 1 is a schematic diagram for explaining a semiconductor device bonding method according to Embodiment 1 of the present invention.
  • FIG. 2 is the same as FIG. The same applies hereinafter).
  • substrate 1 an insulating substrate 1 (hereinafter referred to as substrate 1) herein as, on one side (the same.
  • Si 3 N 4 made of ceramic plate 11 (thickness 0.6 mm)
  • a Cu electrode was used as the substrate electrode 2
  • a back surface electrode 12 Cu electrode, thickness 0.3 mm
  • Two countersink parts with a depth of 0.10 mm are provided on a 10.1 mm ⁇ 10.1 mm chip joint part on a 3 mmt (t: thickness) substrate, and the outer periphery has a height of 0.1 mm.
  • a substrate 1 provided with a convex portion is used.
  • the grinding is performed by mechanical grinding, the plate thickness of the flat portion 13 where the semiconductor element 4 is not mounted is 0.3 mm, and the plate thickness of the portion where the semiconductor element 4 is mounted is 0. 2 mm, and the top of the convex part was set to 0.4 mm from the ceramic plate 11 (thickness 0.6 mm).
  • a film may be formed to a thickness of about 0.1 to 0.2 mm (see FIG. 3).
  • FIG. 3 illustrates a method for selectively forming a Cu plating film.
  • a resist film is selectively formed as a plating protective film on the portion on which the semiconductor element 4 is to be mounted on the 0.3 mm thick Cu electrode by using a photolithography method.
  • the formation size is 10.1 mm ⁇ 10.1 mm. *
  • the Cu plating film 21 is formed in a thickness of about 0.1 mm in the Cu electrolytic plating solution, so that the surface side is partially 0.4 mm thick, A Cu electrode having a thickness of 0.4 mm is formed on the back side.
  • a convex region is formed around the semiconductor element mounting portion by partially mechanically grinding the surface side.
  • the thickness of the semiconductor element 4 to be mounted is 0.3 mm
  • the concave portion is formed in accordance with the bonding thickness 0.05 mm formed by the sinterable metal bonding material (hereinafter simply referred to as the bonding material) 3.
  • the shape size of the convex portion is determined. Therefore, it is necessary to change the shape sizes of the concave portion and the convex portion depending on the thickness of the semiconductor element 4 to be mounted and the bonding thickness formed by the sinterable metal bonding material.
  • the size of the semiconductor element 4 used here is 10 mm ⁇ 10 mm ⁇ 0.3 mmt (t: thickness). Further, the angle ⁇ of the apex of the convex portion was 45 degrees from the direction perpendicular to the end of the semiconductor element 4 to the outer peripheral direction. In order to further disperse the shearing force applied to the buffer material 5, the angle ⁇ is preferably in the range of 45 to less than 90 degrees.
  • a sinterable metal bonding paste (Aggregating material 3) containing Ag nanoparticles is applied onto the substrate 1.
  • a sinterable metal bonding paste (bonding material 3) is filled in a 10.1 mm ⁇ 10.1 mm recess formed on the electrode of the substrate 1.
  • the filling amount is an amount that results in a bonding thickness of 50 ⁇ m after performing the pressure heating bonding.
  • the size of the recess is intentionally larger than that of the semiconductor element 4, so that the sinterable metal bonding paste (bonding material 3) also surrounds the end of the semiconductor element 4 at the time of pressure and heat bonding.
  • the bonding strength between the element 4 and the substrate electrode 2 is increased by performing bonding on the back surface (same as the bottom surface; the same applies to the following) and end portions (the same applies to the side surfaces; the same applies hereinafter) of the semiconductor element 4.
  • the shape of the bonding material 3 is a container shape including a bottom surface and a side surface.
  • the filled sinterable metal bonding paste (bonding material 3) is dried by heating at 50 to 200 ° C. in order to remove the organic solvent. Specifically, the organic solvent contained in the paste was removed by heating at 80 ° C. for 30 minutes.
  • the semiconductor element 4 is mounted on the dried sinterable metal bonding paste (bonding material 3), and heated at 200 to 400 ° C. while applying a pressure of 10 to 50 MPa, whereby a bonded body made of sintered Ag is obtained. obtain.
  • a PTFE sheet 40 mm ⁇ 40 mm ⁇ 1 mmt (t: thickness) is collectively mounted on the plurality of semiconductor elements 4 as the buffer material 5 so as to cover the plurality of semiconductor elements 4.
  • a pressure treatment was performed at a pressure of 30 MPa over 5 and a heat treatment was performed at a temperature of 280 ° C. for 15 minutes to join the semiconductor element 4 and the substrate electrode 2 together.
  • the convex portion provided on the substrate electrode 2 relaxes the shearing force received by the buffer material 5 at the end of the semiconductor element 4 and disperses it in the outer peripheral direction of the semiconductor element 4.
  • the buffer material 5 can be joined without being cut on the fiber and without being fixed to the surface of the semiconductor element 4.
  • the top of the bonding material 3 is also a slope. Such a shape is obtained by pressing from above due to the paste filling rate and deformation of PTFE.
  • the top becomes spherical (kamaboko), and if it is excessive, the top becomes sloped, but the overflowing paste is extruded into the Ag particle state together with PTFE. Although a detailed description is omitted, the cushioning material 5 that is no longer necessary at this stage after joining is removed by an appropriate method.
  • the substrate 1 and the base plate are solder-bonded by reductive atmosphere reflow, attached to the module case, wire-bonded, and sealed with a resin to produce a semiconductor module device.
  • a foreign material derived from a buffer material adheres to the surface of the semiconductor element 4, for example, when wire bonding is performed, problems such as poor bonding of the wire bond may occur.
  • no foreign matter adheres to the surface of the semiconductor element 4 described in the present embodiment no process failure was confirmed in the wire bonding process.
  • FIG. FIG. 4 is a schematic diagram for explaining a semiconductor device bonding method according to the second embodiment of the present invention.
  • FIG. 5 is an enlarged view of an end portion of the semiconductor element 4 in FIG.
  • the substrate 1 here, 50 mm ⁇ was brazing the Cu electrode (thickness 0.3 mm) on both sides for mounting a semiconductor element 4 the Si 3 N 4 made of ceramic plate 11 (thickness 0.6 mm)
  • a substrate 1 of 50 mm ⁇ 1.2 mmt (t: thickness) is used.
  • the thickness of the semiconductor element 4 to be mounted is 0.3 mm, and the end portion of the semiconductor element 4 is such that the cross-sectional shape in the thickness direction of the semiconductor element increases from the upper surface toward the lower side.
  • an end surface polished at an angle of 45 degrees from the end surface is used.
  • the semiconductor element 4 using a SiC substrate is used as a material of the semiconductor element 4.
  • the method of end face polishing a method of polishing the entire outer peripheral portion of the semiconductor element 4 by mechanical polishing using a resin grindstone was adopted.
  • the angle ⁇ is preferably in the range of 45 to less than 90 degrees.
  • a sinterable metal bonding paste (Aggregating material 3) containing Ag nanoparticles is printed on the substrate 1 by printing.
  • a sinterable metal bonding paste (bonding material 3) was applied to a desired area on the substrate electrode on a 10 mm ⁇ 10 mm area having the same size as the back electrode of the semiconductor element 4 using a screen printer.
  • the coating amount is set to an amount by which the bonding thickness after the pressure heating bonding is 50 ⁇ m.
  • the sinterable metal bonding paste (bonding material 3) applied by printing is heated and dried at 50 to 200 ° C. in order to remove the organic solvent. Specifically, the organic solvent contained in the paste was removed by heating at 150 ° C. for 15 minutes.
  • the semiconductor element 4 is mounted on the dried sinterable metal bonding paste (bonding material 3), and heated at 200 to 400 ° C. while applying a pressure of 10 to 50 MPa, whereby a bonded body made of sintered Ag is obtained. obtain.
  • a PTFE sheet 40 mm ⁇ 40 mm ⁇ 1 mmt (t: thickness) is collectively mounted on the plurality of semiconductor elements 4 as the buffer material 5 so as to cover the plurality of semiconductor elements 4.
  • a pressure treatment was performed at a pressure of 30 MPa over 5 and a heat treatment was performed at a temperature of 280 ° C. for 5 minutes to join the semiconductor element 4 and the substrate electrode 2 together.
  • the shearing force received by the buffer material 5 by the inclined portion provided at the end portion of the semiconductor element 4 is dispersed in the outer peripheral direction of the semiconductor element 4, and the buffer material 5 undergoes plastic deformation but does not break. 5 can be bonded to the surface of the semiconductor element 4 without being cut on the fiber.
  • the substrate 1 and the base plate are soldered by reductive atmosphere reflow, attached to the module case, wire-bonded, and sealed with resin to produce a semiconductor module device.
  • problems such as poor bonding of wire bonds may occur if foreign matter derived from the buffer material 5 adheres to the surface of the semiconductor element 4, for example, during wire bonding.
  • no foreign matter adheres to the surface of the semiconductor element 4, so no process failure in the wire bonding process was confirmed.
  • the buffer material 5 used when pressurizing and heating the sinterable metal bonding material it is possible to prevent the buffer material 5 used when pressurizing and heating the sinterable metal bonding material from adhering to the surface of the semiconductor element 4.
  • FIG. 6 is a schematic diagram for explaining a semiconductor device bonding method according to the third embodiment of the present invention
  • FIG. 7 is an enlarged view of an end portion of the semiconductor element 4 during the pressure heating process in FIG.
  • the thickness of the semiconductor element 4 to be mounted is 0.3 mm, and the end of the semiconductor element 4 is end-polished in a circular shape. Further, the semiconductor element 4 using a Si substrate is used as the material of the semiconductor element 4. Furthermore, as the method of end face polishing, the entire outer periphery of the semiconductor element 4 was implemented by mechanical polishing using a resin grindstone. In order to further disperse the shearing force applied to the buffer material 5, the radius of the circular portion is preferably 1/2 or more of the thickness of the semiconductor element 4.
  • a sinterable metal bonding paste (Aggregating material 3) containing Ag nanoparticles is printed on the substrate 1 by printing.
  • a sinterable metal bonding paste (bonding material 3) was applied to a desired area on the substrate electrode in a 10 mm ⁇ 10 mm area having the same size as the back electrode of the semiconductor element 4 using a screen printer.
  • the coating thickness is applied in such an amount that the bonding thickness after the pressure heating bonding is 50 ⁇ m.
  • the sinterable metal bonding paste (bonding material 3) applied by printing is heated and dried at 50 to 200 ° C. in order to remove the organic solvent. Specifically, the organic solvent contained in the paste was removed by heating at 150 ° C. for 15 minutes.
  • the semiconductor element 4 is mounted on the dried sinterable metal bonding paste (bonding material 3), and heated at 200 to 400 ° C. while applying a pressure of 10 to 50 MPa, whereby a bonded body made of sintered Ag is obtained. obtain.
  • a PTFE sheet 40 mm ⁇ 40 mm ⁇ 1 mmt (t: thickness) is collectively mounted on the semiconductor element 4 as the buffer material 5 so as to cover the plurality of semiconductor elements 4, and over the buffer material 5.
  • heat treatment was performed at a temperature of 280 ° C. for 5 minutes to join the semiconductor element 4 and the substrate electrode.
  • the shearing force received by the buffer material 5 is dispersed in the outer peripheral direction of the semiconductor element 4 by the circular end structure provided at the end of the semiconductor element 4, and the buffer material 5 undergoes plastic deformation but breakage occurs. Therefore, the buffer material 5 can be bonded without being cut on the fiber and without being fixed to the surface of the semiconductor element 4.
  • the substrate 1 and the base plate were soldered together by reductive atmosphere reflow, attached to the module case, wire-bonded, and sealed with resin to produce a semiconductor module device.
  • problems such as poor bonding of wire bonds may occur if foreign matter derived from the buffer material 5 adheres to the surface of the semiconductor element 4, for example, during wire bonding. Since no foreign matter was adhered to the surface of the semiconductor element 4, no process failure was confirmed in the wire bonding process.
  • the buffer material 5 used when the semiconductor element is pressure-heat bonded to the substrate using the bonding material 3 which is a sinterable metal bonding material is fixed to the surface of the semiconductor element 4. Can be prevented.
  • FIG. 8 is a schematic diagram for explaining a semiconductor device bonding method according to the fourth embodiment of the present invention
  • FIG. 9 is an enlarged view of an end portion of the semiconductor element 4 during the pressure heating process in FIG.
  • a Cu electrode (thickness 0.4 mm) is mounted on one surface on which the semiconductor element 4 of the ceramic plate 11 (thickness 0.6 mm) made of Al 2 O 3 is mounted, and a Cu electrode (thickness 0.3 mm) is mounted on the other surface.
  • a Cu electrode (thickness 0.4 mm) is mounted on one surface on which the semiconductor element 4 of the ceramic plate 11 (thickness 0.6 mm) made of Al 2 O 3 is mounted, and a Cu electrode (thickness 0.3 mm) is mounted on the other surface.
  • t thickness
  • the convex portion As a method of forming the convex portion, here, mechanical grinding is performed. Moreover, the inner periphery of the convex part was 10.1 mm ⁇ 10.1 mm.
  • a Cu material having a plate thickness of 0.4 mm was used. However, a Cu plate having a plate thickness of 0.3 mm was used, and Cu was selectively deposited around the portion on which the semiconductor element 4 was mounted by a Cu electrolytic plating method.
  • a plating film may be formed to a thickness of about 0.1 to 0.2 mm.
  • the shape size of the convex portion is determined in accordance with the thickness of the semiconductor element 4 to be mounted being 0.3 mm and the bonding thickness formed by the sinterable metal bonding material being 0.05 mm. Therefore, it is necessary to change the shape size of the convex portion according to the thickness of the semiconductor element 4 to be mounted and the bonding thickness formed by the sinterable metal bonding material.
  • the size of the semiconductor element 4 used here is 10 mm ⁇ 10 mm ⁇ 0.3 mmt (t: thickness).
  • the angle of the apex of the convex portion was 45 degrees from the direction perpendicular to the end of the semiconductor element 4 to the outer peripheral direction. In order to further disperse the shearing force applied to the buffer material 5, the angle is preferably in the range of 45 to less than 90 degrees.
  • the substrate 1 is filled with a sinterable metal bonding paste containing Ag nanoparticles (bonding material 3).
  • a sinterable metal bonding paste (bonding material 3) is filled in a region of 10.1 mm ⁇ 10.1 mm in the convex portion formed on the substrate electrode.
  • the filling amount is an amount that results in a bonding thickness of 50 ⁇ m after performing the pressure heating bonding.
  • the size of the inner circumference of the convex portion is intentionally larger than that of the semiconductor element 4 so that the sinterable metal bonding paste (bonding material 3) can also enter the end of the semiconductor element 4 at the time of pressure and heat bonding.
  • the bonding strength is increased by performing bonding between the semiconductor element 4 and the substrate electrode on the back surface and the end of the semiconductor element 4. By doing in this way, the joining reliability of power module products can be improved and product quality can be improved.
  • the filled sinterable metal bonding paste (bonding material 3) is dried by heating at 50 to 200 ° C. in order to remove the organic solvent. Specifically, the organic solvent contained in the paste was removed by heating at 80 ° C. for 30 minutes.
  • the semiconductor element 4 is mounted on the dried sinterable metal bonding paste (bonding material 3), and heated at 200 to 400 ° C. while applying a pressure of 10 to 50 MPa, whereby a bonded body made of sintered Ag is obtained. obtain.
  • a PTFE sheet 40 mm ⁇ 40 mm ⁇ 1 mmt (t: thickness) is collectively mounted on the semiconductor element 4 as the buffer material 5 so as to cover the plurality of semiconductor elements 4, and the buffer material 5 is passed through. Then, the semiconductor element 4 and the substrate electrode were bonded together by performing a pressure treatment at a pressure of 30 MPa and a heat treatment at a temperature of 280 ° C. for 15 minutes.
  • the buffer material 5 is plastically deformed by relaxing the shearing force received by the buffer material 5 at the end of the semiconductor element 4 by the convex portions provided on the substrate electrode and dispersing it in the outer peripheral direction of the semiconductor element 4. Since the material is not broken, the buffer material 5 can be joined without being cut on the fiber and without being fixed to the surface of the semiconductor element 4.
  • the substrate 1 and the base plate were soldered together by reductive atmosphere reflow, attached to the module case, wire-bonded, and sealed with resin to produce a semiconductor module device.
  • problems such as poor bonding of wire bonds may occur if foreign matter derived from the buffer material 5 adheres to the surface of the semiconductor element 4, for example, during wire bonding. Since no foreign matter was adhered to the surface of the semiconductor element 4, no process failure was confirmed in the wire bonding process.
  • the buffer material 5 used when pressurizing and heating the sinterable metal bonding material it is possible to prevent the buffer material 5 used when pressurizing and heating the sinterable metal bonding material from adhering to the surface of the semiconductor element 4.
  • FIG. 10 is a schematic diagram for explaining a semiconductor device bonding method according to the fifth embodiment of the present invention
  • FIG. 11 is an enlarged view of the end portion of the semiconductor element 4 during the pressure heating process in FIG.
  • a sinterable metal bonding paste (Aggregating material 3) containing Ag nanoparticles is printed on the substrate 1 by printing.
  • a sinterable metal bonding paste (bonding material 3) was applied to a desired area on the substrate electrode in a 10 mm ⁇ 10 mm area having the same size as the back electrode of the semiconductor element 4 using a screen printer.
  • the coating thickness is applied in such an amount that the bonding thickness after the pressure heating bonding is 50 ⁇ m.
  • the sinterable metal bonding paste (bonding material 3) applied by printing is heated and dried at 50 to 200 ° C. in order to remove the organic solvent. Specifically, the organic solvent contained in the paste was removed by heating at 80 ° C. for 30 minutes.
  • a bonding jig 6 having a height of 0.1 mm and a convex portion extending in the outer peripheral direction is mounted on the outer peripheral portion of the printed and applied sinterable metal bonding paste (bonding material 3).
  • the angle of the apex of the convex portion formed on the jig was 45 degrees from the direction perpendicular to the end of the semiconductor element 4 to the outer peripheral direction.
  • the angle is preferably in the range of 45 to less than 90 degrees.
  • the shape size of the protrusion formed on the jig is determined in accordance with the thickness of the semiconductor element 4 to be mounted being 0.3 mm and the bonding thickness formed by the sinterable metal bonding material being 0.05 mm. Yes. Therefore, it is necessary to change the shape size of the convex portion formed on the jig depending on the thickness of the semiconductor element 4 to be mounted and the bonding thickness formed by the sinterable metal bonding material.
  • the jig material is made of a material mainly made of Ni, which cannot be bonded by the sinterable metal bonding paste (bonding material 3) used here. By selecting such a material, it is possible to prevent the jig from being unable to be removed from the substrate 1 after pressure-heat bonding.
  • the semiconductor element 4 is mounted on the dried sinterable metal bonding paste (bonding material 3), and heated at 200 to 400 ° C. while applying a pressure of 10 to 50 MPa, whereby a bonded body made of sintered Ag is obtained. obtain.
  • a PTFE sheet 40 mm ⁇ 40 mm ⁇ 1 mmt (t: thickness) is collectively mounted on the semiconductor element 4 as the buffer material 5 so as to cover the plurality of semiconductor elements 4, and the buffer material 5 is passed through.
  • the semiconductor element 4 and the substrate electrode were bonded to each other by pressurizing at a pressure of 30 MPa and heat-treating at a temperature of 280 ° C. for 15 minutes.
  • the buffer member 5 is plastically deformed by relaxing the shearing force received by the buffer member 5 at the end of the semiconductor element 4 by the convex portion provided on the jig and dispersing it in the outer peripheral direction of the semiconductor element 4. Since the breakage does not occur, the buffer material 5 can be joined without being cut on the fiber and without being fixed to the surface of the semiconductor element 4. Although detailed explanation is omitted, the cushioning material and the jig that are no longer needed are removed by an appropriate method at this stage after joining.
  • the substrate 1 and the base plate were soldered together by reductive atmosphere reflow, attached to the module case, wire-bonded, and sealed with resin to produce a semiconductor module device.
  • problems such as poor bonding of wire bonds may occur if foreign matter derived from the buffer material 5 adheres to the surface of the semiconductor element 4, for example, during wire bonding. Since no foreign matter was adhered to the surface of the semiconductor element 4, no process failure was confirmed in the wire bonding process.
  • FIG. 12 is a schematic diagram for explaining a semiconductor device bonding method according to the sixth embodiment of the present invention
  • FIG. 13 is an enlarged view of the end portion of the semiconductor element 4 during the pressure heating process in FIG.
  • a Cu electrode (thickness 0.3 mm) is brazed on both sides on which the semiconductor element 4 of the ceramic plate 11 (thickness 0.6 mm) made of Si 3 N 4 is mounted.
  • the substrate 1 is provided with two countersink portions having a depth of 0.10 mm in a chip bonding portion of 10.1 mm ⁇ 10.1 mm on the substrate of (thickness).
  • the grinding is performed by mechanical grinding, the plate thickness of the flat portion 13 where the semiconductor element 4 is not mounted is 0.3 mm, and the thickness of the portion where the semiconductor element 4 is mounted is It was set to 0.2 mm.
  • a sinterable metal bonding paste (bonding material 3) containing Ag nanoparticles is printed on the substrate 1 by printing.
  • a sinterable metal bonding paste (bonding material 3) was applied to a desired area on the substrate electrode in a 10 mm ⁇ 10 mm area having the same size as the back electrode of the semiconductor element 4 using a screen printer.
  • the coating thickness is applied in such an amount that the bonding thickness after the pressure heating bonding is 50 ⁇ m.
  • the printed and applied sinterable metal bonding paste (bonding material 3) is dried by heating at 50 to 200 ° C. in order to remove the organic solvent. Specifically, the organic solvent contained in the paste was removed by heating at 80 ° C. for 30 minutes.
  • a bonding jig 6 having a height of 0.1 mm and a convex part extending in the outer peripheral direction is mounted on the outer peripheral part of the concave part provided on the substrate electrode.
  • the angle of the apex of the convex portion formed on the jig was 60 degrees from the direction perpendicular to the end of the semiconductor element 4 to the outer peripheral direction.
  • the angle is preferably in the range of 45 to less than 90 degrees.
  • the shape size of the protrusion formed on the jig is determined in accordance with the thickness of the semiconductor element 4 to be mounted being 0.3 mm and the bonding thickness formed by the sinterable metal bonding material being 0.05 mm. Yes. Therefore, it is necessary to change the shape size of the convex portion formed on the jig depending on the thickness of the semiconductor element 4 to be mounted and the bonding thickness formed by the sinterable metal bonding material.
  • the jig material As the jig material, a material mainly made of Ni, which cannot be bonded with the sinterable metal bonding paste (bonding material 3) used here, was selected. By selecting such a material, it is possible to prevent the jig from being unable to be removed from the substrate 1 after pressure-heat bonding.
  • the semiconductor element 4 is mounted on the dried sinterable metal bonding paste (bonding material 3), and heated at 200 to 400 ° C. while applying a pressure of 10 to 50 MPa, whereby a bonded body made of sintered Ag is obtained. obtain.
  • a PTFE sheet 40 mm ⁇ 40 mm ⁇ 1 mmt (t: thickness) is collectively mounted on the semiconductor element 4 as the buffer material 5 so as to cover the plurality of semiconductor elements 4, and the buffer material 5 is passed through.
  • the semiconductor element 4 and the substrate electrode were bonded to each other by pressurizing at a pressure of 30 MPa and heat-treating at a temperature of 280 ° C. for 15 minutes.
  • the buffer member 5 is plastically deformed by relaxing the shearing force received by the buffer member 5 at the end of the semiconductor element 4 by the convex portion provided on the jig and dispersing it in the outer peripheral direction of the semiconductor element 4. Since the breakage does not occur, the buffer material 5 can be joined without being cut on the fiber and without being fixed to the surface of the semiconductor element 4. Although detailed explanation is omitted, the cushioning material and the jig that are no longer needed are removed by an appropriate method at this stage after joining.
  • the substrate 1 and the base plate were soldered together by reductive atmosphere reflow, attached to the module case, wire-bonded, and sealed with resin to produce a semiconductor module device.
  • this post-bonding process for example, when wire bonds are connected, foreign matter derived from the buffer material 5 may adhere to the surface of the semiconductor element 4, but problems such as poor bonding of wire bonds may occur. Since there was no adhesion of foreign matter on the surface of the semiconductor element 4, no process failure in the wire bonding process was confirmed.
  • FIG. 14 is a schematic diagram for explaining a semiconductor device bonding method according to Embodiment 7 of the present invention
  • FIG. 15 is an enlarged view of the end portion of the semiconductor element 4 during the pressure heating process in FIG.
  • a Cu electrode (thickness 0.3 mm) is brazed on both sides on which the semiconductor element 4 of the ceramic plate 11 (thickness 0.6 mm) made of Si 3 N 4 is mounted.
  • the substrate 1 is provided with two countersink portions having a depth of 0.10 mm in a chip bonding portion of 10.1 mm ⁇ 10.1 mm on the substrate of (thickness).
  • the grinding is performed by mechanical grinding, the plate thickness of the flat portion 13 where the semiconductor element 4 is not mounted is 0.3 mm, and the thickness of the portion where the semiconductor element 4 is mounted is It was set to 0.2 mm.
  • a sinterable metal bonding paste (bonding material 3) containing Ag nanoparticles is printed on the substrate 1 by printing.
  • a sinterable metal bonding paste (bonding material 3) was applied to a desired area on the substrate electrode in a 10 mm ⁇ 10 mm area having the same size as the back electrode of the semiconductor element 4 using a screen printer.
  • the coating thickness is applied in such an amount that the bonding thickness after the pressure heating bonding is 50 ⁇ m.
  • the printed and applied sinterable metal bonding paste (bonding material 3) is dried by heating at 50 to 200 ° C. in order to remove the organic solvent. Specifically, the organic solvent contained in the paste was removed by heating at 80 ° C. for 30 minutes.
  • a bonding jig 6 having a height of 0.1 mm on the outer peripheral portion of the concave portion provided on the substrate electrode and provided with a semicircular convex portion in the outer peripheral direction is mounted.
  • the height of the semicircular shape of the convex portion formed on the jig is less than the height obtained by subtracting the concave countersunk portion from the height of the semiconductor element 4.
  • the height is preferably in the range of 80 to less than 100% of the corresponding height.
  • the shape size of the protrusion formed on the jig is determined in accordance with the thickness of the semiconductor element 4 to be mounted being 0.3 mm and the bonding thickness formed by the sinterable metal bonding material being 0.05 mm. Yes. Therefore, it is necessary to change the shape size of the convex portion formed on the jig depending on the thickness of the semiconductor element 4 to be mounted and the bonding thickness formed by the sinterable metal bonding material.
  • the jig material As the jig material, a material mainly made of Ni, which cannot be bonded with the sinterable metal bonding paste (bonding material 3) used here, was selected. By selecting such a material, it is possible to prevent the jig from being unable to be removed from the substrate 1 after pressure-heat bonding.
  • the semiconductor element 4 is mounted on the dried sinterable metal bonding paste (bonding material 3), and heated at 200 to 400 ° C. while applying a pressure of 10 to 50 MPa, whereby a bonded body made of sintered Ag is obtained. obtain.
  • a PTFE sheet 40 mm ⁇ 40 mm ⁇ 1 mmt (t: thickness) is collectively mounted on the semiconductor element 4 as the buffer material 5 so as to cover the plurality of semiconductor elements 4, and the buffer material 5 is passed through.
  • the semiconductor element 4 and the substrate electrode were bonded to each other by pressurizing at a pressure of 30 MPa and heat-treating at a temperature of 280 ° C. for 15 minutes.
  • the buffer member 5 is plastically deformed by relaxing the shearing force received at the end of the semiconductor element 4 by the convex portion provided on the jig and dispersing it in the outer peripheral direction of the semiconductor element 4.
  • the buffer material 5 can be joined without being cut into a fiber shape and without being fixed to the surface of the semiconductor element 4.
  • the cushioning material and the jig that are no longer needed are removed by an appropriate method at this stage after joining.
  • the substrate 1 and the base plate were solder-bonded by reductive atmosphere reflow, attached to the module case, wire-bonded, and sealed with resin to produce a semiconductor module device.
  • this post-bonding process for example, when wire bonds are connected, foreign matter derived from the buffer material 5 may adhere to the surface of the semiconductor element 4, but problems such as poor bonding of wire bonds may occur. Since there was no adhesion of foreign matter on the surface of the semiconductor element 4, no process failure in the wire bonding process was confirmed.
  • the buffer material 5, which is used when the bonding material, which is a sinterable metal bonding material, is pressure-heat bonded to the surface of the semiconductor element 4.
  • the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.
  • 1 substrate (insulating substrate), 2 substrate electrodes, 3 sinterable metal bonding material (bonding material, sinterable metal bonding paste), 4 semiconductor element, 5 buffer material (PTFE), 6 jig, 11 ceramic plate, 12 Back electrode, 13 flat part, 20 plating protective resist, 21 Cu plating film.
  • sinterable metal bonding material bonding material, sinterable metal bonding paste
  • 4 semiconductor element 4 semiconductor element
  • 5 buffer material PTFE
  • 6 jig 11 ceramic plate
  • 12 Back electrode 13 flat part
  • 20 plating protective resist 21 Cu plating film.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Die Bonding (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

基板電極と半導体素子とを接合する際に用いられる、半導体素子表面を保護する緩衝材に対して、接合の際に負荷されるせん断力を分散、抑制されるように接合処理をするため、基板電極の半導体素子の端面との接合部に凸部を形成し、この凸部が外周方向に切り落とし形状を有するようにすることにより、接合後の半導体素子の表面に緩衝材の固着がないようにする。

Description

半導体装置および半導体装置の製造方法
　この発明は、金属粒子の焼結現象を利用して接合する焼結性金属接合材により、半導体素子を基板に接合した半導体装置およびこの半導体装置の製造方法に関するものである。
　高温動作する半導体素子の接合方法としては、ナノ金属粒子またはマイクロ金属粒子ペーストによる加圧焼結接合が多く検討されている。通常、このナノ金属粒子またはマイクロ金属粒子ペーストを用いて半導体素子と基板の電極部を加圧加熱接合する際には、半導体素子の電極表面を保護する目的で緩衝材を使用している。
　従来、基板上にチップを導電性接着材で固定する際に、導電性接着材がはみ出して配線部同士が短絡することを防止するため、配線パターンの一部を凹状にカットし、この凹部で、はみ出した導電性接着材を堰き止める構造を設けているものがある（例えば、特許文献１参照）。
　また、樹脂封止型半導体装置において、ペレット搭載部の外周部を凸状に加工することで、ペレットとリードフレーム間でワイヤーが垂れ下がることを抑制して、ペレットとワイヤー間の短絡を防止することができることが示されている（例えば、特許文献２参照）。
　さらに、絶縁基板上に設けられた導体パターンの一部に凹部を設け、当該部分に半導体素子を搭載し、かつ半導体素子と導体パターンの接合に用いる焼結性金属接合材料のはみ出し部分を凹部の側壁とクッション材で挟み込んで加圧することで、金属接合材料の脱落を防止することができることが示されている（例えば、特許文献３参照）。
実開昭６３－０３８３３４号公報 実開平０１－０７６０４０号公報 特開２０１４－１３５４１１号公報
　焼結接合技術に用いる接合材料(焼結性金属接合材)は、ナノ金属粒子またはマイクロ金属粒子と有機溶剤成分から構成されている。この焼結性金属接合材は、金属粒子の焼結現象によって被接合部の配線導体との金属結合を達成するものである。はんだが溶融を伴って金属結合を達成するのとは異なり、焼結性金属接合材は、溶融することなく金属結合を達成する。このように、金属粒子の焼結現象を利用した接合方法は、高耐熱性が要求されるパワーモジュール製品に用いられることが多い。
　また、前記接合技術は、接合の際に加熱すると共に、焼結性金属接合材と被接合材とを押さえつけるように加圧する必要があり、従来技術のようなはんだ付けプロセスとは大きく異なっている。前記接合技術は、圧力を付与しないと焼結現象が十分に進行しないため金属粒子の結合状態が弱く脆弱な構造体となる。前記、接合する半導体素子の表面には、各種デバイスあるいは電極が積層されている。
　ところで、半導体素子を直接加圧プレス機で加圧すると半導体素子の表面に形成された各種デバイスの破壊あるいは電極の断線が発生することがある。このため、加圧プレス機の荷重部分と半導体素子の間には、半導体素子の表面を保護する目的で緩衝材を挟み込んで加圧加熱接合することが多い。緩衝材の材料としては、加圧力と加熱温度から弾性力および耐熱性が高いＰＴＦＥ(Poly　Tetra　Fluoro　Ethylene)などのフッ素樹脂材料が使われることが多い。しかし、ＰＴＦＥなどのフッ素樹脂材料に過剰な圧力が加わるとせん断力によりフッ素樹脂材料が繊維上に裁断され加圧力と加熱により半導体素子の表面に固着することがある。
　このように固着した繊維上のフッ素樹脂材料は容易に除去することが困難であり、製品への混入によりパワーモジュール製品の動作不良を誘発するおそれ、あるいは後工程のワイヤボンド工程の製品歩留まり不良などの問題が発生する場合がある。
　上述の特許文献１～３の半導体装置において、焼結性金属接合材料を用いて半導体素子と基板の電極部分を加熱加圧接合したような場合には、フッ素樹脂材料などの緩衝材に半導体素子端部においてせん断力が働くため、繊維上に裁断された緩衝材片が半導体素子の表面に固着する可能性が高く、パワーモジュール製品の動作不良が頻発することが予想される。また、前記特許文献１～３の一部および全てを用いたとしても、本発明が解決しようとする上記のような課題を解決することはできない。
　本発明は、上記のような問題点を解決するためになされたものであり、焼結性金属接合材を加圧加熱接合する際に用いる緩衝材が半導体素子の表面に固着することを防止することを目的とする。
　本発明の半導体装置は、以下の４通りの方法により、基板電極と半導体素子を接合し、かつ緩衝材にかかるせん断力を分散、抑制されるようにすることで、半導体素子表面に緩衝材の固着がない清浄な半導体素子表面を形成することができる。
　１つめは、基板電極上の緩衝材にかかるせん断力を分散、抑制することができるような凸部を、半導体素子を搭載する予定の外周部に設け、この中央部分に半導体素子を搭載し加圧加熱接合することで、半導体素子表面への緩衝材の固着を抑制する方法である。
　２つめは、基板電極上の半導体素子を搭載する部分に、接合用ペーストを充填するような凹部を設け、さらに緩衝材にかかるせん断力を分散、抑制することができるような凸部を凹部周辺にもうけ、半導体素子表面への緩衝材の固着を抑制する方法である。
　３つめは、搭載する半導体素子の端部（側面部に同じ。以下同様）を、緩衝材にかかるせん断力を分散、抑制することができるような丸形形状、もしくは斜め形状を設けることで、半導体素子表面への緩衝材の固着を抑制する方法である。
　４つめは、基板電極上の緩衝材にかかるせん断力を分散、抑制することができるような凸部構造を有する治具を、半導体素子を搭載する予定の外周部に設け、この中央部分に半導体素子を搭載し、加圧加熱接合により前記治具を除去することで、半導体素子表面への緩衝材の固着を抑制する方法である。
　本発明の半導体装置によれば、緩衝材にかかるせん断力を分散、抑制するような凸部を基板の電極上に設けること、もしくは凸部構造を有する治具を使用することにより、半導体素子を基板に加圧加熱接合する際に用いる緩衝材が、半導体素子の表面に固着することを防止することができる。
本発明の実施の形態１による半導体装置の接合方法を説明する図である。 図１のうち、加圧加熱工程時の半導体素子端部の拡大図である。 本発明の実施の形態１によるＣｕめっき膜による基板電極の形成方法の一例を示す図である。 本発明の実施の形態２による半導体装置の接合方法を説明する図である。 図４のうち、加圧加熱工程時の半導体素子端部の拡大図である。 本発明の実施の形態３による半導体装置の接合方法を説明する図である。 図６のうち、加圧加熱工程時の半導体素子端部の拡大図である。 本発明の実施の形態４による半導体装置の接合方法を説明する図である。 図８のうち、加圧加熱工程時の半導体素子端部の拡大図である。 本発明の実施の形態５による半導体装置の接合方法を説明する図である。 図１０のうち、加圧加熱工程時の半導体素子端部の拡大図である。 本発明の実施の形態６による半導体装置の接合方法を説明する模式図である。 図１２のうち、加圧加熱工程時の半導体素子端部の拡大図である。 本発明の実施の形態７による半導体装置の接合方法を説明する図である。 図１４のうち、加圧加熱工程時の半導体素子端部の拡大図である。
実施の形態１．
　図１は本発明の実施の形態１による半導体装置の接合方法を説明する模式図であり、図２は、図１のうち、加圧加熱工程時の半導体素子の端部（側面部に同じ。以下同様）の拡大図である。
　まず、絶縁基板１（以降、基板１と呼ぶ）としてここでは、Ｓｉ３Ｎ４製のセラミックス板１１（厚さ０．６ｍｍ）の半導体素子４を搭載する片面（表面に同じ。以下同様）に基板電極２としてＣｕ電極（厚さ０．４ｍｍ）を、もう片面（底面に同じ。以下同様）に裏面電極１２(Ｃｕ電極、厚さ０．３ｍｍ)をろう付け処理した５０ｍｍ×５０ｍｍ×１．３ｍｍｔ（ｔ：厚さ）の基板上の１０．１ｍｍ×１０．１ｍｍのチップ接合部分に、深さ０．１０ｍｍの座繰り部分を２箇所設け、その外周部に高さ０．１ｍｍで、外周方向に広がった凸部（図２の符号Ａで示した一点鎖線で囲んだ部分を参照）を設けた基板１を使用する。
　凹部および凸部の形成方法としては、ここでは機械的研削により実施し、半導体素子４が搭載されない平坦部１３の板厚が０．３ｍｍ、半導体素子４が搭載される部分の板厚が０．２ｍｍ、凸部の頂点がセラミックス板１１（厚さ０．６ｍｍ）から０．４ｍｍとなるようにした。
　ここでは、Ｃｕ板厚が０．４ｍｍのものを用いたが、板厚が０．３ｍｍのＣｕ板を用いて、Ｃｕ電解めっき方法により半導体素子４を搭載する部分の周辺に選択的にＣｕめっき膜を０．１～０．２ｍｍ程度形成しても構わない（図３参照）。
　図３にＣｕめっき膜を選択的に形成する方法を図示している。０．３ｍｍ厚さのＣｕ電極上のうち、半導体素子４を搭載する部分に選択的にめっき保護膜としてレジスト膜をフォトリソ法を用いて形成する。形成サイズとしては、１０．１ｍｍ×１０．１ｍｍとしている。　
　次に、基板の表面電極および裏面電極に通電を行いながら、Ｃｕ電解めっき液の中でＣｕめっき膜２１を厚さ０．１ｍｍ程度形成することで、表面側に部分的に０．４ｍｍ厚、裏面側に０．４ｍｍ厚のＣｕ電極を形成する。次に、表面側を部分的に機械研削処理することで、半導体素子搭載部周辺に凸型領域を形成する。
　ここでは、搭載する半導体素子４の厚みが０．３ｍｍで、焼結性金属接合材（以下では、簡略化して接合材と呼ぶ）３により形成される接合厚さ０．０５ｍｍに合わせて、凹部および凸部の形状サイズを決定している。そのため、搭載する半導体素子４の厚みおよび焼結性金属接合材により形成される接合厚さにより、凹部および凸部の形状サイズも変更する必要が生じる。
　ここで使用した半導体素子４のサイズは１０ｍｍ×１０ｍｍ×０．３ｍｍｔ（ｔ：厚さ）である。また、凸部の頂点の角度θは半導体素子４の端部垂直方向から外周方向へ４５度とした。緩衝材５にかかるせん断力をより分散させるためには、前記角度θは４５～９０度未満の範囲にあることが望ましい。
　次に、基板１上にＡｇナノ粒子を含む焼結性金属接合ペースト(接合材３)を塗布する。具体的には、基板１の電極上に形成された１０．１ｍｍ×１０．１ｍｍの凹部に焼結性金属接合ペースト(接合材３)を充填する。充填量は、加圧加熱接合を実施した後の接合厚が５０μｍとなる量である。
　凹部の大きさは半導体素子４よりも意図的に大きくし、加圧加熱接合時に半導体素子４の端部にも焼結性金属接合ペースト(接合材３)が周り込むようにすることで、半導体素子４と基板電極２との接合を半導体素子４の裏面（底面に同じ。以下同様）および端部（側面に同じ。以下同様）で実施することで、接合強度が高くなるようにしている。言い換えると、接合材３の形状は底面と側面で構成される容器形状である。このようにすることで、パワーモジュール製品の接合信頼性を高め、製品品質を向上することができる。
　充填した焼結性金属接合ペースト(接合材３)は、有機溶媒分を除去するために５０～２００℃で加熱乾燥する。ここでは、具体的には８０℃で３０分間加熱することでペースト中に含まれる有機溶媒分を除去した。
　乾燥した焼結性金属接合ペースト(接合材３)上に半導体素子４をマウントし、１０～５０ＭＰａの加圧を掛けながら、２００～４００℃の加熱を行うことで、焼結Ａｇによる接合体を得る。ここでは、具体的には緩衝材５としてＰＴＦＥシート４０ｍｍ×４０ｍｍ×１ｍｍｔ（ｔ：厚さ）を複数の半導体素子４を覆うように、複数の半導体素子４上に一括して搭載し、緩衝材５越しに加圧力３０ＭＰａで加圧処理するとともに、温度２８０℃で１５分間加熱処理し、半導体素子４と基板電極２とを接合した。
　このとき、基板電極２上に設けた凸部により、緩衝材５が半導体素子４端部で受けるせん断力を緩和し、半導体素子４の外周方向に分散させることで、緩衝材５には塑性変形は生じるものの破断は生じないため、緩衝材５が繊維上に裁断されることなく、かつ半導体素子４の表面に固着することなく接合することができる。
　ここで、図２では接合材３の頂部も斜面となっている。ペーストの充填率とＰＴＦＥの変形による上からの押さえ込みにより、このような形状になる。ペーストの充填率が不足していると頂部は球状(かまぼこ状)になり、過多になっていると頂部は斜面状になるが、あふれたペーストがＰＴＦＥとともに外部にＡｇ粒子状態となり押し出される。
　なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材５は、適宜の方法で取り除かれる。
　接合後、基板１とベース板を還元性雰囲気リフローにより、はんだ接合し、モジュール用ケースに取り付け、ワイヤボンド結線し、樹脂による封止を行うことで、半導体モジュール装置を作製する。
　なお、この接合後の工程には、例えばワイヤボンド結線の際など、半導体素子４の表面に緩衝材由来の異物が付着していると、ワイヤボンドの接合不良などの問題が発生する場合があるが、本実施の形態で説明した半導体素子４の表面には異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
　比較例として、基板電極２上に設けた緩衝材５のせん断力を緩和するための凸部を設けなかった基板を用いて焼結性金属接合を実施した場合には、後工程のワイヤボンド工程において、ワイヤボンドの接合不良による不良品が検出された。
　以上のように本実施の形態で説明した発明によれば、焼結性金属接合材を加圧加熱接合する際に用いる緩衝材５が半導体素子４の表面に固着することを防止することができる。
実施の形態２．
　図４は本発明の実施の形態２による半導体装置の接合方法を説明する模式図であり、図５は図４のうち、加圧加熱工程時の半導体素子４の端部の拡大図である。
　まず、基板１として、ここでは、Ｓｉ３Ｎ４製のセラミックス板１１（厚さ０．６ｍｍ）の半導体素子４を搭載する両側にＣｕ電極（厚さ０．３ｍｍ）をろう付け処理した５０ｍｍ×５０ｍｍ×１．２ｍｍｔ（ｔ：厚さ）の基板１を使用する。
　ここでは、搭載する半導体素子４の厚さが０．３ｍｍで、半導体素子４の端部が、前記半導体素子の厚み方向断面形状が、上側表面から下側方向に向かって長さが大きくなるように、端部表面から４５度の角度（図４（ｂ）中の角度θが４５度）で端面研磨されたものを用いる。また、半導体素子４の材料として、ＳｉＣ基板を用いた半導体素子４を用いている。端面研磨の方法は、ここではレジン砥石を用いた機械研磨により半導体素子４の外周部全体を研磨する方法を採用した。緩衝材５にかかるせん断力を、より分散させるためには、前記角度θは４５～９０度未満の範囲にあることが望ましい。
　次に、基板１上にＡｇナノ粒子を含む焼結性金属接合ペースト（接合材３）を印刷塗布する。具体的には、スクリーン印刷機を用いて、基板電極上の所望領域に半導体素子４の裏面電極と同じサイズの１０ｍｍ×１０ｍｍの領域に焼結性金属接合ペースト（接合材３）を塗布した。塗布量は、加圧加熱接合を実施した後の接合厚が５０μｍとなる量を目安としている。
　印刷塗布した焼結性金属接合ペースト（接合材３）は、有機溶媒分を除去するために５０～２００℃で加熱乾燥する。ここでは、具体的には１５０℃で１５分間加熱することでペースト中に含まれる有機溶媒分を除去した。
　乾燥した焼結性金属接合ペースト（接合材３）上に半導体素子４をマウントし、１０～５０ＭＰａの加圧を掛けながら、２００～４００℃の加熱を行うことで、焼結Ａｇによる接合体を得る。
　ここでは、具体的には緩衝材５としてＰＴＦＥシート４０ｍｍ×４０ｍｍ×１ｍｍｔ（ｔ：厚さ）を複数の半導体素子４を覆うように、複数の半導体素子４上に一括して搭載し、緩衝材５越しに加圧力３０ＭＰａで加圧処理するとともに、温度２８０℃で５分間加熱処理し、半導体素子４と基板電極２とを接合した。
　このとき、半導体素子４の端部に設けた傾斜部により緩衝材５が受けるせん断力が半導体素子４の外周方向に分散し、緩衝材５には塑性変形は生じるものの破断は生じないため緩衝材５が繊維上に裁断されることなく、かつ半導体素子４の表面に固着することなく接合することができる。
　接合後、基板１とベース板を還元性雰囲気リフローにより、はんだ接合し、モジュール用ケースに取り付け、ワイヤボンド結線し、樹脂による封止を行うことで、半導体モジュール装置を作製する。この接合後の工程においては、例えばワイヤボンド結線の際のなど、半導体素子４の表面に緩衝材５由来の異物が付着しているとワイヤボンドの接合不良などの問題が発生する場合があるが、本実施の形態の発明では、半導体素子４の表面に異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
　以上のように本発明によれば、焼結性金属接合材を加圧加熱接合する際に用いる緩衝材５が半導体素子４の表面に固着することを防止することができる。
実施の形態３.
　図６は本発明の実施の形態３による半導体装置の接合方法を説明する模式図であり、図７は図６のうち、加圧加熱工程時の半導体素子４の端部の拡大図である。
　まず、Ｓｉ３Ｎ４製のセラミックス板１１（厚さ０．６ｍｍ）の半導体素子４を搭載する両側にＣｕ電極（厚さ０．３ｍｍ）をろう付け処理した５０ｍｍ×５０ｍｍ×１．２ｍｍｔ（ｔ：厚さ）の基板１を使用する。
　ここでは、搭載する半導体素子４の厚さが０．３ｍｍで、半導体素子４の端部を円形状に端面研磨されたものを用いる。また、半導体素子４の材料としてＳｉ基板を用いた半導体素子４を用いている。さらに、端面研磨の方法は、レジン砥石を用いた機械研磨により半導体素子４の外周部全体を実施した。緩衝材５にかかるせん断力をより分散させるためには、前記円形部分の半径は半導体素子４の厚みの１/２以上であることが望ましい。
　次に、基板１上にＡｇナノ粒子を含む焼結性金属接合ペースト(接合材３)を印刷塗布する。具体的には、スクリーン印刷機を用いて、基板電極上の所望領域に半導体素子４の裏面電極と同じサイズの１０ｍｍ×１０ｍｍの領域に焼結性金属接合ペースト(接合材３)を塗布した。塗布厚は、加圧加熱接合を実施した後の接合厚が５０μｍとなる量を塗布している。
　印刷塗布した焼結性金属接合ペースト(接合材３)は、有機溶媒分を除去するために５０～２００℃で加熱乾燥する。ここでは、具体的には１５０℃で１５分間加熱することでペースト中に含まれる有機溶媒分を除去した。
　乾燥した焼結性金属接合ペースト(接合材３)上に半導体素子４をマウントし、１０～５０ＭＰａの加圧を掛けながら、２００～４００℃の加熱を行うことで、焼結Ａｇによる接合体を得る。具体的には、緩衝材５としてＰＴＦＥシート４０ｍｍ×４０ｍｍ×１ｍｍｔ（ｔ：厚さ）を、複数の半導体素子４を覆うように、半導体素子４上に一括して搭載し、緩衝材５越しに加圧力３０ＭＰａで加圧処理するとともに、温度２８０℃で５分間加熱処理し、半導体素子４と基板電極とを接合した。
　このとき、半導体素子４の端部に設けた円形状の端部構造により緩衝材５が受けるせん断力が半導体素子４の外周方向に分散し、緩衝材５には塑性変形は生じるものの破断は生じないため緩衝材５が繊維上に裁断されることなく、かつ半導体素子４の表面に固着することなく接合することができる。
　接合後、基板１とベース板を還元性雰囲気リフローによりはんだ接合し、モジュール用ケースに取り付け、ワイヤボンド結線し、樹脂による封止を行うことで、半導体モジュール装置を作製した。この接合後の工程には、例えばワイヤボンド結線の際のなど、半導体素子４の表面に緩衝材５由来の異物が付着しているとワイヤボンドの接合不良などの問題が発生する場合があるが、半導体素子４の表面に異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
　以上のように本発明によれば、焼結性金属接合材である接合材３を用いて、半導体素子を基板に加圧加熱接合する際に用いる緩衝材５が、半導体素子４の表面に固着することを防止することができる。
実施の形態４.
　図８は本発明の実施の形態４による半導体装置の接合方法を説明する模式図であり、図９は図８のうち、加圧加熱工程時の半導体素子４の端部の拡大図である。
　まず、Ａｌ２Ｏ３製のセラミックス板１１(厚さ０．６ｍｍ)の半導体素子４を搭載する片面にＣｕ電極（厚さ０．４ｍｍ）を、もう片面にＣｕ電極（厚さ０．３ｍｍ）を、ろう付け処理した５０ｍｍ×５０ｍｍ×１．３ｍｍｔ（ｔ：厚さ）の基板１上の半導体素子４を搭載する部分の外周部に、高さ０．１ｍｍで、外周方向に広がった凸部を設けた基板１を使用する。
　凸部の形成方法としては、ここでは機械的研削により実施している。また、凸部の内周は１０．１ｍｍ×１０．１ｍｍとした。ここでは、板厚が０．４ｍｍのＣｕ材を用いたが、板厚が０．３ｍｍのＣｕ板を用いて、Ｃｕ電解めっき方法により、半導体素子４を搭載する部分の周辺に選択的にＣｕめっき膜を０．１～０．２ｍｍ程度形成しても構わない。
　ここでは、搭載する半導体素子４の厚みが０．３ｍｍで、焼結性金属接合材により形成される接合厚が０．０５ｍｍに合わせて凸部の形状サイズを決定している。そのため、搭載する半導体素子４の厚み、および焼結性金属接合材により形成される接合厚により凸部の形状サイズも変更する必要が生じる。ここで使用した半導体素子４のサイズは１０ｍｍ×１０ｍｍ×０．３ｍｍｔ（ｔ：厚さ）である。
　また、凸部の頂点の角度は半導体素子４の端部垂直方向から外周方向へ４５度とした。緩衝材５にかかるせん断力をより分散させるためには、前記角度は４５～９０度未満の範囲にあることが望ましい。
　次に、基板１上にＡｇナノ粒子を含む焼結性金属接合ペースト(接合材３)を充填する。具体的には、基板電極上に形成された凸部内の１０．１ｍｍ×１０．１ｍｍの領域に、焼結性金属接合ペースト(接合材３)を充填する。充填量は、加圧加熱接合を実施した後の接合厚が５０μｍとなる量である。凸部内周の大きさは半導体素子４よりも意図的に大きくし、加圧加熱接合時に半導体素子４の端部にも焼結性金属接合ペースト(接合材３)が周り込むようにすることで、半導体素子４と基板電極との接合を半導体素子４裏面および端部で実施することで接合強度が高くなるようにしている。このようにすることで、パワーモジュール製品の接合信頼性を高め、製品品質を向上することができる。
　充填した焼結性金属接合ペースト(接合材３)は、有機溶媒分を除去するために５０～２００℃で加熱乾燥する。ここでは、具体的には８０℃で３０分間加熱することでペースト中に含まれる有機溶媒分を除去した。
　乾燥した焼結性金属接合ペースト(接合材３)上に半導体素子４をマウントし、１０～５０ＭＰａの加圧を掛けながら、２００～４００℃の加熱を行うことで、焼結Ａｇによる接合体を得る。ここでは、具体的には緩衝材５としてＰＴＦＥシート４０ｍｍ×４０ｍｍ×１ｍｍｔ（ｔ：厚さ）を複数の半導体素子４を覆うように、半導体素子４上に一括して搭載し、緩衝材５越しに加圧力３０ＭＰａで加圧処理するとともに、温度２８０℃で１５分間加熱処理し、半導体素子４と基板電極とを接合した。
　このとき、基板電極上に設けた凸部により緩衝材５が半導体素子４端部で受けるせん断力を緩和し、半導体素子４の外周方向に分散させることで、緩衝材５には塑性変形は生じるものの破断は生じないため緩衝材５が繊維上に裁断されることなく、かつ半導体素子４の表面に固着することなく接合することができる。
　接合後、基板１とベース板を還元性雰囲気リフローによりはんだ接合し、モジュール用ケースに取り付け、ワイヤボンド結線し、樹脂による封止を行うことで、半導体モジュール装置を作製した。この接合後の工程には、例えばワイヤボンド結線の際のなど、半導体素子４の表面に緩衝材５由来の異物が付着しているとワイヤボンドの接合不良などの問題が発生する場合があるが、半導体素子４の表面に異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
　以上のように本発明によれば、焼結性金属接合材を加圧加熱接合する際に用いる緩衝材５が半導体素子４の表面に固着することを防止することができる。
実施の形態５.
　図１０は本発明の実施の形態５による半導体装置の接合方法を説明する模式図であり、図１１は図１０のうち、加圧加熱工程時の半導体素子４端部の拡大図である。
　まず、Ｓｉ３Ｎ４製のセラミックス板１１（厚さ０．６ｍｍ）の半導体素子４を搭載する両側にＣｕ電極（厚さ０．３ｍｍ）をろう付け処理した５０ｍｍ×５０ｍｍ×１．２ｍｍｔ（ｔ：厚さ）の基板１を使用する。
　次に、基板１上にＡｇナノ粒子を含む焼結性金属接合ペースト(接合材３)を印刷塗布する。具体的には、スクリーン印刷機を用いて、基板電極上の所望領域に半導体素子４の裏面電極と同じサイズの１０ｍｍ×１０ｍｍの領域に焼結性金属接合ペースト(接合材３)を塗布した。塗布厚は、加圧加熱接合を実施した後の接合厚が５０μｍとなる量を塗布している。
　印刷塗布した焼結性金属接合ペースト(接合材３)は、有機溶媒分を除去するために５０～２００℃で加熱乾燥する。ここでは、具体的には８０℃で３０分間加熱することでペースト中に含まれる有機溶媒分を除去した。
　次に、印刷塗布した焼結性金属接合ペースト(接合材３)の外周部に高さ０．１ｍｍで、外周方向に広がった凸部を設けた接合用の治具６を搭載する。ここでは、治具に形成した凸部の頂点の角度は半導体素子４の端部垂直方向から外周方向へ４５度とした。緩衝材５にかかるせん断力をより分散させるためには、前記角度は４５～９０度未満の範囲にあることが望ましい。ここでは、搭載する半導体素子４の厚さが０．３ｍｍで、焼結性金属接合材により形成される接合厚が０．０５ｍｍに合わせて治具に形成した凸部の形状サイズを決定している。そのため、搭載する半導体素子４の厚さおよび焼結性金属接合材により形成される接合厚により治具に形成する凸部の形状サイズも変更する必要が生じる。
　治具材料としては、ここで用いた焼結性金属接合ペースト(接合材３)では接合することができない、Ｎｉを主原料とする材料により形成している。このような材料を選択することで、加圧加熱接合後に基板１から治具が除去できなくなることを防止することができる。
　乾燥した焼結性金属接合ペースト(接合材３)上に半導体素子４をマウントし、１０～５０ＭＰａの加圧を掛けながら、２００～４００℃の加熱を行うことで、焼結Ａｇによる接合体を得る。ここでは、具体的には緩衝材５としてＰＴＦＥシート４０ｍｍ×４０ｍｍ×１ｍｍｔ（ｔ：厚さ）を複数の半導体素子４を覆うように、半導体素子４上に一括して搭載し、緩衝材５越しに、加圧力３０ＭＰａで加圧処理し、温度２８０℃で１５分間加熱処理し、半導体素子４と基板電極とを接合した。
　このとき、治具に設けた凸部により緩衝材５が半導体素子４端部で受けるせん断力を緩和し、半導体素子４の外周方向に分散させることで、緩衝材５には塑性変形は生じるものの、破断は生じないため緩衝材５が繊維上に裁断されることなく、かつ半導体素子４の表面に固着することなく、接合することができる。
　なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材と治具は適宜の方法で取り除かれる。
　接合後、基板１とベース板を還元性雰囲気リフローによりはんだ接合し、モジュール用ケースに取り付け、ワイヤボンド結線し、樹脂による封止を行うことで、半導体モジュール装置を作製した。この接合後の工程には、例えばワイヤボンド結線の際のなど、半導体素子４の表面に緩衝材５由来の異物が付着しているとワイヤボンドの接合不良などの問題が発生する場合があるが、半導体素子４の表面に異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
実施の形態６.
　図１２は本発明の実施の形態６による半導体装置の接合方法を説明する模式図であり、図１３は、図１２のうち、加圧加熱工程時の半導体素子４端部の拡大図である。
　まず、Ｓｉ３Ｎ４製のセラミックス板１１（厚さ０．６ｍｍ）の半導体素子４を搭載する両側にＣｕ電極（厚さ０．３ｍｍ）をろう付け処理した５０ｍｍ×５０ｍｍ×１．２ｍｍｔ（ｔ：厚さ）の基板上の１０．１ｍｍ×１０．１ｍｍのチップ接合部分に、深さ０．１０ｍｍの座繰り部分を２箇所設けた基板１を使用する。
　凹部（座繰り部分）の形成方法としては、ここでは機械的研削により実施し、半導体素子４が搭載されない平坦部１３の板厚が０．３ｍｍ、半導体素子４が搭載される部分の板厚が０．２ｍｍ、となるようにした。
　次に、基板１上にＡｇナノ粒子を含む焼結性金属接合ペースト(接合材３)を印刷塗布する。具体的には、スクリーン印刷機を用いて、基板電極上の所望領域に半導体素子４の裏面電極と同じサイズの１０ｍｍ×１０ｍｍの領域に焼結性金属接合ペースト(接合材３)を塗布した。塗布厚は、加圧加熱接合を実施した後の接合厚が５０μｍとなる量を塗布している。
　印刷塗布した焼結性金属接合ペースト(接合材３)は、有機溶媒分を除去するために５０～２００℃で加熱乾燥する。ここでは、具体的には８０℃で３０分間加熱することでペースト中に含まれる有機溶媒分を除去した。
　次に、基板電極上に設けられた凹部の外周部に高さ０．１ｍｍで、外周方向に広がった凸部を設けた接合用の治具６を搭載する。ここでは、治具に形成した凸部の頂点の角度は半導体素子４の端部垂直方向から外周方向へ６０度とした。緩衝材５にかかるせん断力をより分散させるためには、前記角度は４５～９０度未満の範囲にあることが望ましい。ここでは、搭載する半導体素子４の厚さが０．３ｍｍで、焼結性金属接合材により形成される接合厚が０．０５ｍｍに合わせて治具に形成した凸部の形状サイズを決定している。そのため、搭載する半導体素子４の厚みおよび焼結性金属接合材により形成される接合厚により治具に形成する凸部の形状サイズも変更する必要が生じる。
　治具材料としては、ここで用いた焼結性金属接合ペースト(接合材３)では接合することができない、Ｎｉを主原料とする材料を選択した。このような材料を選択することで、加圧加熱接合後に基板１から治具が除去できなくなることを防止することができる。
　乾燥した焼結性金属接合ペースト(接合材３)上に半導体素子４をマウントし、１０～５０ＭＰａの加圧を掛けながら、２００～４００℃の加熱を行うことで、焼結Ａｇによる接合体を得る。ここでは、具体的には緩衝材５としてＰＴＦＥシート４０ｍｍ×４０ｍｍ×１ｍｍｔ（ｔ：厚さ）を複数の半導体素子４を覆うように、半導体素子４上に一括して搭載し、緩衝材５越しに、加圧力３０ＭＰａで加圧処理し、温度２８０℃で１５分間加熱処理し、半導体素子４と基板電極とを接合した。
　このとき、治具に設けた凸部により緩衝材５が半導体素子４端部で受けるせん断力を緩和し、半導体素子４の外周方向に分散させることで、緩衝材５には塑性変形は生じるものの、破断は生じないため緩衝材５が繊維上に裁断されることなく、かつ半導体素子４の表面に固着することなく、接合することができる。
　なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材と治具は適宜の方法で取り除かれる。
　接合後、基板１とベース板を還元性雰囲気リフローによりはんだ接合し、モジュール用ケースに取り付け、ワイヤボンド結線し、樹脂による封止を行うことで、半導体モジュール装置を作製した。この接合後の工程には、例えばワイヤボンド結線の際など、半導体素子４の表面に緩衝材５由来の異物が付着しているとワイヤボンドの接合不良などの問題が発生する場合があるが、半導体素子４の表面に異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
実施の形態７.
　図１４は本発明の実施の形態７による半導体装置の接合方法を説明する模式図であり、図１５は、図１４のうち、加圧加熱工程時の半導体素子４端部の拡大図である。
　まず、Ｓｉ３Ｎ４製のセラミックス板１１（厚さ０．６ｍｍ）の半導体素子４を搭載する両側にＣｕ電極（厚さ０．３ｍｍ）をろう付け処理した５０ｍｍ×５０ｍｍ×１．２ｍｍｔ（ｔ：厚さ）の基板上の１０．１ｍｍ×１０．１ｍｍのチップ接合部分に、深さ０．１０ｍｍの座繰り部分を２箇所設けた基板１を使用する。
　凹部（座繰り部分）の形成方法としては、ここでは機械的研削により実施し、半導体素子４が搭載されない平坦部１３の板厚が０．３ｍｍ、半導体素子４が搭載される部分の板厚が０．２ｍｍ、となるようにした。
　次に、基板１上にＡｇナノ粒子を含む焼結性金属接合ペースト(接合材３)を印刷塗布する。具体的には、スクリーン印刷機を用いて、基板電極上の所望領域に半導体素子４の裏面電極と同じサイズの１０ｍｍ×１０ｍｍの領域に焼結性金属接合ペースト(接合材３)を塗布した。塗布厚は、加圧加熱接合を実施した後の接合厚が５０μｍとなる量を塗布している。
　印刷塗布した焼結性金属接合ペースト(接合材３)は、有機溶媒分を除去するために５０～２００℃で加熱乾燥する。ここでは、具体的には８０℃で３０分間加熱することでペースト中に含まれる有機溶媒分を除去した。
　次に、基板電極上に設けられた凹部の外周部に高さ０．１ｍｍで、外周方向に半円形状に広がった凸部を設けた接合用の治具６を搭載する。ここでは、治具に形成した凸部の半円形形状の高さは半導体素子４の高さから、凹状の座繰り部分を差し引いた高さ未満とした。緩衝材５にかかるせん断力をより分散させるためには、前記高さは、該当高さの80～100%未満の範囲にあることが望ましい。ここでは、搭載する半導体素子４の厚さが０．３ｍｍで、焼結性金属接合材により形成される接合厚が０．０５ｍｍに合わせて治具に形成した凸部の形状サイズを決定している。そのため、搭載する半導体素子４の厚みおよび焼結性金属接合材により形成される接合厚により治具に形成する凸部の形状サイズも変更する必要が生じる。
　治具材料としては、ここで用いた焼結性金属接合ペースト(接合材３)では接合することができない、Ｎｉを主原料とする材料を選択した。このような材料を選択することで、加圧加熱接合後に基板１から治具が除去できなくなることを防止することができる。
　乾燥した焼結性金属接合ペースト(接合材３)上に半導体素子４をマウントし、１０～５０ＭＰａの加圧を掛けながら、２００～４００℃の加熱を行うことで、焼結Ａｇによる接合体を得る。ここでは、具体的には緩衝材５としてＰＴＦＥシート４０ｍｍ×４０ｍｍ×１ｍｍｔ（ｔ：厚さ）を複数の半導体素子４を覆うように、半導体素子４上に一括して搭載し、緩衝材５越しに、加圧力３０ＭＰａで加圧処理し、温度２８０℃で１５分間加熱処理し、半導体素子４と基板電極とを接合した。
　このとき、治具に設けた凸部により、緩衝材５が半導体素子４端部で受けるせん断力を緩和し、半導体素子４の外周方向に分散させることで、緩衝材５には塑性変形は生じるものの、破断は生じないため、緩衝材５が繊維状に裁断されることなく、かつ半導体素子４の表面に固着することなく、接合することができる。
　なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材と治具は適宜の方法で取り除かれる。
　接合後、基板１とベース板を還元性雰囲気リフローにより、はんだ接合し、モジュール用ケースに取り付け、ワイヤボンド結線し、樹脂による封止を行うことで、半導体モジュール装置を作製した。この接合後の工程には、例えばワイヤボンド結線の際など、半導体素子４の表面に緩衝材５由来の異物が付着しているとワイヤボンドの接合不良などの問題が発生する場合があるが、半導体素子４の表面に異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
　以上のように本発明によれば、焼結性金属接合材である接合材を加圧加熱接合する際に用いる、緩衝材５が半導体素子４の表面に固着することを防止することができる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することができる。
　１　基板（絶縁基板）、２　基板電極、３　焼結性金属接合材（接合材、焼結性金属接合ペースト）、４　半導体素子、５　緩衝材(ＰＴＦＥ)、６　治具、１１　セラミックス板、１２　裏面電極、１３　平坦部、２０　めっき保護レジスト、２１　Ｃｕめっき膜。
　

Claims (8)

  1. 　半導体素子と、
    底面と側面で構成される容器形状を有する焼結性金属接合材を介して、前記半導体素子の底面および側面で接合されている接合部を有する基板電極を表面上に形成した絶縁基板と、
    を備えた半導体装置であって、
    前記基板電極は、前記接合部の側面と対向する部分に凸部が形成されているとともに、かつ前記凸部の一辺は前記半導体素子を搭載する部分の側の面が垂直であり、かつ、もう一辺は前記半導体素子を搭載する部分の底面よりも外周方向に広がっていることを特徴とする半導体装置。
  2. 　前記凸部は、前記焼結性金属接合材と接する前記接合部の内周側の上端面に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記半導体素子は、ワイドギャップ半導体材料により構成されていることを特徴とする、請求項１または請求項２に記載の半導体装置。
  4. 　前記ワイドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、またはダイヤモンドのうちのいずれかであることを特徴とする請求項３に記載の半導体装置。
  5. 　前記半導体素子は、一定の厚さ部分に繋がる、円弧形状もしくは三角形形状の断面を形成する側面部分を有することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 　焼結性金属接合材によって半導体素子と絶縁基板とを接合することにより、前記半導体素子を前記絶縁基板に実装する半導体装置の製造方法であって、
    前記絶縁基板上に設けた基板電極に、前記焼結性金属接合材を設ける工程と、
    前記半導体素子の厚み方向断面形状が、上側表面から下側方向に向かって長さが大きくなるように、端部表面から４５度から９０度未満の角度を持って形成されている凸部を前記焼結性金属接合材の外周部分と接する部分に有し、前記焼結性金属接合材によっては接合されない治具を、前記基板電極上に装着する工程と、
    前記半導体素子を、前記焼結性金属接合材上、かつ前記治具の凸部の内側に搭載する工程と、
    前記半導体素子と前記絶縁基板とを接合する際に、前記半導体素子の表面側に、前記半導体素子を覆うように設けられた緩衝材を介して、前記半導体素子を加圧し加熱する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7. 　焼結性金属接合材によって半導体素子と絶縁基板とを接合することにより、前記半導体素子を前記絶縁基板に実装する半導体装置の製造方法であって、
    前記絶縁基板上に設けた凹部を有する基板電極に、前記焼結性金属接合材を塗布する工程と、
    前記基板電極の凹部の外周端面の上端で当該凹部に外接する部分が、前記基板電極の凹部で前記半導体素子の厚み方向断面形状が、上側表面から下側方向に向かって長さが大きくなるように、端部表面から４５度から９０度未満の角度を持って形成されている部分を有し、前記焼結性金属接合材によっては接合されない治具を装着する工程と、
    前記半導体素子側から前記半導体素子と前記絶縁基板とを接合するために、前記半導体素子を覆うように設けられた緩衝材を介して、前記半導体素子を加圧し加熱する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 　前記基板電極の凹部に前記焼結性金属接合材を充填した後、加圧処理および加熱処理により前記絶縁基板に前記半導体素子を接合することにより、前記半導体素子の底面および側面を前記焼結性金属接合材で接合することを特徴とする請求項７に記載の半導体装置の製造方法。
    　
PCT/JP2017/000085 2016-05-12 2017-01-05 半導体装置および半導体装置の製造方法 WO2017195399A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112017002421.8T DE112017002421B4 (de) 2016-05-12 2017-01-05 Halbleitereinheit und verfahren zum herstellen einer halbleitereinheit
CN201780028200.XA CN109075082B (zh) 2016-05-12 2017-01-05 半导体装置和半导体装置的制造方法
US16/083,944 US10741413B2 (en) 2016-05-12 2017-01-05 Semiconductor device and method for manufacturing semiconductor device
JP2017517818A JP6261819B1 (ja) 2016-05-12 2017-01-05 半導体装置および半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016095797 2016-05-12
JP2016-095797 2016-05-12

Publications (1)

Publication Number Publication Date
WO2017195399A1 true WO2017195399A1 (ja) 2017-11-16

Family

ID=60267692

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/000085 WO2017195399A1 (ja) 2016-05-12 2017-01-05 半導体装置および半導体装置の製造方法

Country Status (5)

Country Link
US (1) US10741413B2 (ja)
JP (1) JP6261819B1 (ja)
CN (1) CN109075082B (ja)
DE (1) DE112017002421B4 (ja)
WO (1) WO2017195399A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019208072A1 (ja) * 2018-04-27 2019-10-31 日東電工株式会社 半導体装置製造方法
WO2021157125A1 (ja) * 2020-02-04 2021-08-12 田中貴金属工業株式会社 導電性接合材料及び該導電性接合材料を備える接合部材、並びに接合方法
WO2022163599A1 (ja) * 2021-01-29 2022-08-04 京セラ株式会社 電子素子実装用基板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114287054A (zh) * 2019-08-26 2022-04-05 琳得科株式会社 层叠体的制造方法
JP7416421B2 (ja) 2020-08-05 2024-01-17 アーキヤマデ株式会社 アンカー用下孔形成方法、及び、それに用いられる削り落とし具

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056873A (ja) * 2003-08-01 2005-03-03 Hitachi Ltd 半導体パワーモジュール
JP2011249257A (ja) * 2010-05-31 2011-12-08 Hitachi Ltd 焼結銀ペースト材料及び半導体チップ接合方法
JP2014127537A (ja) * 2012-12-26 2014-07-07 Hitachi Power Semiconductor Device Ltd 導電性接合材料を用いた半導体装置及びその半導体装置の製造方法。
JP2014135411A (ja) * 2013-01-11 2014-07-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2014239170A (ja) * 2013-06-10 2014-12-18 三菱電機株式会社 電力用半導体装置の製造方法および電力用半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6338334U (ja) 1986-08-27 1988-03-11
JPH0176040U (ja) 1987-11-09 1989-05-23
US7393771B2 (en) * 2004-06-29 2008-07-01 Hitachi, Ltd. Method for mounting an electronic part on a substrate using a liquid containing metal particles
JP4638382B2 (ja) * 2006-06-05 2011-02-23 田中貴金属工業株式会社 接合方法
JP2008311366A (ja) * 2007-06-13 2008-12-25 Denso Corp 樹脂封止型半導体装置
DE102010020696B4 (de) 2010-05-17 2012-11-08 Danfoss Silicon Power Gmbh Verfahren zum NTV-Sintern eines drei-dimensionale Konturen aufweisenden Halbleiterbauelementes
JP2013165117A (ja) * 2012-02-09 2013-08-22 Fuji Electric Co Ltd 半導体装置
JP6143687B2 (ja) * 2014-02-18 2017-06-07 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6399906B2 (ja) * 2014-11-20 2018-10-03 三菱電機株式会社 パワーモジュール
US20170323863A1 (en) * 2016-05-09 2017-11-09 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056873A (ja) * 2003-08-01 2005-03-03 Hitachi Ltd 半導体パワーモジュール
JP2011249257A (ja) * 2010-05-31 2011-12-08 Hitachi Ltd 焼結銀ペースト材料及び半導体チップ接合方法
JP2014127537A (ja) * 2012-12-26 2014-07-07 Hitachi Power Semiconductor Device Ltd 導電性接合材料を用いた半導体装置及びその半導体装置の製造方法。
JP2014135411A (ja) * 2013-01-11 2014-07-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2014239170A (ja) * 2013-06-10 2014-12-18 三菱電機株式会社 電力用半導体装置の製造方法および電力用半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019208072A1 (ja) * 2018-04-27 2019-10-31 日東電工株式会社 半導体装置製造方法
CN112041972A (zh) * 2018-04-27 2020-12-04 日东电工株式会社 半导体装置制造方法
JPWO2019208072A1 (ja) * 2018-04-27 2021-05-13 日東電工株式会社 半導体装置製造方法
JP7228577B2 (ja) 2018-04-27 2023-02-24 日東電工株式会社 半導体装置製造方法
US11594513B2 (en) 2018-04-27 2023-02-28 Nitto Denko Corporation Manufacturing method for semiconductor device
TWI821270B (zh) * 2018-04-27 2023-11-11 日商日東電工股份有限公司 半導體裝置製造方法
WO2021157125A1 (ja) * 2020-02-04 2021-08-12 田中貴金属工業株式会社 導電性接合材料及び該導電性接合材料を備える接合部材、並びに接合方法
JP2021125522A (ja) * 2020-02-04 2021-08-30 田中貴金属工業株式会社 導電性接合材料を備える接合部材及び接合方法
JP7023302B2 (ja) 2020-02-04 2022-02-21 田中貴金属工業株式会社 導電性接合材料を備える接合部材及び接合方法
WO2022163599A1 (ja) * 2021-01-29 2022-08-04 京セラ株式会社 電子素子実装用基板

Also Published As

Publication number Publication date
US10741413B2 (en) 2020-08-11
DE112017002421B4 (de) 2023-08-10
CN109075082A (zh) 2018-12-21
US20200058517A1 (en) 2020-02-20
JPWO2017195399A1 (ja) 2018-05-24
CN109075082B (zh) 2022-03-15
DE112017002421T5 (de) 2019-01-24
JP6261819B1 (ja) 2018-01-17

Similar Documents

Publication Publication Date Title
JP6261819B1 (ja) 半導体装置および半導体装置の製造方法
JP6632686B2 (ja) 半導体装置および半導体装置の製造方法
JP4246134B2 (ja) 半導体素子の実装方法、及び半導体素子実装基板
US20170092611A1 (en) Porous metallic film as die attach and interconnect
CN107615464B (zh) 电力用半导体装置的制造方法以及电力用半导体装置
KR20190016142A (ko) 재료들의 소결 및 그를 이용하는 부착 방법들
US8569109B2 (en) Method for attaching a metal surface to a carrier, a method for attaching a chip to a chip carrier, a chip-packaging module and a packaging module
CN102482540A (zh) 用于超声波粘合的各向异性导电粘合剂、和使用其的电子部件连接方法
US20150123263A1 (en) Two-step method for joining a semiconductor to a substrate with connecting material based on silver
JP2007019360A (ja) 電子部品の実装方法
CN104205328A (zh) 半导体装置及其制造方法
JP2014135411A (ja) 半導体装置および半導体装置の製造方法
JP6108987B2 (ja) 接続構造体
JP2013209720A (ja) 金属体の接合方法
WO2013108706A1 (ja) 半導体装置および半導体装置の製造方法
JP2015177182A (ja) パワーモジュール
JP2006059904A (ja) 半導体装置およびその製造方法
EP2306796A1 (en) Method of joining components, composite of components of an electrical circuit and electrical circuit
US12021043B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2017005007A (ja) 半導体装置、および半導体装置の製造方法
CN115734994A (zh) 粘合剂转移膜及使用粘合剂转移膜制造电源模块基板的方法
JP5322774B2 (ja) 実装構造体、およびその製造方法
JP5939185B2 (ja) 半導体装置及びその製造方法
WO2020004566A1 (ja) 基体および半導体装置
JP2011086717A (ja) 回路装置及びその製造方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2017517818

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17795760

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17795760

Country of ref document: EP

Kind code of ref document: A1