JP6261819B1 - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
Description
1つめは、基板電極上の緩衝材にかかるせん断力を分散、抑制することができるような凸部を、半導体素子を搭載する予定の外周部に設け、この中央部分に半導体素子を搭載し加圧加熱接合することで、半導体素子表面への緩衝材の固着を抑制する方法である。
2つめは、基板電極上の半導体素子を搭載する部分に、接合用ペーストを充填するような凹部を設け、さらに緩衝材にかかるせん断力を分散、抑制することができるような凸部を凹部周辺にもうけ、半導体素子表面への緩衝材の固着を抑制する方法である。
3つめは、搭載する半導体素子の端部(側面部に同じ。以下同様)を、緩衝材にかかるせん断力を分散、抑制することができるような丸形形状、もしくは斜め形状を設けることで、半導体素子表面への緩衝材の固着を抑制する方法である。
4つめは、基板電極上の緩衝材にかかるせん断力を分散、抑制することができるような凸部構造を有する治具を、半導体素子を搭載する予定の外周部に設け、この中央部分に半導体素子を搭載し、加圧加熱接合により前記治具を除去することで、半導体素子表面への緩衝材の固着を抑制する方法である。
図1は本発明の実施の形態1による半導体装置の接合方法を説明する模式図であり、図2は、図1のうち、加圧加熱工程時の半導体素子の端部(側面部に同じ。以下同様)の拡大図である。
まず、絶縁基板1(以降、基板1と呼ぶ)としてここでは、Si3N4製のセラミックス板11(厚さ0.6mm)の半導体素子4を搭載する片面(表面に同じ。以下同様)に基板電極2としてCu電極(厚さ0.4mm)を、もう片面(底面に同じ。以下同様)に裏面電極12(Cu電極、厚さ0.3mm)をろう付け処理した50mm×50mm×1.3mmt(t:厚さ)の基板上の10.1mm×10.1mmのチップ接合部分に、深さ0.10mmの座繰り部分を2箇所設け、その外周部に高さ0.1mmで、外周方向に広がった凸部(図2の符号Aで示した一点鎖線で囲んだ部分を参照)を設けた基板1を使用する。
ここで、図2では接合材3の頂部も斜面となっている。ペーストの充填率とPTFEの変形による上からの押さえ込みにより、このような形状になる。ペーストの充填率が不足していると頂部は球状(かまぼこ状)になり、過多になっていると頂部は斜面状になるが、あふれたペーストがPTFEとともに外部にAg粒子状態となり押し出される。
なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材5は、適宜の方法で取り除かれる。
なお、この接合後の工程には、例えばワイヤボンド結線の際など、半導体素子4の表面に緩衝材由来の異物が付着していると、ワイヤボンドの接合不良などの問題が発生する場合があるが、本実施の形態で説明した半導体素子4の表面には異物の付着がないため、ワイヤボンド工程での工程不良は確認されなかった。
以上のように本実施の形態で説明した発明によれば、焼結性金属接合材を加圧加熱接合する際に用いる緩衝材5が半導体素子4の表面に固着することを防止することができる。
図4は本発明の実施の形態2による半導体装置の接合方法を説明する模式図であり、図5は図4のうち、加圧加熱工程時の半導体素子4の端部の拡大図である。
図6は本発明の実施の形態3による半導体装置の接合方法を説明する模式図であり、図7は図6のうち、加圧加熱工程時の半導体素子4の端部の拡大図である。
図8は本発明の実施の形態4による半導体装置の接合方法を説明する模式図であり、図9は図8のうち、加圧加熱工程時の半導体素子4の端部の拡大図である。
図10は本発明の実施の形態5による半導体装置の接合方法を説明する模式図であり、図11は図10のうち、加圧加熱工程時の半導体素子4端部の拡大図である。
なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材と治具は適宜の方法で取り除かれる。
図12は本発明の実施の形態6による半導体装置の接合方法を説明する模式図であり、図13は、図12のうち、加圧加熱工程時の半導体素子4端部の拡大図である。
印刷塗布した焼結性金属接合ペースト(接合材3)は、有機溶媒分を除去するために50〜200℃で加熱乾燥する。ここでは、具体的には80℃で30分間加熱することでペースト中に含まれる有機溶媒分を除去した。
なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材と治具は適宜の方法で取り除かれる。
図14は本発明の実施の形態7による半導体装置の接合方法を説明する模式図であり、図15は、図14のうち、加圧加熱工程時の半導体素子4端部の拡大図である。
印刷塗布した焼結性金属接合ペースト(接合材3)は、有機溶媒分を除去するために50〜200℃で加熱乾燥する。ここでは、具体的には80℃で30分間加熱することでペースト中に含まれる有機溶媒分を除去した。
なお、詳しい説明は省略するが、接合後のこの段階において、不要となった緩衝材と治具は適宜の方法で取り除かれる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することができる。
Claims (7)
- 半導体素子と、
底面と側面で構成される容器形状を有する焼結性金属接合材を介して、前記半導体素子の底面および側面で接合されている接合部を有する基板電極を表面上に形成した絶縁基板と、
を備えた半導体装置であって、
前記基板電極は、前記接合部の側面と対向する部分に凸部が形成されているとともに、かつ前記凸部の一辺は前記半導体素子を搭載する部分の側の面が垂直であり、かつ、もう一辺は前記半導体素子を搭載する部分の底面よりも外周方向に広がっていることを特徴とする半導体装置。 - 前記凸部は、前記焼結性金属接合材と接する前記接合部の内周側の上端面に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体素子は、炭化ケイ素、窒化ガリウム系材料、またはダイヤモンドのうちのいずれかであるワイドギャップ半導体材料により構成されていることを特徴とする、請求項1または請求項2に記載の半導体装置。
- 前記半導体素子は、一定の厚さ部分に繋がる、円弧形状もしくは三角形形状の断面を形成する側面部分を有することを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
- 焼結性金属接合材によって半導体素子と絶縁基板とを接合することにより、前記半導体素子を前記絶縁基板に実装する半導体装置の製造方法であって、
前記絶縁基板上に設けた基板電極に、前記焼結性金属接合材を設ける工程と、
前記半導体素子の厚み方向断面形状が、上側表面から下側方向に向かって長さが大きくなるように、端部表面から45度から90度未満の角度を持って形成されている凸部を前記焼結性金属接合材の外周部分と接する部分に有し、前記焼結性金属接合材によっては接合されない、Niを主原料とする材料により形成している治具を、前記基板電極上に装着する工程と、
前記半導体素子を、前記焼結性金属接合材上、かつ前記治具の凸部の内側に搭載する工程と、
前記半導体素子と前記絶縁基板とを接合する際に、前記半導体素子の表面側に、前記半導体素子を覆うように設けられた緩衝材を介して、前記半導体素子を加圧し加熱する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 焼結性金属接合材によって半導体素子と絶縁基板とを接合することにより、前記半導体素子を前記絶縁基板に実装する半導体装置の製造方法であって、
前記絶縁基板上に設けた凹部を有する基板電極に、前記焼結性金属接合材を塗布する工程と、
前記基板電極の凹部の外周端面の上端で当該凹部に外接する部分が、前記基板電極の凹部で前記半導体素子の厚み方向断面形状が、上側表面から下側方向に向かって長さが大きくなるように、端部表面から45度から90度未満の角度を持って形成されている部分を有し、前記焼結性金属接合材によっては接合されない、Niを主原料とする材料により形成している治具を装着する工程と、
前記半導体素子側から前記半導体素子と前記絶縁基板とを接合するために、前記半導体素子を覆うように設けられた緩衝材を介して、前記半導体素子を加圧し加熱する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記基板電極の凹部に前記焼結性金属接合材を充填した後、加圧処理および加熱処理により前記絶縁基板に前記半導体素子を接合することにより、前記半導体素子の底面および側面を前記焼結性金属接合材で接合することを特徴とする請求項6に記載の半導体装置の製造方法。
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---|---|---|---|---|
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Families Citing this family (4)
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---|---|---|---|---|
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KR20220047981A (ko) * | 2019-08-26 | 2022-04-19 | 린텍 가부시키가이샤 | 적층체의 제조 방법 |
JP7023302B2 (ja) * | 2020-02-04 | 2022-02-21 | 田中貴金属工業株式会社 | 導電性接合材料を備える接合部材及び接合方法 |
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005056873A (ja) * | 2003-08-01 | 2005-03-03 | Hitachi Ltd | 半導体パワーモジュール |
JP2008311366A (ja) * | 2007-06-13 | 2008-12-25 | Denso Corp | 樹脂封止型半導体装置 |
JP2011249257A (ja) * | 2010-05-31 | 2011-12-08 | Hitachi Ltd | 焼結銀ペースト材料及び半導体チップ接合方法 |
JP2014127537A (ja) * | 2012-12-26 | 2014-07-07 | Hitachi Power Semiconductor Device Ltd | 導電性接合材料を用いた半導体装置及びその半導体装置の製造方法。 |
JP2014135411A (ja) * | 2013-01-11 | 2014-07-24 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP2014239170A (ja) * | 2013-06-10 | 2014-12-18 | 三菱電機株式会社 | 電力用半導体装置の製造方法および電力用半導体装置 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005056873A (ja) * | 2003-08-01 | 2005-03-03 | Hitachi Ltd | 半導体パワーモジュール |
JP2008311366A (ja) * | 2007-06-13 | 2008-12-25 | Denso Corp | 樹脂封止型半導体装置 |
JP2011249257A (ja) * | 2010-05-31 | 2011-12-08 | Hitachi Ltd | 焼結銀ペースト材料及び半導体チップ接合方法 |
JP2014127537A (ja) * | 2012-12-26 | 2014-07-07 | Hitachi Power Semiconductor Device Ltd | 導電性接合材料を用いた半導体装置及びその半導体装置の製造方法。 |
JP2014135411A (ja) * | 2013-01-11 | 2014-07-24 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP2014239170A (ja) * | 2013-06-10 | 2014-12-18 | 三菱電機株式会社 | 電力用半導体装置の製造方法および電力用半導体装置 |
JP2016100424A (ja) * | 2014-11-20 | 2016-05-30 | 三菱電機株式会社 | パワーモジュール |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7416421B2 (ja) | 2020-08-05 | 2024-01-17 | アーキヤマデ株式会社 | アンカー用下孔形成方法、及び、それに用いられる削り落とし具 |
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