KR20220146840A - 몰딩층을 포함하는 반도체 패키지 - Google Patents

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KR20220146840A
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molding
semiconductor package
layer
insulating layer
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Abstract

반도체 패키지는 반도체 칩, 상기 반도체 칩 아래에 배치되고, 중앙 영역 및 테두리 영역의 일부에 배치되는 하부 절연층 및 상기 테두리 영역의 나머지 일부에 형성된 트랜치를 포함하는 하부 재배선층, 상기 하부 재배선층 아래에 배치되는 복수의 외부 연결 단자, 상기 하부 재배선층 상에 배치되어 상기 반도체 칩의 측면을 감싸는 제1 몰딩부 및 상기 트랜치에 배치되고, 상기 하부 절연층의 측면에 접하는 제2 몰딩부를 포함하는 몰딩층 및 상기 몰딩층 상에 배치되는 상부 재배선층을 포함하고, 상기 테두리 영역에 배치되는 상기 하부 절연층의 측면 및 상기 제2 몰딩부의 측면은 공면을 이룬다.

Description

몰딩층을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING MOLDING LAYER}
본 개시는 몰딩층을 포함하는 반도체 패키지에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 크기 또한 미세화 되고 있다. 또한 반도체 패키지는 고용량의 데이터를 처리할 것이 요구된다. 이에 따라, 복수의 반도체 칩들이 실장된 반도체 패키지 구조가 적용되고 있다. 한편, 반도체 소자의 고집적화 및 고성능화에 따라 반도체 소자에서 과도한 방출열이 발생할 수 있다. 이에 따라 반도체 패키지에 휨(Warpage) 현상이 발생할 수 있다.
본 개시의 실시예들에 따른 과제는 휨 현상이 개선된 반도체 패키지를 제공하는 데 있다.
본 개시의 일 실시예에 따른 반도체 패키지는, 반도체 패키지는 반도체 칩, 상기 반도체 칩 아래에 배치되고, 중앙 영역 및 테두리 영역의 일부에 배치되는 하부 절연층 및 상기 테두리 영역의 나머지 일부에 형성된 트랜치를 포함하는 하부 재배선층, 상기 하부 재배선층 아래에 배치되는 복수의 외부 연결 단자, 상기 하부 재배선층 상에 배치되어 상기 반도체 칩의 측면을 감싸는 제1 몰딩부 및 상기 트랜치에 배치되고, 상기 하부 절연층의 측면에 접하는 제2 몰딩부를 포함하는 몰딩층 및 상기 몰딩층 상에 배치되는 상부 재배선층을 포함하고, 상기 테두리 영역에 배치되는 상기 하부 절연층의 측면 및 상기 제2 몰딩부의 측면은 공면을 이룬다.
본 개시의 일 실시예에 따른 반도체 패키지는 반도체 칩, 상기 반도체 칩 아래에 배치되는 하부 재배선층, 상기 반도체 칩 위에 배치되고, 중앙 영역 및 테두리 영역의 일부에 배치되는 상부 절연층 및 상기 테두리 영역의 나머지 일부에 형성된 제1 트랜치를 포함하는 상부 재배선층 및 상기 하부 재배선층 상에 배치되고, 상기 반도체 칩의 측면을 감싸는 제1 몰딩부 및 상기 제1 트랜치에 배치되고, 상기 상부 절연층의 측면에 접하는 제2 몰딩부를 포함하는 몰딩층을 포함하고, 상기 테두리 영역에 배치되는 상기 상부 절연층의 측면 및 상기 제1 몰딩부의 측면은 공면을 이루고, 상기 제2 몰딩부의 높이는 상기 상부 재배선층의 높이와 동일하다.
본 개시의 일 실시예에 따른 반도체 패키지는 반도체 칩;
상기 반도체 칩 아래에 배치되고, 중앙 영역 및 테두리 영역의 일부에 배치되는 하부 절연층 및 상기 테두리 영역의 나머지 일부에 형성된 트랜치, 상기 하부 절연층 내에 배치되는 하부 재배선 패턴, 상기 하부 절연층의 하부에 배치되는 UBM(under bμmp metallization) 패드 및 상기 하부 재배선 패턴의 사이 및 상기 하부 재배선 패턴 및 상기 UBM 패드의 사이를 연결하는 하부 도전성 비아를 포함하는 하부 재배선층, 상기 반도체 칩 및 상기 하부 재배선층 사이에 배치되는 언더필, 상기 하부 재배선층 아래에 배치되어, 상기 UBM 패드와 연결되는 외부 연결 단자, 상기 하부 재배선층 상에 배치되어 상기 반도체 칩의 측면을 감싸는 제1 몰딩부 및 상기 트랜치에 배치되고, 상기 하부 절연층의 측면에 접하는 제2 몰딩부를 포함하는 몰딩층 및 상기 몰딩층 상에 배치되고, 상부 절연층 및 상기 상부 절연층에 배치되는 상부 재배선 패턴들 및 상기 상부 재배선 패턴들 사이를 연결하는 상부 도전성 비아를 포함하는 상부 재배선층 및 상기 하부 재배선층 상에 배치되어, 상기 하부 재배선 패턴 및 상기 상부 도전성 비아를 연결하는 연결 비아를 포함하고, 상기 테두리 영역에 배치되는 상기 하부 절연층의 측면 및 상기 제2 몰딩부의 측면은 공면을 이루고, 상기 테두리 영역의 일부는 상기 테두리 영역의 모서리 부분 또는 중앙 부분이다.
본 개시의 실시예들에 따르면, 재배선층의 측면에 트랜치를 형성하고 상기 트랜치에 몰딩층을 형성함으로써, 반도체 패키지의 휨 현상이 개선될 수 있다.
도 1a은 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다.
도 1b는 도 1a의 I-I'에 따른 단면도이다.
도 1c는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다.
도 2a 내지 도 2e는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다.
도 4a는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다.
도 4b 도 4a의 III-III'선에 따른 단면도이다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다.
도 6a는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다.
도 6b는 도 6a의 IIIII-IIIII'에 따른 단면도이다.
도 6c는 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다.
도 8a는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다.
도 8b는 본 개시의 도 8a의 b-b'에 따른 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 11은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1a은 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다. 도 1b는 도 1a의 I-I'에 따른 단면도이다. 도 1c는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(10)는 하부 재배선층(110), 외부 연결 단자(120), 반도체 칩(130), 언더필(140), 연결 비아(150), 몰딩층(160) 및 상부 재배선층(170)을 포함할 수 있다.
하부 재배선층(110)은 반도체 패키지(10)의 하부에 배치될 수 있다. 하부 재배선층(110)은 복수의 하부 절연층(111)들, 복수의 트랜치(113)들, 복수의 하부 재배선 패턴(115)들, 복수의 하부 도전성 비아(117)들 및 UBM(under bump metallization) 패드(119)를 포함할 수 있다.
반도체 패키지(10)는 중앙 영역(CR)과 테두리 영역(ER)을 포함할 수 있다. 평면적 관점에서, 중앙 영역(CR)은 반도체 패키지(10)의 중심부를 포함하며, 사각형 형상을 가질 수 있다. 테두리 영역(ER)은 중앙 영역(CR)을 둘러쌀 수 있다. 테두리 영역(ER)은 반도체 패키지(10)의 외측면을 따라 연장될 수 있으며, 평면적 관점에서 사각 림 형상을 가질 수 있다. 예를 들어, 중앙 영역(CR)의 폭(L1)은 10mm 내지 15mm일 수 있고, 테두리 영역(ER)의 폭(L2)은 200μm 내지 400μm일 수 있다.
복수의 하부 절연층(111)들은 중앙 영역(CR)의 전부 및 테두리 영역(ER)의 일부에 배치될 수 있다. 복수의 하부 절연층(111)들은 중앙 영역(CR)에 배치되는 바디부(BD)와 테두리 영역(ER)에 배치되는 복수의 돌출부(PU1, PU2, PU3, PU4)를 포함할 수 있다. 복수의 하부 절연층(111)들은 제1 내지 제4 돌출부(PU1, PU2, PU3, PU4)를 포함할 수 있다. 각각의 돌출부(PU1, PU2, PU3, PU4)들은 평면적 관점에서 L자 형상을 가질 수 있다. 각각의 돌출부(PU1, PU2, PU3, PU4)들은 바디부(BD)들의 4개의 모서리(M) 각각에 접하며, 바디부(BD)의 테두리(E)의 일부와 접할 수 있다. 바디부(BD)의 테두리(E)는 중앙 영역(CR)을 정의하는 경계선(BL)과 수직으로 얼라인될 수 있다.
복수의 트랜치(113)들이 테두리 영역(ER)에 위치할 수 있다. 복수의 트랜치(113)들은 테두리 영역(ER) 중 복수의 돌출부(PU1, PU2, PU3, PU4)들이 배치된 일부 영역 외의 나머지 일부 영역에 형성될 수 있다. 복수의 돌출부(PU1, PU2, PU3, PU4)들과 바디부(BD)에 의해 복수의 트랜치(113)가 정의될 수 있다. 서로 가장 가깝게 위치하는 2개의 돌출부들 각각의 내측면(IS)과 바디부(BD)의 테두리(E)에 의해 트랜치(113)가 정의될 수 있다. 복수의 트랜치(113)들은 서로 이격될 수 있다.
하부 절연층(111)들은 제1 하부 절연층(111a), 상면이 제1 하부 절연층(111a)의 하면과 접하는 제2 하부 절연층(111b), 상면이 제2 하부 절연층(111b)의 하면과 접하는 제3 하부 절연층(111c) 및 상면이 제3 하부 절연층(111c)과 접하는 제4 하부 절연층(111d)을 포함할 수 있다. 예를 들어, 하부 절연층(111)은 ABF(Ajinomoto Build-up Film), 에폭시(epoxy), 또는 폴리이미드(polyimide) 또는 감광성 폴리머 중 적어도 하나를 포함할 수 있다. 감광성 폴리머는 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
복수의 하부 재배선 패턴(115)들은 제1 하부 절연층(111a) 상에 배치되는 제1 하부 재배선 패턴(115a), 제1 하부 절연층(111a) 내에 배치되는 제2 하부 재배선 패턴(115b), 제2 하부 절연층(111b) 내에 배치되는 제3 하부 재배선 패턴(115c) 및 제3 하부 절연층(111c) 내에 배치되는 제4 하부 재배선 패턴(115d)을 포함할 수 있다. 예를 들어, 하부 재배선 패턴(115)들은 패턴 구리, 니켈, 스테인리스 스틸 또는 베릴륨 구리(berylliμm copper)와 같은 구리 합금을 포함할 수 있다.
복수의 하부 도전성 비아(117)들은 제1 하부 절연층(111a)을 관통하여 제1 하부 재배선 패턴(115a) 및 제2 하부 재배선 패턴(115b)을 전기적으로 연결하는 제1 하부 도전성 비아(117a), 제2 하부 절연층(111b)을 관통하여 제2 하부 재배선 패턴(115b) 및 제3 하부 재배선 패턴(115c)을 전기적으로 연결하는 제2 하부 도전성 비아(117b) 및 제3 하부 절연층(111c)을 관통하여 제3 하부 재배선 패턴(113c) 및 제4 하부 재배선 패턴(113d)을 전기적으로 연결하는 제3 하부 도전성 비아(117c) 및 제4 하부 재배선 패턴(113d) 및 UBM 패드(119)를 전기적으로 연결하는 제4 하부 도전성 비아(117d)를 포함할 수 있다. 예를 들어, 하부 도전성 비아(117)들은 구리, 니켈, 스테인리스 스틸 또는 베릴륨 구리와 같은 구리 합금을 포함할 수 있다.
UBM 패드(119)는 제4 하부 절연층(111d)의 하부에 배치될 수 있다. UBM 패드(119)의 하면은 노출될 수 있고, 제4 하부 절연층(111d)의 하면과 공면을 이룰 수 있다. 예를 들어, UBM 패드(119)는 구리(copper)를 포함할 수 있다. 일 실시예에서, 하부 재배선층(110)은 PCB(printed circuit board)일 수 있다. 다른 실시예에 있어서, 하부 재배선층(110)은 세라믹, 플라스틱, 그래스 또는 고분자 유기물을 포함하는 절연체를 포함하는 패키지 기판일 수도 있다.
외부 연결 단자(120)는 하부 재배선층(110)의 아래에 배치될 수 있다. 외부 연결 단자(120)는 UBM 패드(119)와 연결될 수 있다. 예를 들어, 외부 연결 단자는 솔더볼 또는 솔더 범프일 수 있다.
반도체 칩(130)은 하부 재배선층(110)의 위에 배치될 수 있다. 반도체 칩(130)은 하부 재배선층(110)의 중앙에 배치될 수 있다. 도면에는 하나의 반도체 칩(130)만을 도시하였으나, 이는 일 예시이며 반도체 칩(130)은 복수일 수 있다. 예를 들어, 반도체 칩(130)은 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(application processor; AP) 칩, CPU, GPU, 모뎀, ASIC(application-specific IC) 및 FPGA(Field Programmable Gate Array) 등의 로직 칩 또는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등의 휘발성 메모리, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 비휘발성 메모리 칩, 플래시 메모리 또는 HBM(high bandwidth memory)이거나, 이들의 조합으로 구성될 수 있다.
반도체 칩(130)은 도전성 패드(131)를 포함할 수 있다. 도전성 패드(131)는 반도체 칩(130)의 하면 상에 배치될 수 있다. 예를 들어, 도전성 패드(131)는 ED(Electrolytically Deposited) 구리 포일(copper foil), RA(rolled-annealed) 구리 포일, 스테인리스 스틸 포일(stainless steel foil), 알루미늄 포일(alμminμm foil), 최극박 구리 포일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper) 및 구리 합금(copper alloys) 중 적어도 하나를 포함할 수 있다
언더필(140)은 하부 재배선층(110) 및 반도체 칩(130) 사이에 개재될 수 있다. 언더필(140)은 하부 재배선층(110) 및 반도체 칩(130) 사이의 공간을 채울 수 있다. 언더필(140)은 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 내부 연결 단자(141)는 재배선층(110)과 반도체 칩(130) 사이에 배치될 수 있다. 내부 연결 단자(141)는 제1 재배선 패턴(115a) 및 도전성 패드(131)를 전기적으로 연결할 수 있다. 예를 들어, 내부 연결 단자(141)는 솔더볼일 수 있다.
연결 비아(150)는 하부 재배선층(110) 상에 배치될 수 있다. 연결 비아(150)의 하면은 제1 하부 재배선 패턴(115a)의 상면과 접할 수 있다. 연결 비아(150)는 하부 재배선층(110) 및 상부 재배선층(170)을 전기적으로 연결할 수 있다. 도면에는 하부 재배선층(110)의 일측 및 타측에 각각 3개의 연결 비아(150)들이 배치되어 있으나, 이는 일 예시이며 이에 한정하지 아니한다.
몰딩층(160)은 하부 재배선층(110) 상에 배치되는 제1 몰딩부(161) 및 제1 몰딩부(161)로부터 수직 하방으로 연장되는 복수의 제2 몰딩부(163)들을 포함할 수 있다. 제1 몰딩부(161)는 반도체 칩(130), 언더필(140) 및 복수의 연결 비아(150)들의 양측면을 둘러쌀 수 있다. 제1 몰딩부(161)의 하면은 하부 재배선층(110)의 상면과 공면을 이룰 수 있다. 예를 들어, 제1 몰딩부(161)의 폭(L4)은 10mm 내지 16mm일 수 있다.
복수의 제2 몰딩부(163)들은 복수의 트랜치(113)들 내에 배치될 수 있다. 복수의 제2 몰딩부(163)들의 외측면은 제1 몰딩부(161)의 외측면과 얼라인될 수 있다. 복수의 제2 몰딩부(163)들의 하면은 하부 재배선층(110)의 하면과 공면을 이룰 수 있다. 복수의 제2 몰딩부(163)들은 복수의 트랜치(113)들에 의해 노출되는 복수의 하부 절연층(111)들의 바디부(BD)의 테두리(E)에 접할 수 있다. 복수의 제2 몰딩부(163)들은 복수의 트랜치(113)들에 의해 노출되는 복수의 돌출부(PU1, PU2, PU3, PU4)들 각각의 내측면(IS)에 접할 수 있다. 복수의 제2 몰딩부(163)들의 외측면은 테두리 영역(ER)에 배치되는 복수의 하부 절연층(111)들의 복수의 돌출부(PU1, PU2, PU3, PU4)들의 외측면과 공면을 이룰 수 있다. 복수의 제2 몰딩부(163) 각각의 최소 폭(L5)은 테두리 영역(ER)의 폭(L2)과 동일할 수 있다.
상부 재배선층(170)은 몰딩층(160) 상에 배치될 수 있다. 상부 재배선층(170)은 평면적 관점에서 사각 플레이트 형상을 가질 수 있다. 상부 재배선층(170)은 반도체 패키지(10)의 중앙 영역(CR) 및 테두리 영역(ER)과 수직으로 완전히 중첩될 수 있다. 상부 재배선층(170)은 하부 재배선층(110)의 바디부(BD), 복수의 돌출부(PU1, PU2, PU3, PU4)들, 및 복수의 트랜치(113)들과 수직으로 중첩될 수 있다.
상부 재배선층(170)은 복수의 상부 절연층(171)들, 복수의 재배선 패턴(173)들 및 복수의 도전성 비아(175)들을 포함할 수 있다. 복수의 절연층(171)들은 하면이 제1 몰딩부(161)의 상면과 접하는 제1 상부 절연층(171a), 하면이 제1 상부 절연층(171a)의 상면과 접하는 제2 상부 절연층(171b), 하면이 제2 상부 절연층(171b)의 상면과 접하는 제3 상부 절연층(171c) 및 하면이 제3 상부 절연층(171c)의 상면과 접하는 제4 상부 절연층(171d)을 포함할 수 있다. 복수의 상부 절연층(171)들은 복수의 하부 절연층(111)들과 동일한 물질로 구성될 수 있다.
복수의 상부 재배선 패턴(173)들은 제2 상부 절연층(171b)에 내에 배치되는 제1 상부 재배선 패턴(173a), 제3 상부 절연층(171c)에 내에 배치되는 제2 상부 재배선 패턴(173b) 및 제4 상부 절연층(171d) 내에 배치되는 제3 상부 재배선 패턴(173c)을 포함할 수 있다. 복수의 상부 재배선 패턴(173)들은 복수의 하부 재배선 패턴(115)들과 동일한 물질로 구성될 수 있다.
복수의 상부 도전성 비아(175)들은 제1 상부 절연층(171a)을 관통하여 연결 비아(150)와 제1 상부 재배선 패턴(173a)을 연결하는 제1 상부 도전성 비아(175a), 제2 상부 절연층(171b)을 관통하여 제1 상부 재배선 패턴(173a)과 제2 상부 재배선 패턴(173b)을 연결하는 제2 상부 도전성 비아(175b) 및 제3 상부 재배선 패턴(173c)을 관통하여 제2 상부 재배선 패턴(173b)과 제3 상부 재배선 패턴(173c)을 연결하는 제3 상부 도전성 비아(175c)를 포함할 수 있다. 복수의 상부 도전성 비아(175)들은 복수의 하부 도전성 비아(117)들과 동일한 물질로 구성될 수 있다.
도 2a 내지 도 2e는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법의 단면도이다.
도 2a를 참조하면, 캐리어(CA) 상에 제4 하부 절연층(1111d) 중 일부를 형성하고, 제4 하부 절연층(1111d)의 일부의 상부가 개구된 트랜치를 형성하고, 트랜치 내에 UBM 패드(119)를 형성할 수 있다. UBM 패드(119)를 도금 공정에 의해 형성될 수 있다. 이후, 제4 하부 절연층(1111d)의 나머지 일부를 형성하고, 제3 하부 절연층(1111c)의 일부를 형성하고, 제4 하부 절연층(1111d)의 나머지 일부 및 제3 하부 절연층(1111c)의 일부에 상부가 개구된 트랜치를 형성하고 트랜치 내에 제4 하부 재배선 패턴(115d) 및 제4 하부 도전성 비아(117d)를 형성할 수 있다. 제4 하부 재배선 패턴(115d) 및 제4 하부 도전성 비아(117d)는 도금 공정에 의해 형성될 수 있다. 이와 같은 과정을 반복하여 하부 재배선층(1110)을 형성할 수 있다. 예를 들어, 하부 재배선층(1110)의 폭(L6)은 10mm 내지 16mm일 수 있다.
도 2b를 참조하면, 하부 재배선층(1110) 상에 내부 연결 단자(141)를 배치하고, 내부 연결 단자(141)상에 반도체 칩(130)을 배치하여 반도체 칩(130)을 실장할 수 있다. 이후, 반도체 칩(130)의 아래에 언더필(140)을 형성하고, 하부 재배선층(110) 상에 연결 비아(150)를 형성할 수 있다.
도 2c를 참조하면, 하부 재배선층(1110)의 일부를 제거할 수 있다. 하부 재배선층(1110)의 일부를 제거하여 트랜치를 형성할 수 있다. 예를 들어, 하부 재배선층(1110)의 제거된 부분의 최소 폭은 100 μm 내지 200μm일 수 있다. 즉, 트랜치의 최소 폭은 100μm 내지 200μm일 수 있다. 일부가 제거된 하부 재배선층(110)의 폭(L7)은 10mm 내지 15mm일 수 있다.
도 2d를 참조하면, 하부 재배선층(110) 상에 몰딩층(160)을 형성할 수 있다. 몰딩층(160)은 몰드 금형 방식에 의해 생성될 수 있다.
도 2e를 참조하면, 몰딩층(160) 상에 상부 재배선층(170)을 형성할 수 있고, 캐리어(CA)를 제거하고, 하부 재배선층(110) 아래에 외부 연결 단자(120)를 형성할 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다. 반도체 패키지(20)의 II-II'에 따른 단면도는 도 1b와 동일할 수 있다.
도 3을 참조하면, 복수의 하부 절연층(111)들은 중앙 영역(CR)에 배치되는 바디부(BD)와 테두리 영역(ER)에 배치되는 복수의 돌출부(PU1, PU2, PU3, PU4)들을 포함할 수 있다. 예를 들어, 복수의 하부 절연층(111)들은 제1 내지 제4 돌출부(PU1, PU2, PU3, PU4)들을 포함할 수 있다. 복수의 돌출부(PU1, PU2, PU3, PU4)들은 테두리 영역(ER)의 일부에 배치될 수 있다. 각각의 돌출부(PU1, PU2, PU3, PU4)들은 바디부(BD)의 테두리(E)의 일부에 접할 수 있다. 각각의 돌출부(PU1, PU2, PU3, PU4)들은 바디부(BD)의 4개의 모서리(M)와 4개의 모서리(M)에 인접한 테두리(E) 일부를 노출할 수 있다.
복수의 트랜치(113)들이 복수의 하부 절연층(111)들의 바디부(BD)와 복수의 돌출부(PU1, PU2, PU3, PU4)들에 의해 정의될 수 있다. 복수의 트랜치(113)들 각각은 바디부(BD)의 모서리(M)와 모서리(M)에 인접한 테두리(E) 일부를 노출할 수 있다. 복수의 트랜치(113)들 각각은 복수의 돌출부(PU1, PU2, PU3, PU4)들의 내측면(IS)들을 노출할 수 있다. 복수의 트랜치(113)들 각각은 평면적 관점에서 L자 형상을 가질 수 있다.
복수의 제2 몰딩부(163)들이 복수의 트랜치(113)들 내에 배치될 수 있다. 복수의 제2 몰딩부(163)들은 복수의 트랜치(113)들에 의해 노출된 바디부(BD)의 테두리(E) 및 복수의 돌출부(PU1, PU2, PU3, PU4)들의 내측면(IS)들에 접할 수 있다. 복수의 제2 몰딩부(163)들은 평면적 관점에서 각각 L자 형상을 가질 수 있다. 평면적 관점에서, 복수의 제2 몰딩부(163)들은 서로 복수의 돌출부(PU1, PU2, PU3, PU4)들에 의해 이격될 수 있다. 복수의 제2 몰딩부(163)들의 외측면은 테두리 영역(ER)에 배치되는 하부 절연층(111)의 외측면과 공면을 이룰 수 있다.
도 4a는 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다. 도 4b는 도 4a의 III-III'선에 따른 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 패키지(30)는 도 1b의 반도체 패키지(10)에 비하여 몰딩층(160)이 제3 몰딩부(165)를 더 포함하는 것에 차이가 있다. 제3 몰딩부(165)는 하부 재배선층(110) 및 제2 몰딩부(163)들의 아래에 배치될 수 있다. 제3 몰딩부(165)는 하부 재배선층(110)의 하면을 덮을 수 있다. 제3 몰딩부(165)는 제2 몰딩부(163)의 하면을 덮을 수 있다. 제3 몰딩부(165)는 제1 몰딩부(161) 및 제2 몰딩부(163)와 일체로 형성될 수 있다.
제3 몰딩부(165)는 하부 재배선층(110)의 하면의 일부를 덮을 수 있다. 제3 몰딩부(165)는 하부 재배선층(110)의 하면의 일부를 노출할 수 있다. 일 실시예에 있어서, 제3 몰딩부(165)는 평면적 관점에서 십자 모양을 가질 수 있다. 제3 몰딩부(165)는 하부 재배선층(110) 하면 중 하부 재배선층(110)의 모서리를 포함하는 일부 영역을 노출할 수 있다. 제3 몰딩부(165)에는 UBM 패드(119)를 노출하는 홈(167)이 형성될 수 있다. 홈(167) 내에 외부 연결 단자(120)의 일부가 배치될 수 있다. 제3 몰딩부(165)의 높이(L8)는 외부 연결 단자(120)의 높이보다 작을 수 있다. 예를 들어, 제3 몰딩부(165)의 높이(L8)는 40μm 내지 60μm일 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다. 반도체 패키지(40)의 IIII-IIII'에 따른 단면도는 도 4b와 동일할 수 있다.
도 4b 및 도 5를 참조하면, 반도체 패키지(40)의 하부 절연층(111)은 도 3의 하부 절연층(111)과 동일한 특징을 가지며, 제3 몰딩층(160)을 더 포함하는 것에만 차이가 있다. 제3 몰딩부(165)는 하부 절연층(111) 하면의 일부를 덮고, 나머지 일부를 노출할 수 있다. 일 실시예에 있어서, 제3 몰딩층(160)은 서로 이격되는 제1 부분(165a)과 제2 부분(165b)을 포함할 수 있다. 제1 부분(165a)은 복수의 하부 절연층(111)의 제1 돌출부(PU1, PU2, PU3, PU4)의 하면을 덮을 수 있다. 제1 부분(165a)은 제1 돌출부(PU1, PU2, PU3, PU4)에 인접하게 위치하는 2 개의 트랜치(113)들 및 이들 내에 배치되는 2개의 제2 몰딩부(163)들과 수직으로 중첩할 수 있다. 제1 부분(165a)은 제1 돌출부(PU1, PU2, PU3, PU4)에 인접하게 위치하는 바디부(BD)의 일부를 덮을 수 있다. 제2 부분(165b)은 제1 돌출부(PU1, PU2, PU3, PU4)와 대면하는 제3 돌출부(PU1, PU2, PU3, PU4)의 하면을 덮을 수 있다. 제2 부분(165b)은 제3 돌출부(PU1, PU2, PU3, PU4)에 인접하게 위치하는 2개의 트랜치(113)들 및 이들 내에 배치되는 2개의 제2 몰딩부(163)들과 수직으로 중첩할 수 있다. 제1 부분(165a)과 제2 부분(165b) 사이로 서로 대면하는 제2 돌출부(PU1, PU2, PU3, PU4)와 제4 돌출부(PU1, PU2, PU3, PU4)가 노출될 수 있다. 제1 부분(165a)과 제2 부분(165b) 사이로 제2 돌출부(PU1, PU2, PU3, PU4)와 제4 돌출부(PU1, PU2, PU3, PU4) 사이의 바디부(BD)의 일부가 노출될 수 있다.
도 6a는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다. 도 6b는 도 6a의 IIIII-IIIII'에 따른 단면도이다. 도 6c는 본 개시의 일 실시예에 따른 반도체 패키지의 하면도이다.
도 6a 내지 도 6c를 참조하면, 반도체 패키지(50)는 하부 재배선층(110)의 복수의 하부 절연층(111)들이 중앙 영역(CR) 및 테두리 영역(ER)과 수직으로 완전히 중첩되며, 평면적으로 사각 플레이트 형상을 갖는 점, 상부 재배선층(170)들의 복수의 상부 절연층(171)들이 복수의 트랜치(174)들을 갖는 점, 및 몰딩층(160)이 상기 복수의 트랜치(174)들 내에 배치되는 제2 몰딩부(164)들을 포함하는 것을 제외하고는, 도 1a 내지 도 1b에서 설명한 반도체 패키지(10)와 동일한 특징을 갖는다.
복수의 상부 절연층(171)들은 중앙 영역(CR)의 전부 및 테두리 영역(ER)의 일부에 배치될 수 있다. 복수의 상부 절연층(171)들은 중앙 영역(CR)에 배치되는 바디부(BP)와 테두리 영역(ER)에 배치되는 복수의 돌출부(PP1)들을 포함할 수 있다. 복수의 상부 절연층(171)들은 제1 내지 제4 돌출부(PP1)를 포함할 수 있다. 각각의 돌출부(PP1)들은 평면적 관점에서 L자 형상을 가질 수 있다. 각각의 돌출부(PP1)들은 바디부(BP)들의 4개의 모서리(Ma) 각각에 접하며, 바디부(BP)의 테두리(E1)의 일부와 접할 수 있다.
복수의 상부 절연층(171)들에는 복수의 트랜치(174)들이 형성될 수 있다. 복수의 트랜치(174)들은 테두리 영역(ER)에 위치할 수 있다. 복수의 트랜치(174)들은 테두리 영역(ER) 중 복수의 돌출부(PP1)들이 배치된 일부 영역 외의 나머지 일부 영역에 형성될 수 있다. 복수의 돌출부(PP1)들과 바디부(BP)에 의해 복수의 트랜치(174)들이 정의될 수 있다. 서로 가장 가깝게 위치하는 2개의 돌출부들 각각의 내측면(IS1)과 바디부(BP)의 테두리(E1)에 의해 트랜치(174)가 정의될 수 있다. 복수의 트랜치(174)들은 서로 이격될 수 있다. 복수의 트랜치(174)들의 각각의 최소 폭(L10)은 테두리 영역(ER)의 최소 폭(L2)과 동일할 수 있다. 복수의 트랜치(174)들의 각각의 최소 폭(L10)은 대략 200μm 내지 400μm 일 수 있다.
몰딩층(160)은 제1 몰딩부(161)으로부터 수직 상방으로 연장되는 복수의 제2 몰딩부(164)들을 포함할 수 있다. 복수의 제2 몰딩부(164)들은 복수의 트랜치(174)들 내에 배치될 수 있다. 복수의 제2 몰딩부(164)들의 상면은 상부 재배선층(170)의 상면과 공면을 이룰 수 있다. 복수의 제2 몰딩부(164)들은 복수의 트랜치(174)들에 의해 노출되는 복수의 상부 절연층(171)들의 바디부(BP)의 테두리(E1)에 접할 수 있다. 복수의 제2 몰딩부(164)들은 복수의 트랜치(174)들에 의해 노출되는 복수의 돌출부(PP1)들 각각의 내측면에 접할 수 있다. 복수의 제2 몰딩부(164)들의 외측면은 복수의 돌출부(PP1)들의 외측면과 공면을 이룰 수 있다. 복수의 제2 몰딩부(164)들의 각각의 최소 폭(L11)은 테두리 영역(ER)의 최소 폭(L2)과 동일 할 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다. 반도체 패키지(60)의 a-a'에 따른 단면도는 도 6b와 동일할 수 있다.
도 7을 참조하면, 복수의 상부 절연층(171)들은 중앙 영역(CR)에 배치되는 바디부(BP)와 테두리 영역(ER)에 배치되는 복수의 돌출부(PP1)들을 포함할 수 있다. 예를 들어, 복수의 상부 절연층(171)들은 제1 내지 제4 돌출부(PP1)를 포함할 수 있다. 복수의 돌출부(PP1)들은 테두리 영역(ER)의 일부에 배치될 수 있다. 각각의 돌출부(PP1)들은 바디부(BP)의 테두리(E1)의 일부에 접할 수 있다. 각각의 돌출부(PP1)들은 바디부(BP)의 4개의 모서리(Ma)와 4개의 모서리(Ma)에 인접한 테두리(E1)의 일부를 노출할 수 있다.
복수의 트랜치(174)들이 복수의 상부 절연층(171)들의 바디부(BP)와 복수의 돌출부(PP1)들에 의해 정의될 수 있다. 복수의 트랜치(174)들 각각의 바디부(BP)의 모서리(Ma)와 모서리(Ma)에 인접한 테두리(E1) 일부를 노출할 수 있다. 복수의 트랜치(174)들 각각은 복수의 돌출부(PP1)들의 내측면(IS1)들을 노출할 수 있다. 복수의 트랜치(174)들 각각의 평면적 관점에서 L자 형상을 가질 수 있다.
복수의 제2 몰딩부(164)들이 복수의 트랜치(174)들 내에 배치될 수 있다. 복수의 제2 몰딩부(164)들은 복수의 트랜치(174)들에 의해 노출된 바디부(BP)의 테두리(E1) 및 복수의 돌출부(PP1)들의 내측면(IS1)들에 접할 수 있다. 복수의 제2 몰딩부(164)들은 평면적 관점에서 각각 L자 형상을 가질 수 있다. 평면적 관점에서, 복수의 제2 몰딩부(164)들은 서로 복수의 돌출부(PP1)들에 의해 이격될 수 있다. 복수의 제2 몰딩부(164)들의 외측면은 테두리 영역(ER) 내에 배치되는 상부 절연층(171)의 외측면과 공면을 이룰 수 있다.
도 8a는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다. 도 8b는 본 개시의 도 8a의 b-b'에 따른 단면도이다.
도 8a 및 도 8b 참조하면, 반도체 패키지(70)는 도 6a 내지 도 6c의 반도체 패키지(50)에 비하여 몰딩층(160)이 제3 몰딩부(179)를 더 포함하는 것에 차이가 있다. 제3 몰딩부(179)는 상부 재배선층 및 제2 몰딩부(164) 위에 배치될 수 있다. 제3 몰딩부(179)는 상부 재배선층(170)의 상면을 덮을 수 있다. 제3 몰딩부(179)는 제2 몰딩부(164)의 상면을 덮을 수 있다. 제3 몰딩부(179)는 제1 몰딩부(161) 및 제2 몰딩부(164)와 일체로 형성될 수 있다.
제3 몰딩부(179)는 상부 재배선층(170)의 상면의 일부를 덮을 수 있다. 제3 몰딩부(179)는 상부 재배선층(170)의 상면의 일부를 노출할 수 있다. 일 실시예에 있어서, 제3 몰딩부(179)는 평면적 관점에서 십자 모양을 가질 수 있다. 제3 몰딩부(179)는 상부 재배선층(170)의 상면 중 상부 재배선층(170)의 모서리(Ma)를 포함하는 일부 영역을 노출할 수 있다. 제3 몰딩부(179)에는 상부 재배선 패턴(173)을 노출하는 홈(177)이 형성될 수 있다. 홈(177)은 상부의 폭이 하부의 폭보다 클 수 있다. 제3 몰딩부(179)의 높이(L12)는 40μm 내지 60μm일 수 있다. 도 9는 본 개시의 일 실시예에 따른 반도체 패키지의 상면도이다. 반도체 패키지(80)의 c-c'에 따른 단면도는 도 8b와 동일할 수 있다.
도 9를 참조하면, 반도체 패키지(80)의 상부 절연층(171)은 도 7의 상부 절연층(171)과 동일한 특징을 가지며, 제3 몰딩부(179)를 더 포함하는 것에만 차이가 있다. 제3 몰딩부(179)는 상부 절연층(171)의 상면의 일부를 덮고, 나머지 일부를 노출할 수 있다. 일 실시예에 있어서, 제3 몰딩부(179)는 서로 이격되는 제1 부분(179a)과 제2 부분(179b)을 포함할 수 있다. 제1 부분(179a)은 복수의 상부 절연층(171)의 제1 돌출부(PP1)의 하면을 덮을 수 있다. 제1 부분(179a)은 제1 돌출부(PP1)에 인접하게 위치하는 2개의 트랜치(174)들 및 이들 내에 배치되는 2개의 제2 몰딩부(164)들과 수직으로 중첩할 수 있다. 제1 부분(179a)은 제1 돌출부(PP1)에 인접하게 위치하는 바디부(BP)의 일부를 덮을 수 있다. 제2 부분(179b)은 제1 돌출부(PP1)와 대면하는 제3 돌출부(PP1)의 하면을 덮을 수 있다. 제2 부분(179b)은 제3 돌출부(PP1)에 인접하게 위치하는 2개의 트랜치(174)들 및 이들 내에 배치되는 2개의 제2 몰딩부(164)들과 수직으로 중첩할 수 있다. 제1 부분(179a)과 제2 부분(179b) 사이로 서로 대면하는 제2 돌출부(PP1)와 제4 돌출부(PP1)가 노출될 수 있다. 제1 부분(179a)과 제2 부분(179b) 사이로 제2 돌출부(PP1)와 제4 돌출부(PP1) 사이의 바디부(BP)의 일부가 노출될 수 있다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 10을 참조하면, 반도체 패키지(90)의 하부 재배선층(110) 및 상부 재배선층(170)은 각각 복수의 트랜치(113, 174)를 포함할 수 있다. 반도체 패키지(90)의 하면도는 도 1a의 반도체 패키지(10)의 하면도, 도 3의 반도체 패키지(20)의 하면도, 도 4a의 반도체 패키지(30)의 하면도 또는 도 5의 반도체 패키지(40)의 하면도와 동일할 수 있다. 반도체 패키지(90)의 상면도는 도 6a의 반도체 패키지(50)의 상면도 도 7의 반도체 패키지(60)의 상면도, 도 8a의 반도체 패키지(70)의 상면도 또는 도 9의 반도체 패키지(80)의 상면도와 동일할 수 있다.
도 11은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 반도체 패키지(100)는 하부 반도체 패키지(100a) 및 상부 반도체 패키지(100b)를 포함할 수 있다. 하부 반도체 패키지(100a) 또는 상부 반도체 패키지(100b)는 도 1a 내지 도 1c의 반도체 패키지(10), 도 3의 반도체 패키지(20), 도 4a 및 도 4b의 반도체 패키지(30), 도 5의 반도체 패키지(40), 도 6a 내지 도 6c의 반도체 패키지(50), 도 7의 반도체 패키지(60) 도 8a 및 도 8b의 반도체 패키지(70) 도 9의 반도체 패키지(80) 및 도 10의 반도체 패키지(90) 중 하나일 수 있다. 하부 반도체 패키지(100a) 또는 상부 반도체 패키지(100b)는 메모리일 수 있다.
하부 반도체 패키지(100a) 상에 상부 반도체 패키지(100b)가 배치될 수 있다. 하부 반도체 패키지(100a)는 상부 반도체 패키지(100b)의 외부 연결 단자(100c)에 의해 상부 반도체 패키지(100b)와 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10, 20, 30, 40, 50, 60, 70, 80, 90: 반도체 패키지
110: 하부 재배선층
120: 외부 연결 단자
130: 반도체 칩
140: 언더필
150: 연결 비아
160: 몰딩층
170: 상부 재배선층

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩 아래에 배치되고, 중앙 영역 및 테두리 영역의 일부에 배치되는 하부 절연층 및 상기 테두리 영역의 나머지 일부에 형성된 트랜치를 포함하는 하부 재배선층;
    상기 하부 재배선층 아래에 배치되는 복수의 외부 연결 단자;
    상기 하부 재배선층 상에 배치되어 상기 반도체 칩의 측면을 감싸는 제1 몰딩부 및 상기 트랜치에 배치되고, 상기 하부 절연층의 측면에 접하는 제2 몰딩부를 포함하는 몰딩층; 및
    상기 몰딩층 상에 배치되는 상부 재배선층을 포함하고,
    상기 테두리 영역에 배치되는 상기 하부 절연층의 측면 및 상기 제2 몰딩부의 측면은 공면을 이루는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 하부 절연층은,
    상기 중앙 영역 내에 배치되는 바디부; 및
    상기 테두리 영역 내에 배치되며, 상기 바디부의 모서리들 각각에 접하는 복수의 돌출부들을 포함하며,
    상기 트랜치는 상기 바디부와 상기 복수의 돌출부들에 의해 정의되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 복수의 돌출부들 각각은,
    평면적 관점에서 L자 형상을 갖는, 반도체 패키지.
  4. 제1항에 있어서,
    상기 몰딩층은,
    상기 중앙 영역에 배치된 상기 하부 절연층의 하면의 적어도 일부를 덮는 제3 몰딩부를 더 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 제3 몰딩부는,
    평면적 관점에서 십자 모양을 갖는, 반도체 패키지.
  6. 제4항에 있어서,
    상기 제3 몰딩부의 높이는,
    상기 외부 연결 단자의 높이보다 작은, 반도체 패키지.
  7. 반도체 칩;
    상기 반도체 칩 아래에 배치되는 하부 재배선층;
    상기 반도체 칩 위에 배치되고, 중앙 영역 및 테두리 영역의 일부에 배치되는 상부 절연층 및 상기 테두리 영역의 나머지 일부에 형성된 제1 트랜치를 포함하는 상부 재배선층; 및
    상기 하부 재배선층 상에 배치되고, 상기 반도체 칩의 측면을 감싸는 제1 몰딩부 및 상기 제1 트랜치에 배치되고, 상기 상부 절연층의 측면에 접하는 제2 몰딩부를 포함하는 몰딩층을 포함하고,
    상기 테두리 영역에 배치되는 상기 상부 절연층의 측면 및 상기 제1 몰딩부의 측면은 공면을 이루고,
    상기 제2 몰딩부의 높이는 상기 상부 재배선층의 높이와 동일한, 반도체 패키지.
  8. 제7항에 있어서,
    상기 하부 재배선층의 측면은 상기 몰딩층의 측면과 얼라인되는 반도체 패키지.
  9. 제7항에 있어서,
    상기 몰딩층은,
    상기 제2 몰딩부 및 상기 상부 재배선층 상에 배치되고,
    상기 중앙 영역에 배치되는 상기 상부 절연층의 상면의 적어도 일부를 감싸는 제3 몰딩부를 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 하부 재배선층은,
    상기 중앙 영역 및 상기 테두리 영역의 일부에 배치되는 하부 절연층 및 상기 테두리 영역의 나머지 일부에 형성된 제2 트랜치를 포함하고,
    상기 몰딩층은,
    상기 제2 트랜치에 배치되어, 상기 하부 절연층의 하면의 적어도 일부를 감싸는 제4 몰딩부를 더 포함하는, 반도체 패키지.
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