KR20200011007A - 제어 가능한 스탠드오프를 갖는 팬-아웃 패키지 - Google Patents

제어 가능한 스탠드오프를 갖는 팬-아웃 패키지 Download PDF

Info

Publication number
KR20200011007A
KR20200011007A KR1020190078362A KR20190078362A KR20200011007A KR 20200011007 A KR20200011007 A KR 20200011007A KR 1020190078362 A KR1020190078362 A KR 1020190078362A KR 20190078362 A KR20190078362 A KR 20190078362A KR 20200011007 A KR20200011007 A KR 20200011007A
Authority
KR
South Korea
Prior art keywords
metal
dielectric layer
forming
interposer
package
Prior art date
Application number
KR1020190078362A
Other languages
English (en)
Other versions
KR102258947B1 (ko
Inventor
포-하오 차이
테치 웡
멩-웨이 초우
멩-리앙 린
포-야오 추앙
신-푸우 젱
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200011007A publication Critical patent/KR20200011007A/ko
Application granted granted Critical
Publication of KR102258947B1 publication Critical patent/KR102258947B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

방법은, 강성 유전체 층(rigid dielectric layer)을 형성하는 단계 및 강성 유전체층의 일부를 제거하는 단계를 포함하는, 인터포저를 형성하는 단계를 포함한다. 이 방법은, 패키지 컴포넌트를 상호접속 구조물에 본딩하는 단계와, 인터포저를 상호접속 구조물에 본딩하는 단계를 더 포함한다. 인터포저 내의 스페이서는 패키지 컴포넌트의 상단 표면과 접촉하는 하단 표면을 구비하며, 스페이서는 금속 피처(metal feature), 강성 유전체 층, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 피쳐를 포함한다, 다이 쏘우(die-saw)가 상호접속 구조물에 대해 수행된다.

Description

제어가능한 이격을 갖는 팬아웃 패키지{FAN-OUT PACKAGE WITH CONTROLLABLE STANDOFF}
우선권 주장 및 상호 참조
본 출원은 2018년 6월 29일자로 출원되고 여기에 참고로 포함된 "제어 가능한 스탠드오프를 갖는 팬-아웃 패키지"라는 명칭의 미국 특허 가출원 제62/692,027호의 이익을 주장한다.
반도체 기술의 진화에 따라, 반도체 칩/다이는 점차 소형화되고 있다. 한편, 더 많은 기능들이 반도체 다이에 통합될 필요가 있다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드를 더 작은 면적으로 패킹할 필요가 있고, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 상승한다. 결국, 반도체 다이의 패키징이 더욱 어려워지고, 이는 패키징의 수율에 악영향을 미친다.
종래의 패키지 기술은 두 가지 범주로 분류될 수 있다. 첫 번째 범주에서, 웨이퍼 상의 다이는 절단되기 전에 패키징된다. 이 패키징 기술은 보다 높은 처리량과 저렴한 비용과 같은 일부 유리한 특징을 가진다. 또한, 보다 적은 언더필 또는 성형 화합물이 필요하다. 그러나, 이 패키징 기술은 단점도 가지고 있다. 다이의 크기가 점점 더 작아지고 있어서, 각각의 패키지는 각각의 다이의 I/O 패드가 각각의 다이의 표면 바로 위의 영역에 제한되는 팬-인(fan-in) 타입 패키지 일 수 있기 때문이다. 제한된 다이 영역에 따라 I/O 패드의 피치의 제한으로 인해 I/O 패드의 수가 제한된다. 패드의 피치를 줄이려면 솔더 브리지(solder bridge)가 발생할 수 있다. 또한, 솔더 볼은 일정한 크기를 가져야 하며, 이는 다이의 표면에 패킹될 수 있는 솔더 볼의 수를 제한한다.
다른 범주의 패키징에서, 다이는 패키징되기 전에 웨이퍼로부터 소잉 절단된다. 이 패키징 기술의 장점은 팬-아웃(fan-out) 패키지를 형성할 수 있다는 것으로, 이는 다이 상의 I/O 패드를 다이보다 더 큰 영역으로 재배선할 수 있으므로 다이의 표면 상에 패킹된 I/O 패드의 수를 증가시킬 수 있다는 것을 의미한다. 이 패키징 기술의 다른 장점은 "알려진 양호한 다이들(known-good-dies)"가 패키징되고 결함이 있는 다이가 폐기되므로 결함이 있는 다이에 대해 비용과 노력을 낭비하지 않는다는 것이다. 팬-아웃 패키지는 휨이 발생한다. 이것은 패키지 기판에 팬-아웃 패키지의 본딩을 어렵게 하고, 각각의 솔더 결합이 실패될 수 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 피처(feature)들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1 내지 도 11a는 일부 실시예에 따른 인터포저(interposer)의 형성의 중간 단계의 횡단면도를 예시한다.
도 11b, 도 11c 및 도 11d는 일부 실시예에 따른 인터포저의 횡단면도를 예시한다.
도 12 내지 도 19a는 일부 실시예에 따른 인터포저 및 팬-아웃 패키지를 포함하는 패키지의 형성에서의 중간 단계의 횡단면도를 예시한다.
도 19b,도 19c, 도 19d 및 도 19e는 일부 실시예에 따른 패키지의 횡단면도를 예시한다.
도 20 내지 도 22는 일부 실시예에 따른 인터포저 및 팬-아웃 패키지를 포함하는 패키지의 형성에서의 중간 단계의 횡단면도를 예시한다.
도 23a, 도 23b, 도 23c 및 도 23d는 일부 실시예에 따른 금속 스페이서의 평면도를 예시한다.
도 24 및 도 25는 일부 실시예에 따라 패키지를 형성하기 위한 공정 흐름을 예시한다.
다음의 설명은 발명의 여러 가지 다른 피처의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 피처 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 피처가 직접 접촉되지 않을 수 있게 추가의 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
인터포저 및 팬-아웃 패키지를 포함하는 패키지 및 그 형성 방법은 다양한 실시예에 따라 제공된다. 패키지를 형성하는 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형례가 논의된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐 유사한 요소를 지정하는 데 유사한 참조 번호가 사용된다. 본 개시 내용의 일부 실시예에 따르면, 인터포저는 금속 스페이서 및/또는 강성 유전체 층을 포함하도록 구성되며, 인터포저의 본체는 금속 스페이서 및/또는 강성 유전체 층으로 구성된다. 강성 유전체 층은 그 다음 패터닝된다. 인터포저는 팬-아웃 패키지에 접합되며, 금속 스페이서 및/또는 강성 유전체 층은 인터포저와 패키지 사이의 스탠드오프 거리를 규정하는 데 사용된다.
도 1 내지 도 11a는 실시예에 따른 인터포저의 형성에 있어서의 중간 단계의 횡단면도를 예시한다. 도 1 내지 도 11a에 예시된 단계는 도 24에 예시된 공정 흐름(300)에도 개략적으로 예시된다.
도 1은 캐리어(20) 및 캐리어(20) 상에 형성된 릴리스 막(22)을 예시한다. 캐리어(20)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 캐리어(20)는 원형의 상면 형상을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 예를 들어, 캐리어(20)는 8인치 직경, 12인치 직경 등을 가질 수 있다. 릴리스 막(22)은 후속 단계에서 형성될 상부 구조체로부터 캐리어(20)와 함께 제거될 수 있는 중합체계 물질(예를 들어, 광-열-변환(LTHC) 물질)로 형성될 수 있다. 릴리스 막(22)은 캐리어(20) 상에 코팅될 수 있다.
금속 시드층(24)이 릴리스 막(22) 상에 형성된다. 본 개시 내용의 일부 실시예에 따르면, 금속 시드층(24)은 티타늄 층 및 이 티타늄 층 위의 구리층을 포함한다. 시드층은 구리층일 수 있는 단일층일 수 있다. 금속 시드층(24)은 예를 들어 물리적 기상 퇴적(PVD)을 이용하여 형성될 수 있다.
도금 마스크(26)가 금속 시드층(24) 위에 형성되고, 이후 예를 들어 포토 리소그래피 공정을 통해 패터닝된다. 본 개시 내용의 일부 실시예에 따르면, 도금 마스크(26)는 포토 레지스트로 형성된다. 개구들(28)이 도금 마스크(26)에 형성되며, 금속 시드층(24)의 일부가 개구(28)에 노출된다.
도 2를 참조하면, 도금 공정을 수행하여 금속 시드층(24)의 노출된 부분 상에 금속 재료를 도금하여 상세한 설명 전체에 걸쳐 금속 스페이서(30)로서 지칭되는 금속 피처(30)를 형성한다. 개별 공정은 도 24에 예시된 공정 흐름에서 302 공정으로서 예시된다. 도금된 금속 재료는 구리, 알루미늄, 텅스텐 등을 포함할 수 있다. 도금은 예를 들어, 전기 화학 도금, 무전해 도금 등을 이용하여 수행될 수 있다. 개구(28)는 형성된 금속 스페이서(30)를 원하는 형상을 가지도록 제한한다. 이어서, 도금 마스크(26)가 제거되어, 금속 시드층(24) 상에 금속 스페이서(30)를 남긴다. 금속 스페이서(30)의 제거는 애싱(ashing) 공정을 통해 이루어질 수 있다. 이후, 금속 시드층(24)이 노출된다. 금속 스페이서(30)의 상면 형상의 일부 예가 도 23a, 도 23b, 도 23c 및 도 23d에 예시되어 있으며, 이후의 단락에서 논의될 것이다.
다음으로, 도 3을 참조하면, 금속 스페이서(30)를 임베드하도록 강성층(32)이 형성된다. 개별 공정은 도 24에 예시된 공정 흐름에서 304 공정으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 강성층(32)은 일부 실시예에서 아지노모토 강화 막(Ajinomoto Build-up Film: ABF) 등일 수 있는 중합체로서 유전체 재료로 형성된다. 강성층(32)은 상부 인터포저(60')(예, 도 19a)의 휨을 견딜 정도로 강하기 때문에 붙여진 명칭이다. 형성 공정은 금속 스페이서(30) 상에 미리 형성된 막(예, ABF 막)을 적층하는 단계 및 가열 및 가압에 의해 막을 열 경화시키는 단계를 포함할 수 있다. 화학적 기계적 연마(CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 금속 스페이서(30) 및 강성층(32)의 상부 표면을 평탄화하도록 수행된다. 결국, 금속 스페이서(30)가 내부에 임베드되고 강성층(32)에 의해 둘러싸이며, 금속 스페이서(30)의 상부 표면은 강성층(32)의 상부 표면과 공면이 된다. 다른 실시예에 따르면, 강성층(32)의 형성은 중합체와 같은 유동성 재료를 분배하는 단계, 유동성 재료를 경화시키는 단계 및 평탄화 공정을 수행하는 단계를 포함한다. 또 다른 실시예에 따르면, 강성층(32)의 형성은 실리콘 산화물, 실리콘, 질화물 등과 같은 무기 재료를 퇴적한 다음 평탄화를 수행하는 것을 포함한다.
도 4는 금속 패드(34A)의 형성을 예시한다. 개별 공정은 도 24에 예시된 공정 흐름에서 306 공정으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 금속 패드(34A)는 도금을 통해 형성된다. 형성은 금속 시드층을 형성하는 단계, 도금 마스크(예, 포토 레지스트, 미도시됨)를 형성하고 패터닝하는 단계, 도금 마스크의 개구에 금속 패드(34A)를 도금하는 단계, 도금 마스크를 제거하는 단계 및 도금 마스크에 의해 이전에 피복된 금속 시드층의 부분들을 에칭하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 금속 시드층의 형성을 생략하여, 금속 시드층을 사용하지 않고 도금 마스크에 금속 패드(34A)가 도금된다. 금속 시드층(형성되는 경우)은 구리층, 또는 티타늄 층 위에 구리층을 포함하는 복합층 등으로 형성될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 금속 패드(34B)는 금속 패드(34A)가 형성되는 동시에 형성되고, 금속 패드(34B)는 금속 패드(34A)와 동일한 형성 공정을 공유한다. 개별 공정은 도 24에 예시된 공정 흐름에서 306 공정으로서 예시된다. 본 개시 내용의 다른 실시예에 따르면, 금속 패드(34B)는 형성되지 않는다. 따라서, 금속 패드(34B)는 그것이 형성될 수도 있고 형성되지 않을 수도 있음을 나타내기 위해 점선으로 예시된다. 금속 패드(34A 및 34B)는 개별적으로 및 전체적으로 금속 패드(34)로 지칭된다. 금속 패드(34B)는 전기적 접속을 위해 사용되지 않을 수 있고, 전기적 접속을 위해 사용되는 금속 패드(34A)와 구별하기 위해 다르게는 금속 플레이트로 지칭된다.
도 5는 기판(36)의 형성(또는 부착)과 금속 포일(38)의 적층을 예시한다. 개별 공정은 도 24에 예시된 공정 흐름에서 308 공정으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 기판(36)은 금속 패드(34) 상에 프리프레그(prepreg) 막과 같은 유전체 막을 적층함으로써 형성된다. 대안적인 실시예에 따르면, 기판(36)은 금속 패드(34) 상에 중합체와 같은 유동성 유전체 재료를 코팅한 후 유동성 유전체 재료를 경화시키는 것으로 형성된다. 또 다른 실시예에 따르면, 기판(36)은 유전체 재료를 퇴적하거나(예, 화학적 기상 퇴적법을 사용하여) 또는 유전체 플레이트(예, 실리콘 산화물 플레이트, 실리콘 질화물 플레이트 등)를 접착 막(미도시)을 통해 부착하는 것에 의해 형성된다. 따라서, 접착 막은 금속 패드(34)를 내부에 임베드하고, 기판(36)과 접촉하는 상부 표면을 가질 것이다. 기판(36)은 내부에 섬유를 포함할 수 있다. 또 다른 실시예에 따르면, 기판(36)은 반도체 재료(예, 실리콘)를 퇴적하거나 반도체 플레이트(예, 실리콘 기판)를 접착 막(미도시)을 통해 부착시키는 것에 의해 형성된다. 금속 포일(38)은 구리, 알루미늄 또는 다른 유사한 금속 재료로 형성될 수 있다.
도 6은 기판(36) 및 금속 포일(38)을 관통하는 개구(40)의 형성을 예시한다. 개별 공정은 도 24에 예시된 공정 흐름에서 310 공정으로 예시된다. 형성 방법은 레이저 천공, 에칭 등을 포함한다. 따라서, 금속 패드(34A)는 개구(40)를 통해 노출된다. 한편, 금속 플레이트(34B)는 기판(36) 및 금속 포일(38)에 의해 피복되어 노출되지 않는다.
도 6에 예시된 바와 같은 구조체는 예를 들어 디스미어(desmear) 공정에서 세정되어 이전의 공정에서 생성된 부산물 및 잔류물을 제거한다. 도 7에 예시된 바와 같이, 도금 공정이 이후 수행되어 기판(36)에 관통 비아(42)가 형성된다. 개별 공정은 도 24에 예시된 공정 흐름에서 312 공정으로 예시된다. 기판(36)이 실리콘과 같은 반도체 재료로 형성된 일부 실시예에 따르면, 관통 비아(42)를 둘러싸도록 분리층이 형성되어 관통 비아(42)를 기판(36)으로부터 전기적으로 절연할 수 있다. 또한, 패터닝 공정이 수행되어, 도금된 금속 재료와 가능하게는 금속 포일(38)의 일부를 포함할 수 있는 금속 패드(44)가 형성된다.
도 8을 참조하면, 유전체 층(46)이 금속 패드(44)와 기판(36) 위에 형성된다. 유전체 층(46)은 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등으로부터 선택될 수 있는 유기 재료를 사용하여 형성될 수 있다. 대안적으로, 유전체 층(46)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비-유기 유전체 재료를 포함할 수 있다. 금속 패드(44)를 노출시키도록 유전체 층(46)에 개구(재배선 라인(RDL)(48)에 의해 점유됨)가 형성된다. 개구는 포토 리소그래피 공정을 통해 형성될 수 있다.
다음으로, RDL(48)이 금속 패드(44) 및 관통 비아(42)에 전기적으로 연결되도록 형성된다. 개별 공정은 도 24에 예시된 공정 흐름에서 314 공정으로 예시된다. RDL(48)은 금속 패드(44)에 전기적으로 연결되도록 유전체 위의 금속 트레이스(금속 라인) 및 유전체 층(46)의 개구 내로 연장되는 비아를 포함한다. 본 개시 내용의 일부 실시예에 따르면, RDL(48)은 도금 공정에서 형성되고, RDL(48) 각각은 시드층과 시드층 위의 도금된 금속 재료를 포함한다. 시드층 및 도금된 재료는 동일한 재료 또는 상이한 재료로 형성될 수 있다. 예를 들어, 시드층은 티타늄, 구리와 같은 금속으로 형성될 수 있거나, 또는 티타늄 층 및 티타늄 층 위의 구리층을 포함할 수 있다. 도금된 금속 재료는 구리 또는 다른 금속을 포함할 수 있다.
추가적인 유전체 층(50)이 RDL(48) 및 유전체 층(46)을 피복하도록 형성된다. 유전체 층(50)은 유전체 층(46)을 형성하기 위한 동일한 후보 재료로부터 선택된 재료로 형성될 수 있다. RDL(48)의 금속 패드 부분을 노출시키기 위해 유전체 층(50)에 개구(52)가 형성된다. 개구(52)는 레이저 천공, 에칭 등을 통해 형성될 수 있다. 설명 전반에 걸쳐, 시드층(24), 강성층(32), 스페이서(30) 및 상부 피처를 포함하는 구조체의 일부분이 조합으로 인터포저 웨이퍼(60)로 지칭된다.
인터포저 웨이퍼(60)는 이후 캐리어(20)로부터 분리된다. 개별 공정은 도 24에 예시된 공정 흐름에서 316 공정으로서 예시된다. 분리는 광(예, 레이저 빔)을 릴리스 막(22)에 조사하는 것에 의해 수행될 수 있으며, 해당 광은 투명 캐리어(20)를 관통한다. 이후 릴리스 막(22)이 분해되어 인터포저 웨이퍼(60)가 캐리어(20)로부터 박리된다. 이후 금속 시드층(24)이 예컨대, 에칭을 통해 제거된다. 최종적인 인터포저 웨이퍼(60)가 도 9에 예시된다.
도 10은 금속 패드(34A)를 드러내기 위해 강성층(32)의 패터닝을 예시한다. 개별 공정은 도 24에 예시된 공정 흐름에서 318 공정으로서 예시된다. 패터닝은 포토 리소그래피 공정이 포함된 에칭 공정을 포함할 수 있다. 본 게시 내용의 일부 실시예에 따르면, 강성층(32)은 금속 플레이트(34B)(형성되는 경우) 바로 하부의 부분을 포함한다. 나머지 강성층(32)은 금속 플레이트(34B)의 크기에 대해 상이한 크기를 가질 수 있다. 예를 들어, 도 10은 엣지(32A)의 위치의 일부 예를 나타낸다. 엣지(32A)로 나타낸 바와 같이, 강성층(32)은 금속 플레이트(34B)의 각 엣지와 공면인 엣지를 가질 수 있다. 강성층(32)은 또한 금속 플레이트(34B)의 엣지로부터 오목화된 엣지를 가질 수 있거나, 금속 플레이트(34B)의 엣지 너머로 연장되는 부분을 가질 수 있다.
도 11a는 인터포저 웨이퍼(60)의 연속적인 형성을 예시한다. 일부 실시예에 따르면, 금속 필라(62)가 금속 패드(34A)에 연결되도록 형성된다. 개별 공정은 도 24에 예시된 공정 흐름에서 320 공정으로서 예시된다. 형성 공정은 인터포저 웨이퍼(60)를 거꾸로 뒤집는 단계, 인터포저 웨이퍼(60) 위에 패터닝된 도금 마스크(예, 포토 레지스트, 미도시)를 형성하는 단계, 금속 필라(62)를 도금하는 단계 및 도금 마스크를 제거하는 단계를 포함한다. 도금 마스크를 사용하여 금속 필라(62) 상에 솔더 영역(64)도 도금될 수 있다. 솔더 영역(64)을 리플로우하기 위해 리플로우 공정이 수행될 수 있다. 인터포저 웨이퍼(60)의 형성 후에, 복수의 동일한 인터포저(60')를 형성하기 위해 인터포저 웨이퍼(60)를 관통 절단하도록 싱귤레이션 공정이 수행될 수 있다.
도 11b는 다른 실시예에 따른 인터포저(60')의 횡단면도를 예시한다. 도 11b에 도시된 인터포저(60')는 모든 강성층(30)(도 9)이 제거되고 솔더 영역(66)이 금속 스페이서(30) 상에 형성된다는 것을 제외하고 도 11a에 도시된 인터포저(60')와 유사하다. 도 11b에 도시된 바와 같이 인터포저(60')를 형성하는 공정은 강성층(32)(도 10)의 패터닝에서 모든 강성층(32)이 제거된다는 것을 제외하고 도 1 내지 도 11a에 도시된 것과 유사하다. 추가의 도금 공정이 수행되어 금속 스페이서(30) 상에 솔더를 도금할 수 있고 솔더 영역(64)과 함께 솔더 영역(66)이 리플로우된다. 솔더 영역(64 및 66)은 무연 솔더로 형성될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 금속 스페이서(30)는 도 23a 및 도 23b에 도시된 바와 같은 별개의 금속 필라이다.
도 11c는 대안적인 실시예에 따른 인터포저(60')의 횡단면도를 예시한다. 도 11c에 도시된 인터포저(60')는 도 11a에 도시된 바와 같은 금속 필라(62) 및 솔더 영역(64)이 형성되지 않는 것을 제외하고 도 11a에 도시된 인터포저(60')와 유사하다. 대신에, 솔더 영역(68)이 인터포저(60')의 일부로서 형성된다. 솔더 영역(68)은 솔더 볼을 금속 패드(34A) 상에 배치한 다음, 리플로우 공정을 수행하는 것에 의해 형성될 수 있다. 대안적으로, 솔더 영역(68)은 솔더 영역을 금속 패드(34A) 상에 도금한 후 리플로우 공정을 수행함으로써 형성될 수 있다. 솔더 영역(68)은 무연 솔더로 형성될 수도 있다.
도 11d는 대안적인 실시예에 따른 인터포저(60')의 횡단면도를 예시한다. 도 11d에 도시된 인터포저(60')는 금속 스페이서(30)가 형성되지 않는다는 것을 제외하고 도 11a에 도시된 인터포저(60')와 유사하다. 도 11d에 도시된 인터포저(60')는 도 1 내지 도 2에 예시된, 금속 스페이서(30)를 형성하는 단계가 생략되고, 도 3 내지 도 10 및 도 11c에 예시된 단계가 수행되는 것을 제외하고, 도 1 내지 도 11a에 예시된 것과 유사하다.
강성층(32) 위의 인터포저(60')의 부분(도 11a, 도 11b, 도 11c 및 도 11d)은 두께(T1)(도 11a에 표시)을 가지며, 강성층(32)은 두께(T2)를 가진다. 본 개시 내용의 일부 실시예에 따르면, 두께(T2)는 두께(T1)의 약 1/3보다 작다. T2/T1의 비율은 또한 약 1/5와 약 1/3 사이의 범위일 수 있다. 두께(T1)는 약 50 nm 내지 약 300 nm의 범위일 수 있다. 금속 스페이서(30)의 폭(W5)은 약 20 ㎛ 내지 약 300 ㎛의 범위일 수 있다. 금속 필라(62)의 폭(W6)은 약 50 ㎛ 내지 약 300 ㎛의 범위일 수 있다.
도 12 내지 도 19a는 InFO 패키지의 형성에서의 중간 단계의 횡단면도 및 일부 실시예에 따른 팬-아웃 패키지와 인터포저의 합체를 예시한다. 도 12 내지 도 19a에 예시된 공정은 도 25에 예시된 바와 같은 공정 흐름(400)에 개략적으로 반영된다.
도 12는 캐리어(120) 및 캐리어(120) 상에 형성된 릴리스 막(122)을 예시한다. 캐리어(120)는 유리 캐리어, 실리콘 웨이퍼, 유기 캐리어 등일 수 있다. 릴리스 막(122)은 LTHC와 같은 중합체 기반의 재료로 형성될 수 있다. 유전체 층(124)이 릴리스 막(122) 상에 형성된다. 본 개시 내용의 일부 실시예에 따르면, 유전체 층(124)은 PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 중합체로 형성된다.
RDL(126)이 유전체 층(124) 위에 형성된다. 개별 공정은 도 25에 예시된 공정 흐름에서 402 공정으로서 예시된다. RDL(126)의 형성은 유전체 층(124) 위에 시드층(미도시)을 형성하고, 시드층 위에 포토 레지스트와 같은 패터닝된 도금 마스크(미도시)를 형성한 다음, 노출된 시드층 상에 RDL(126)을 도금하는 것을 포함할 수 있다. 그 다음, 패터닝된 도금 마스크 및 패터닝된 도금 마스크에 의해 피복된 시드층의 일부가 제거되어, 도 12에서와 같이 RDL(126)이 남겨진다. 본 개시 내용의 일부 실시예에 따르면, 시드층은 구리층을 포함하거나, 티타늄 층 및 티타늄 층 위의 구리층을 포함하는 복합층으로 형성된다. 시드층은 예를 들어, PVD를 이용하여 형성될 수 있다. 도금은 예를 들어, 무전해 도금을 이용하여 수행될 수 있다.
도 12를 더 참조하면, 유전체 층(128)이 RDL(126) 상에 형성된다. 유전체 층(128)의 하부 표면은 RDL(126) 및 유전체 층(124)의 상부 표면과 접촉한다. 본 개시 내용의 일부 실시예에 따르면, 유전체 층(128)은 PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 중합체로 형성된다. 이후 유전체 층(128)은 개구(130)를 형성하도록 패터닝된다. RDL(126)의 일부는 유전체 층(128)의 개구(130)를 통해 노출된다.
다음으로, 도 13을 참조하면, 유전체 층(132) 및 RDL(134)이 RDL(126) 위에 형성되고, RDL(134)은 RDL(126)에 전기적으로 연결된다. RDL(134)은 유전체 층(128) 및 각각의 유전체 층(132) 위에 금속 트레이스(금속 라인)를 포함한다. RDL(134)은 유전체 층(128) 및 각각의 유전체 층(132)의 개구 내로 연장되는 비아를 포함한다. RDL(134)은 도금 공정에서 형성될 수 있으며, 각각의 RDL(134)은 시드층 및 시드층 위의 도금된 금속 재료를 포함한다. 시드층 및 도금된 재료는 동일한 재료 또는 상이한 재료로 형성될 수 있다. RDL(134)은 알루미늄, 구리, 텅스텐 등을 포함하는 금속 또는 금속 합금을 포함할 수 있다.
유전체 층(132)은 유전체 층(128)과 동일한 후보 재료 군으로부터 선택될 수 있는 중합체를 사용하여 형성될 수 있다. 예를 들어, 유전체 층(132)은 PBO, 폴리이미드, BCB 등으로 형성될 수 있다. 대안적으로, 유전체 층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비 유기 유전체 재료를 포함할 수 있다.
도 13은 RDL(134)에 전기적으로 연결된 접합 패드(136A 및 136B 포함)의 형성을 예시한다. RDL(134), 유전체 층(132) 및 접합 패드(136)의 형성은 도 25에 예시된 공정 흐름에서 404 공정으로서 예시된다. 접합 패드(136)는 접합 패드(136A) 및 가능하게는 접합 패드(136B)를 포함할 수 있다. 접합 패드(136)의 형성은 RDL(134)을 형성하기 위한 것과 유사한 방법 및 재료를 채택할 수 있다. 일부 실시예의 예시된 예에서 2개의 RDL 층(134) 및 각각의 유전체 층이 예시되지만, 라우팅 요구 사항에 따라 더 많거나 적은 수의 유전체 층 및 RDL 층을 사용할 수 있다. 예를 들어, 단일 RDL 층 또는 3개, 4개 또는 그 이상의 RDL 층이 있을 수 있다. 설명 전반을 통해, 도 13의 릴리스 막(122) 위의 피처들은 조합하여 상호 접속 구조체(140)로 지칭된다.
다음으로, 도 14를 참조하면, 패키지 컴포넌트(142)가 상호 접속 구조체(140)에 접합된다. 개별 공정은 도 25에 예시된 공정 흐름에서 406 공정으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 패키지 컴포넌트(142)는 시스템-온-칩(SoC) 다이이다. 대안적인 실시예에 따르면, 패키지 컴포넌트(142)는 중앙 처리 장치(CPU) 다이, 그래픽 처리 장치(GPU) 다이, 마이크로 제어 유닛(MCU) 다이, 입출력(IO) 다이, 베이스밴드(BB) 다이, 어플리케이션 프로세서(AP) 다이, 무선 주파수 프론트 엔드(RFFE) 다이, 전력 관리 IC(PMIC) 다이 등이다. 패키지 컴포넌트(142)는 디바이스 다이를 내장하는 다이 스택 또는 패키지일 수도 있다. 또한, 패키지 컴포넌트(142)는 전술한 유형으로부터 선택된 상이한 유형의 다이를 포함할 수 있다.
패키지 컴포넌트(142)는 접합 패드(136B)에 접합된 전기 접속부(144)를 포함한다. 패키지 컴포넌트(142)는 실리콘 기판일 수 있는 반도체 기판(148)을 더 포함할 수 있다. 트랜지스터 및/또는 다이오드와 같은 능동 소자 및 커패시터, 저항 등과 같은 수동 소자를 포함할 수 있는 집적 회로 소자(146)가 패키지 컴포넌트(142)에 형성된다. 접합은 솔더 접합, 금속간 직접 접합 등을 통해 수행될 수 있다. 패키지 컴포넌트(142)를 상호 접속 구조체(140)에 접합한 후에, 패키지 컴포넌트(142)와 상호 접속 구조체(140) 사이의 갭 내에 언더필(150)이 분배되어 팬-아웃 패키지(152)를 형성한다. 개별 공정은 도 25에 예시된 공정 흐름에서 408 공정으로서 예시된다.
다음으로, 도 15에 예시된 바와 같이, 인터포저(60')가 팬-아웃 패키지(152)에 정렬된다. 일부 실시예에 따르면, 도 11a에 예시된 바와 같은 인터포저(60')가 사용된다. 솔더 영역(64)이 금속 패드(136A) 상에 배치된다. 리플로우 공정이 수행되어 인터포저(60')를 팬-아웃 패키지(152)에 접합하여 솔더 영역(64)에 의해 금속 필라(62)가 금속 패드(136A)에 결합된다. 결과적인 구조체가 도 16에 예시된다. 개별 공정은 도 25에 예시된 공정 흐름에서 410 공정으로 예시된다. 금속 필라(62)는 강성 유전체 층(32) 및 금속 스페이서(30)의 바닥면보다 낮은 바닥면을 가질 수 있다.
접합 공정 후에, 인터포저(60')와 팬-아웃 패키지(152) 사이의 갭 내에 밀봉재(154)가 분배된다. 개별 공정은 도 25에 예시된 공정 흐름에서 412 공정으로 예시된다. 따라서, 패키지(156)가 형성된다. 본 개시 내용의 일부 실시예에 따르면, 밀봉재(154)는 전사 성형을 이용하여 도포될 수 있는 성형 화합물을 포함한다. 본 개시 내용의 다른 실시예에 따르면, 밀봉재(154)는 언더필을 포함한다.
금속 스페이서(30) 및 강성층(32)의 바닥은 패키지 컴포넌트(142)의 상부 표면과 접촉한다. 금속 스페이서(30) 및 강성층(32)은 여러 가지 기능을 가진다. 접합 공정에서, 금속 스페이서(30) 및 강성층(32)은 인터포저(60')와 패키지 컴포넌트(142) 사이에 스탠드오프 거리를 유지하여, 인터포저(60')가 패키지 컴포넌트(142)에 너무 근접되는 것을 방지한다. 또한, 금속 스페이서(30) 및 강성층(32)에 의해, 솔더 영역(64)이 파쇄되어 서로 브리징되는 것이 방지된다. 또한, 금속 스페이서(30) 및 강성층(32)이 갭의 일부 중앙 부분을 채우는 것에 의해, 인터포저(60')와 패키지 컴포넌트(142) 사이에 보이드가 형성되는 것이 어려워진다. 보이드의 제거와 강성 금속 스페이서(30) 및 강성층(32)가 스탠드오프 거리를 유지하는 것에 의해, 인터포저(60')의 휨이 감소된다.
후속 공정에서, 패키지(156)가 캐리어(120)로부터 분리된다. 개별 공정은 도 25에 예시된 공정 흐름에서 414 공정으로 예시된다. 분리는 광(예, 레이저 빔)을 릴리스 막(122)에 조사하는 것에 의해 수행될 수 있고, 해당 광은 투명 캐리어(120)를 투과한다. 따라서, 릴리스 막(122)이 분해되고, 패키지(156)가 캐리어(120)로부터 해제된다. 따라서, 유전체 층(124)이 노출된다. 그에 따라 형성된 패키지(156)가 도 17에 예시된다. 패키지(156)는 복합 웨이퍼일 수 있다.
도 18은 전기 접속부(158)의 형성을 예시한다. 본 개시 내용의 일부 실시예에 따르면, 예를 들어 레이저 천공 또는 에칭을 통해 RDL(126) 내의 금속 패드를 노출시키도록 유전체 층(124)에 개구가 형성된다. 그런 다음, 전기 접속부(158)가 형성된다. 전기 접속부(158)는 솔더 영역, 금속 필라, 솔더층이 상부에 형성된 금속 필라 등을 포함할 수 있다.
도 19a는 솔더 영역(160)을 통해 패키지(156)에 (상부) 패키지 컴포넌트(159)를 접합하여 패키지(166)를 형성하는 것을 예시한다. 패키지(166)는 패키지-온-패키지(PoP) 구조로도 지칭된다. 개별 공정은 도 25에 예시된 공정 흐름에서 416 공정으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 패키지(159)는 패키지 기판(161) 및 디바이스 다이(들)(162)를 포함하는데, 디바이스 다이는 정적 랜덤 액세스 메모리(SRAM) 다이, 동적 랜덤 액세스 메모리(DRAM) 다이, 등과 같은 메모리 다이일 수 있다. 본 개시 내용의 일부 실시예에 따르면, 언더필(164)이 패키지(159)와 하부 패키지(156) 사이의 갭 내에 배치되어 경화된다. 본 개시 내용의 다른 실시예에 따르면, 패키지(159)와 하부 패키지(156) 사이의 갭 내에 언더필이 배치되지 않아서 갭이 채워지지 않는 채로 유지된다. 싱귤레이션 공정이 수행되어 복합 웨이퍼(재구성된 웨이퍼)일 수 있는 패키지(156)를 관통 절단하여 복수의 패키지(156')를 형성할 수 있으며, 패키지(159)는 패키지(156') 상에 접합된다. 따라서, 패키지(159)와 접합된 패키지(156')를 포함하는 패키지(166)가 형성된다.
본 개시 내용의 일부 실시예에 따르면, 강성층(32)은 폭(W2)을 가지며, 패키지 컴포넌트(142)는 폭(W3)을 가진다. 본 개시 내용의 일부 실시예에 따르면, 폭(W2)은 폭(W3)보다 작다. 일부 실시예에 따르면, W2/W3의 비율은 약 0.5와 약 0.9 사이의 범위일 수 있다.
도 19b, 도 19c, 도 19d 및 도 19e는 본 개시 내용의 일부 실시예에 따른 패키지의 힝단면도를 예시한다. 달리 명시되지 않는 한, 이들 실시 예에서의 구성 요소의 재료 및 형성 방법은 도 1 내지 도 19a에 예시된 실시예에서 유사한 참조 번호로 지시되는 유사한 구성 요소와 본질적으로 동일하다. 도 19b, 도 19c, 도 19d 및 도 19e에 예시된 구성 요소의 형성 공정 및 재료에 관한 세부 사항은 도 1 내지 도 19a에 예시된 실시예에 대한 설명에서 알 수 있다.
도 19b는 대안적인 실시예에 따른 패키지(166)의 횡단면도를 예시한다. 도 19b에 예시된 인터포저(60')는 도 11b에 예시된 바와 같은 인터포저(60')가 사용된 것을 제외하고(도 11b에 예시된 솔더 영역(66)은 형성되지 않음), 도 19a에 예시된 패키지와 유사하다. 도 19b에서 패키지를 형성하는 공정은 도 12 내지 도 19a에 예시된 바와 본질적으로 동일하다. 금속 스페이서(30) 주위의 강성층(32)이 제거되기 때문에, 밀봉재(154)가 금속 스페이서(30)를 접촉 상태로 둘러싸도록 채워질 것이다.
도 19c는 다른 대안적인 실시예에 따른 패키지(166)의 횡단면도를 예시한다. 도 19c에 예시된 인터포저(60')는 도 11c에 예시된 인터포저(60')가 사용된다는 것을 제외하고 도 19a에 예시된 패키지와 유사하다. 도 19c에서 패키지를 형성하는 공정은 도 12 내지 도 19a에 예시된 것과 본질적으로 동일하다(인터포저(60')의 차이를 제외하고).
도 19d는 다른 대안적인 실시예에 따른 패키지(166)의 횡단면도를 예시한다. 도 19d에 도시된 인터포저(60')는 패키지 컴포넌트(142)의 후면에 금속층(170)이 형성되고 해당 금속층(170)에 접합되도록 솔더 영역(66)이 형성되는 것을 제외하고 도 19a에 예시된 패키지와 유사하다. 도 19d의 패키지(166)의 형성에서의 일부 중간 단계의 횡단면도가 후술되는 공정에서 논의되는 도 20 내지 도 22에 예시되어 있다.
도 19e는 다른 대안적인 실시예에 따른 패키지(166)의 횡단면도를 예시한다. 도 19e에 예시된 인터포저(60')는 금속 스페이서(30)가 형성되지 않고 도 11d에 예시된 인터포저(60')가 사용된다는 것을 제외하고 도 19a에 예시된 패키지와 유사하다.
도 23a, 도 23b, 도 23c 및 도 23d는 일부 실시예에 따른 금속 스페이서(30)의 평면도를 예시한다. 도 23a는 금속 스페이서(30)가 일부 실시예에 따라 직사각형의 평면 형상을 가질 수 있는 복수의 개별 피스를 포함하는 것을 예시다. 수평 치수(W1)는 일부 실시예에 따라 약 20 ㎛ 내지 약 300 ㎛의 범위일 수 있다. 금속 스페이서(30)는 예를 들어, 어레이, 벌집 패턴 등과 같은 반복 가능한 패턴으로 균일하게 배치될 수 있다. 도 23b에 예시된 금속 스페이서(30)는 금속 스페이서(30)의 평면 형상이 원형인 것을 제외하고 도 23a에 예시된 금속 스페이서와 유사하다. 도 23c는 금속 스페이서(30)가 서로 결합되어 격자를 형성하는 수평 스트립 및 수직 스트립을 포함하는 격자로서 형성되는 것을 예시한다. 도 23d는 금속 스페이서(30)가 길고 개별적인 스트립으로 형성되는 것을 예시한다. 큰 중실 금속 플레이트로서보다는 도 23a, 도 23b, 도 23c 및 도 23d에 예시된 바와 같이 금속 스페이서(30)를 형성하는 것은 그 기능을 손상시키지 않고 도금 공정에서의 패턴 로딩 효과를 감소시킬 수 있다.
도 19a, 도 19b, 도 19c 및 도 19d에서, 금속 스페이서(30), 금속 플레이트(34B) 및 금속층(170)(도 19d)은 패키지 컴포넌트(142)의 반도체 기판(148)에 전기적으로 연결될 수 있다. 다른 실시예에 따르면, 금속 스페이서(30), 금속 플레이트(34B) 및 금속층(170)은 방열을 위해 사용되며, 반도체 기판(148)에 전기적으로 접속하기 위해 사용되지 않는다. 그러나, 이들 피처의 상단부는 금속 플레이트(34B)의 상부 표면 및 측벽 중 어느 하나 또는 금속 플레이트(34B)가 형성되지 않은 경우에는 금속 스페이서(30)의 상부 표면에서 종료된다. 따라서, 금속 스페이서(30), 금속 플레이트(34B) 및 금속층(170)(도 19d)은 전류가 흐르지 않도록 구성된다. 접착 막(후속 단락에서 논의됨)이 금속층(170)과 기판148) 사이에 사용될 때, 접착 막은 전기 전도성이거나 전기 절연성일 수 있다. 따라서, 금속 플레이트(34B) 및 금속층(170)은 접착 막이 전기적으로 절연성일 때 전기적으로 플로팅될 수 있다.
도 20 내지 도 22d는 도 19d에 예시된 바와 같은 패키지의 형성에서의 중간 단계의 횡단면도를 예시한다. 달리 명시되지 않는 한, 이들 실시예에서의 구성 요소의 재료 및 형성 방법은 도 12 내지 도 19a에 예시된 실시예에서 유사한 참조 번호로 나타낸 유사한 구성 요소와 본질적으로 동일하다.
도 20을 참조하면, 이들 실시예의 초기 단계는 패키지 컴포넌트(142)가 그의 후면(예시된 상부 표면)에 금속층(170)을 포함한다는 것을 제외하고 도 12 내지 도 14에 예시된 것과 본질적으로 동일하다. 이에 따른 패키지(152)가 도 20에 예시된다. 본 개시 내용의 일부 실시예에 따르면, 금속층(170)은 반도체 기판일 수있는 기판(148)과 물리적으로 접촉한다. 본 개시 내용의 일부 실시예에 따르면, 금속층(170)은 접착 막(미도시)을 통해 기판(148)의 후면(예시된 상부 표면)에 부착된다. 금속층(170)은 구리층, 티타늄 층, 티타늄 층과 티타늄 층 위의 구리층을 포함하는 Ti/Cu 복합층, TiN/Cu 복합층, Ti/Cu/Ti 복합층, Al/Ti/Ni/Ag 복합층 등을 포함할 수 있다. 금속층(170)은 패키지 컴포넌트(142)가 상호 접속 구조체(140)에 접합되기 전에 패키지 컴포넌트(142)의 상면층으로서 사전 형성된다. 예를 들어, 금속층(170)은 패키지 컴포넌트(142)가 개별 웨이퍼로부터 소잉 절단되기 전에 패키지 컴포넌트(142) 상에 형성될 수 있다. 따라서, 금속층(170)의 모든 엣지는 반도체 기판(148)의 각 엣지와 동일 높이일 수 있다. 금속층(170)은 패키지 컴포넌트(142)의 상부 표면 전체에 걸쳐 있는 블랭킷 층일 수도 있다. 또한, 금속층(170)은 금속박 라미네이션, 퇴적(예, PVD 또는 CVD를 이용한), 접착(예, 접착 막을 통한) 등을 통해 형성될 수 있다. 금속층(170)은 약 0.3 ㎛ 내지 약 150 ㎛의 범위의 두께를 가질 수 있다.
다음으로, 도 21을 참조하면, 도 11b에 예시된 인터포저(60')가 패키지(152)에 정렬된다. 솔더 영역(64)이 금속 패드(136A) 상에 정렬된다. 다음에, 솔더 영역(66)은 리플로우되어 금속 스페이서(30)를 금속층(170)에 접합시키도록 리플로우가 수행된다. 또한, 솔더 영역(66)이 리플로우되어 금속 스페이서(30)를 금속층(170)에 접합된다. 솔더 영역(66) 및 금속 스페이서(30)는 스탠드오프 거리를 유지할 수 있고, 패키지 컴포넌트(142)에서 발생된 열을 상방으로 방열시키는 기능고 가진다. 또한, 솔더 영역(66)을 통해, 인터포저(60')는 상향 및 하향으로 휘어지는 것이 방지되며, 그에 따라 얻어지는 패키지의 휨이 현저히 감소된다. 도 17, 도 18 및 도 19a에 예시된 것과 유사한 후속 공정 단계에서, 도 19d에 예시된 바와 같은 패키지(166)가 형성된다.
전술한 실시예에서, 본 개시 내용의 일부 실시예에 따른 일부 공정 및 특징이 논의된다. 다른 특징 및 공정도 포함될 수 있다. 예를 들어, 3차원(3D) 패키징 또는 3D IC 디바이스의 검증 시험을 돕도록 테스팅 구조체가 포함될 수 있다. 테스팅 구조체는 예를 들어 3D 패키징 또는 3D IC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 테스트 패드를 재배선층 내에 또는 기판 상에 형성할 수 있다. 검증 테스트는 중간 구조체뿐만 아니라 최종 구조체에 대해 수행될 수 있다. 또한, 본 명세서에 개시된 구조체 및 방법은 공지된 양호한 다이(known good die)의 중간 검증을 포함하여 수율을 증가시키고 비용을 감소시키는 테스트 방법과 함께 사용될 수 있다.
본 개시 내용의 실시예는 일부 유리한 특징을 가진다. 강성층 및/또는 금속 스페이서를 형성함으로써, 인터포저와 인터포저 하부의 패키지 컴포넌트 사이의 스탠드오프 거리가 바람직한 값을 갖도록 정해진다. 따라서 얻어지는 패키지의 휨이 감소된다.
본 개시 내용의 일부 실시예에 따르면, 방법은 인터포저를 형성하는 단계 - 인터포저를 형성하는 단계는 강성 유전체 층을 형성하는 단계와, 강성 유전체 층의 일부를 제거하는 단계를 포함함 - ; 패키지 컴포넌트를 상호 접속 구조체에 접합하는 단계; 인터포저를 상호 접속 구조체에 접합하는 단계 - 인터포저의 스페이서는 패키지 컴포넌트의 상부 표면과 접촉하는 바닥면을 가지며, 스페이서는 금속 피처, 강성 유전체 층 및 이들의 조합으로 구성된 그룹으로부터 선택된 피처를 포함함 - ; 및 상호 접속 구조체에 대해 다이-절단을 수행하는 단계를 포함한다. 일 실시예에서, 방법은 상호 접속 구조체를 캐리어 상에 형성하는 단계를 더 포함하며, 상호 접속 구조체가 캐리어 상에 위치될 때 패키지 컴포넌트는 상호 접속 구조체에 접합된다. 일 실시예에서, 방법은 금속 피처를 형성하는 단계 - 강성 유전체 층은 금속 피처를 내부에 임베드하도록 형성됨 - ; 및 금속 피처의 표면을 강성 유전체 층의 표면과 수평이 되게 하도록 평탄화 공정을 수행하는 단계를 더 포함한다. 일 실시예에서, 강성 유전체 층의 일부를 제거하는 단계에서, 강성 유전체 층의 전체가 제거된다. 일 실시예에서, 방법은 금속 피처 상에 인터포저의 일부로서 솔더 영역을 형성하는 단계를 더 포함하며, 솔더 영역은 인터포저가 상호 접속 구조체에 접합된 후에 패키지 컴포넌트와 접촉한다. 일 실시예에서, 강성 유전체 층의 일부를 제거하는 단계에서, 강성 유전체 층의 제1 부분이 제거되고, 강성 유전체 층의 제2 부분이 제거되지 않은 상태로 남겨진다. 일 실시예에서, 스페이서는 금속 피처 및 솔더 영역을 포함하고, 패키지 컴포넌트는 반도체 기판 및 반도체 기판 상의 금속층을 포함하는 디바이스 다이를 포함하고, 솔더 영역은 금속 피처를 금속층에 결합시킨다.
본 개시 내용의 일부 실시예에 따르면, 방법은 인터포저를 형성하는 단계; 제2 캐리어 위에 상호 접속 구조체를 형성하는 단계; 상호 접속 구조체에 패키지 컴포넌트를 접합하는 단계; 및 상호 접속 구조체에 인터포저를 접합하는 단계를 포함하며, 인터포저를 형성하는 단계는: 제1 캐리어 위에 금속 스페이서를 도금하는 단계; 금속 스페이서를 내부에 임베드하도록 유전체 층을 형성하는 단계; 유전체 층 위에 기판을 형성하는 단계; 기판을 관통하는 관통 비아를 형성하는 단계; 관통 비아에 전기적으로 결합하도록 관통 비아 위에 제1의 복수의 재배선 라인을 형성하는 단계; 유전체 층을 노출시키도록 제1 캐리어를 제거하는 단계; 및 유전체 층의 제1 부분을 제거하고 유전체 층의 제2 부분이 남겨지도록 유전체 층을 패터닝하는 단계를 포함하고, 금속 스페이서와 유전체 층의 제2 부분은 패키지 컴포넌트를 기판으로부터 이격시킨다. 일 실시예에서, 인터포저를 형성하는 단계는 금속 스페이서 상에 솔더 영역을 형성하는 단계를 더 포함한다. 일 실시예에서, 패키지 컴포넌트는: 반도체 기판; 및 반도체 기판 위의 블랭킷 금속층을 포함하며, 인터포저가 상호 접속 구조체에 접합될 때, 솔더 영역이 블랭킷 금속층에 동시에 접합된다. 일 실시예에서, 방법은 유전체 층 상에 복수의 금속 패드를 형성하는 단계; 인터포저 상에 복수의 금속 필라를 형성하는 단계 - 관통 비아 및 복수의 금속 필라는 복수의 금속 패드의 대향면 상에 위치됨 - ; 및 복수의 금속 필라 중 하나의 금속 필라 상에 각각 복수의 솔더 영역을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 유전체 층 상에 복수의 금속 패드를 형성하는 단계; 및 인터포저 상에 복수의 솔더 영역을 형성하는 단계를 더 포함하고, 관통 비아 및 복수의 솔더 영역은 복수의 금속 패드의 대향면 상에 위치된다. 일 실시예에서, 기판을 형성하는 단계는 막을 적층하는 단계를 포함한다. 일 실시예에서, 금속 스페이서를 임베드하도록 유전체 층을 형성하는 단계는 금속 스페이서 상에 유전체 막을 적층하는 단계; 및 금속 스페이서 및 유전체 막을 평탄화하는 단계를 포함한다.
본 개시 내용의 일부 실시예에 따르면, 패키지는 접합 패드를 포함하는 상호 접속 구조체; 상호 접속 구조체 위에서 이와 접합되는 패키지 컴포넌트; 상호 접속 구조체 위에서 이와 접합되는 인터포저 - 인터포저는 패키지 컴포넌트와 중첩되는 금속 피처, 금속 피처를 내부에 캡슐화하는 강성 유전체 층, 강성 유전체 층 위의 재배선 라인, 및 상호 접속 구조체에 접합되는 전기적 도전 피처를 포함함 - 전기적 도전 피처는 상호 접속 구조체의 접합 패드에 전기적으로 결합됨 - ; 및 강성 유전체 층의 측벽과 패키지 컴포넌트의 상부면에 접촉하는 밀봉재를 포함한다. 일 실시예에서, 패키지는 강성 유전체 층 위의 기판; 및 금속 피처 및 강성 유전체 층 위에 있고 금속 피처 및 강성 유전체 층과 접촉하는 금속 플레이트를 더 포함하고, 금속 플레이트는 기판에 제공되고, 기판의 바닥면과 실질적으로 공면인 바닥면을 가진다. 일 실시예에서, 패키지 컴포넌트는 반도체 기판을 포함하는 디바이스 다이를 포함하고, 금속 피처 및 강성 유전체 층은 반도체 기판의 상부면과 물리적으로 접촉한다. 일 실시예에서, 인터포저는: 강성 유전체 층 위에 접촉 상태로 제공되는 기판; 및 기판 내의 관통 비아를 포함하고, 재배선 라인은 해당 재배선 라인을 전기적 도전 피처에 전기적으로 결합시킨다. 일 실시예에서, 강성 유전체 층은 아지노모토 강화 막(Ajinomoto Build-up Film: ABF)을 포함한다. 일 실시예에서, 전기적 도전 피처는 금속 필라를 포함하고, 금속 필라의 바닥면은 패키지 컴포넌트의 상부면 아래로 연장된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 피처들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
인터포저(interposer)를 형성하는 단계 - 상기 인터포저를 형성하는 단계는,
강성(rigid) 유전체 층을 형성하는 단계; 및
상기 강성 유전체 층의 일부를 제거하는 단계를 포함함 -;
패키지 컴포넌트를 상호 접속 구조체에 접합하는 단계;
상기 인터포저를 상기 상호 접속 구조체에 접합하는 단계 - 상기 인터포저의 스페이서는 상기 패키지 컴포넌트의 상부 표면과 접촉하는 바닥면을 가지며, 상기 스페이서는 금속 피처(metal feature), 상기 강성 유전체 층 및 이들의 조합으로 이루어진 그룹으로부터 선택된 피처를 포함함 -; 및
상기 상호 접속 구조체에 대해 다이-절단(die-saw)을 수행하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 상호 접속 구조체를 캐리어 상에 형성하는 단계를 더 포함하며, 상기 상호 접속 구조체가 상기 캐리어 상에 위치될 때 상기 패키지 컴포넌트는 상기 상호 접속 구조체에 접합되는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 금속 피처를 형성하는 단계 - 상기 강성 유전체 층은 상기 금속 피처를 내부에 임베드(embed)하도록 형성됨 -; 및
상기 금속 피처의 표면을 상기 강성 유전체 층의 표면과 수평이 되게 하도록 평탄화 공정을 수행하는 단계
를 더 포함하는, 방법.
실시예 4. 실시예 1에 있어서, 상기 강성 유전체 층의 일부를 제거하는 단계에서, 상기 강성 유전체 층의 전체가 제거되는 것인, 방법.
실시예 5. 실시예 4에 있어서, 상기 금속 피처 상에 상기 인터포저의 일부로서 솔더 영역을 형성하는 단계를 더 포함하며, 상기 솔더 영역은 상기 인터포저가 상기 상호 접속 구조체에 접합된 후에 상기 패키지 컴포넌트와 접촉하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 강성 유전체 층의 일부를 제거하는 단계에서, 상기 강성 유전체 층의 제1 부분이 제거되고, 상기 강성 유전체 층의 제2 부분이 제거되지 않은 상태로 남겨지는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 스페이서는 상기 금속 피처 및 솔더 영역을 포함하고, 상기 패키지 컴포넌트는 반도체 기판 및 상기 반도체 기판 상의 금속층을 포함하는 디바이스 다이를 포함하고, 상기 솔더 영역은 상기 금속 피처를 상기 금속층에 결합시키는 것인, 방법.
실시예 8. 방법에 있어서,
인터포저를 형성하는 단계 - 상기 인터포저를 형성하는 단계는,
제1 캐리어 위에 금속 스페이서를 도금하는 단계;
상기 금속 스페이서를 내부에 임베드하도록 유전체 층을 형성하는 단계;
상기 유전체 층 위에 기판을 형성하는 단계;
상기 기판을 관통하는 관통 비아를 형성하는 단계;
상기 관통 비아 위에서 이와 전기적으로 결합되는 제1의 복수의 재배선 라인을 형성하는 단계;
상기 유전체 층을 노출시키도록 상기 제1 캐리어를 제거하는 단계; 및
상기 유전체 층의 제1 부분을 제거하도록 상기 유전체 층을 패터닝하는 단계를 포함하고, 상기 유전체 층의 제2 부분이 남겨짐 -;
제2 캐리어 위에 상호 접속 구조체를 형성하는 단계;
상기 상호 접속 구조체에 패키지 컴포넌트를 접합하는 단계; 및
상기 상호 접속 구조체에 상기 인터포저를 접합하는 단계 - 상기 금속 스페이서와 상기 유전체 층의 상기 제2 부분은 상기 패키지 컴포넌트를 상기 기판으로부터 이격시킴 -
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 인터포저를 형성하는 단계는 상기 금속 스페이서 상에 솔더 영역을 형성하는 단계를 더 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서, 상기 패키지 컴포넌트는,
반도체 기판; 및
상기 반도체 기판 위의 블랭킷 금속층을 포함하며,
상기 인터포저가 상기 상호 접속 구조체에 접합될 때, 상기 솔더 영역은 상기 블랭킷 금속층에 동시에 접합되는 것인, 방법.
실시예 11. 실시예 8에 있어서,
상기 유전체 층 상에 복수의 금속 패드를 형성하는 단계;
상기 인터포저 상에 복수의 금속 필라를 형성하는 단계 - 상기 관통 비아 및 상기 복수의 금속 필라는 상기 복수의 금속 패드의 대향면 상에 있음 -; 및
상기 복수의 금속 필라 중 하나의 금속 필라 상에 각각 복수의 솔더 영역을 형성하는 단계
를 더 포함하는, 방법.
실시예 12. 실시예 8에 있어서,
상기 유전체 층 상에 복수의 금속 패드를 형성하는 단계; 및
상기 인터포저 상에 복수의 솔더 영역을 형성하는 단계를 더 포함하고, 상기 관통 비아 및 상기 복수의 솔더 영역은 상기 복수의 금속 패드의 대향면 상에 위치되는 것인, 방법.
실시예 13. 실시예 8에 있어서, 상기 기판을 형성하는 단계는 막을 적층하는 단계를 포함하는 것인, 방법.
실시예 14. 실시예 8에 있어서, 상기 금속 스페이서를 임베드하도록 상기 유전체 층을 형성하는 단계는,
상기 금속 스페이서 상에 유전체 막을 적층하는 단계; 및
상기 금속 스페이서 및 상기 유전체 막을 평탄화하는 단계
를 포함하는 것인, 방법.
실시예 15. 패키지에 있어서,
접합 패드를 포함하는 상호 접속 구조체;
상기 상호 접속 구조체 위에서 이와 접합되는 패키지 컴포넌트;
상기 상호 접속 구조체 위에서 이와 접합되는 인터포저 - 상기 인터포저는,
상기 패키지 컴포넌트와 중첩되는 금속 피처;
상기 금속 피처를 내부에 캡슐화하는 강성 유전체 층;
상기 강성 유전체 층 위의 재배선 라인; 및
상기 상호 접속 구조체에 접합되는 전기적 도전 피처를 포함하고, 상기 전기적 도전 피처는 상기 상호 접속 구조체의 접합 패드에 전기적으로 결합됨 -; 및
상기 강성 유전체 층의 측벽과 상기 패키지 컴포넌트의 상부면에 접촉하는 밀봉재
를 포함하는, 패키지.
실시예 16. 실시예 15에 있어서,
상기 강성 유전체 층 위의 기판; 및
상기 금속 피처 및 상기 강성 유전체 층 위에 있고 상기 금속 피처 및 상기 강성 유전체 층과 접촉하는 금속 플레이트(metal plate)
를 더 포함하고, 상기 금속 플레이트는 상기 기판에 제공되고, 상기 기판의 바닥면과 공면인(coplanar) 바닥면을 가지는 것인, 패키지.
실시예 17. 실시예 15에 있어서, 상기 패키지 컴포넌트는 반도체 기판을 포함하는 디바이스 다이를 포함하고, 상기 금속 피처 및 상기 강성 유전체 층은 상기 반도체 기판의 상부면과 물리적으로 접촉하는 것인, 패키지.
실시예 18. 실시예 15에 있어서, 상기 인터포저는,
상기 강성 유전체 층 위에서 이와 접촉하는 기판; 및
상기 기판 내의 관통 비아
를 포함하고, 상기 재배선 라인은 상기 재배선 라인을 상기 전기적 도전 피처에 전기적으로 결합시키는 것인, 패키지.
실시예 19. 실시예 15에 있어서, 상기 강성 유전체 층은 아지노모토 강화 막(Ajinomoto Build-up Film: ABF)을 포함하는 것인, 패키지.
실시예 20. 실시예 15에 있어서, 상기 전기적 도전 피처는 금속 필라를 포함하고, 상기 금속 필라의 바닥면은 상기 패키지 컴포넌트의 상부면 아래로 연장되는 것인, 패키지.

Claims (20)

  1. 방법에 있어서,
    인터포저(interposer)를 형성하는 단계 - 상기 인터포저를 형성하는 단계는,
    강성(rigid) 유전체 층을 형성하는 단계; 및
    상기 강성 유전체 층의 일부를 제거하는 단계를 포함함 -;
    패키지 컴포넌트를 상호 접속 구조체에 접합하는 단계;
    상기 인터포저를 상기 상호 접속 구조체에 접합하는 단계 - 상기 인터포저의 스페이서는 상기 패키지 컴포넌트의 상부 표면과 접촉하는 바닥면을 가지며, 상기 스페이서는 금속 피처(metal feature), 상기 강성 유전체 층 및 이들의 조합으로 이루어진 그룹으로부터 선택된 피처를 포함함 -; 및
    상기 상호 접속 구조체에 대해 다이-절단(die-saw)을 수행하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 상호 접속 구조체를 캐리어 상에 형성하는 단계를 더 포함하며, 상기 상호 접속 구조체가 상기 캐리어 상에 위치될 때 상기 패키지 컴포넌트는 상기 상호 접속 구조체에 접합되는 것인, 방법.
  3. 제1항에 있어서,
    상기 금속 피처를 형성하는 단계 - 상기 강성 유전체 층은 상기 금속 피처를 내부에 임베드(embed)하도록 형성됨 -; 및
    상기 금속 피처의 표면을 상기 강성 유전체 층의 표면과 수평이 되게 하도록 평탄화 공정을 수행하는 단계
    를 더 포함하는, 방법.
  4. 제1항에 있어서, 상기 강성 유전체 층의 일부를 제거하는 단계에서, 상기 강성 유전체 층의 전체가 제거되는 것인, 방법.
  5. 제4항에 있어서, 상기 금속 피처 상에 상기 인터포저의 일부로서 솔더 영역을 형성하는 단계를 더 포함하며, 상기 솔더 영역은 상기 인터포저가 상기 상호 접속 구조체에 접합된 후에 상기 패키지 컴포넌트와 접촉하는 것인, 방법.
  6. 제1항에 있어서, 상기 강성 유전체 층의 일부를 제거하는 단계에서, 상기 강성 유전체 층의 제1 부분이 제거되고, 상기 강성 유전체 층의 제2 부분이 제거되지 않은 상태로 남겨지는 것인, 방법.
  7. 제1항에 있어서, 상기 스페이서는 상기 금속 피처 및 솔더 영역을 포함하고, 상기 패키지 컴포넌트는 반도체 기판 및 상기 반도체 기판 상의 금속층을 포함하는 디바이스 다이를 포함하고, 상기 솔더 영역은 상기 금속 피처를 상기 금속층에 결합시키는 것인, 방법.
  8. 방법에 있어서,
    인터포저를 형성하는 단계 - 상기 인터포저를 형성하는 단계는,
    제1 캐리어 위에 금속 스페이서를 도금하는 단계;
    상기 금속 스페이서를 내부에 임베드하도록 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 기판을 형성하는 단계;
    상기 기판을 관통하는 관통 비아를 형성하는 단계;
    상기 관통 비아 위에서 이와 전기적으로 결합되는 제1의 복수의 재배선 라인을 형성하는 단계;
    상기 유전체 층을 노출시키도록 상기 제1 캐리어를 제거하는 단계; 및
    상기 유전체 층의 제1 부분을 제거하도록 상기 유전체 층을 패터닝하는 단계를 포함하고, 상기 유전체 층의 제2 부분이 남겨짐 -;
    제2 캐리어 위에 상호 접속 구조체를 형성하는 단계;
    상기 상호 접속 구조체에 패키지 컴포넌트를 접합하는 단계; 및
    상기 상호 접속 구조체에 상기 인터포저를 접합하는 단계 - 상기 금속 스페이서와 상기 유전체 층의 상기 제2 부분은 상기 패키지 컴포넌트를 상기 기판으로부터 이격시킴 -
    를 포함하는, 방법.
  9. 제8항에 있어서, 상기 인터포저를 형성하는 단계는 상기 금속 스페이서 상에 솔더 영역을 형성하는 단계를 더 포함하는 것인, 방법.
  10. 제9항에 있어서, 상기 패키지 컴포넌트는,
    반도체 기판; 및
    상기 반도체 기판 위의 블랭킷 금속층을 포함하며,
    상기 인터포저가 상기 상호 접속 구조체에 접합될 때, 상기 솔더 영역은 상기 블랭킷 금속층에 동시에 접합되는 것인, 방법.
  11. 제8항에 있어서,
    상기 유전체 층 상에 복수의 금속 패드를 형성하는 단계;
    상기 인터포저 상에 복수의 금속 필라를 형성하는 단계 - 상기 관통 비아 및 상기 복수의 금속 필라는 상기 복수의 금속 패드의 대향면 상에 있음 -; 및
    상기 복수의 금속 필라 중 하나의 금속 필라 상에 각각 복수의 솔더 영역을 형성하는 단계
    를 더 포함하는, 방법.
  12. 제8항에 있어서,
    상기 유전체 층 상에 복수의 금속 패드를 형성하는 단계; 및
    상기 인터포저 상에 복수의 솔더 영역을 형성하는 단계를 더 포함하고, 상기 관통 비아 및 상기 복수의 솔더 영역은 상기 복수의 금속 패드의 대향면 상에 위치되는 것인, 방법.
  13. 제8항에 있어서, 상기 기판을 형성하는 단계는 막을 적층하는 단계를 포함하는 것인, 방법.
  14. 제8항에 있어서, 상기 금속 스페이서를 임베드하도록 상기 유전체 층을 형성하는 단계는,
    상기 금속 스페이서 상에 유전체 막을 적층하는 단계; 및
    상기 금속 스페이서 및 상기 유전체 막을 평탄화하는 단계
    를 포함하는 것인, 방법.
  15. 패키지에 있어서,
    접합 패드를 포함하는 상호 접속 구조체;
    상기 상호 접속 구조체 위에서 이와 접합되는 패키지 컴포넌트;
    상기 상호 접속 구조체 위에서 이와 접합되는 인터포저 - 상기 인터포저는,
    상기 패키지 컴포넌트와 중첩되는 금속 피처;
    상기 금속 피처를 내부에 캡슐화하는 강성 유전체 층;
    상기 강성 유전체 층 위의 재배선 라인; 및
    상기 상호 접속 구조체에 접합되는 전기적 도전 피처를 포함하고, 상기 전기적 도전 피처는 상기 상호 접속 구조체의 접합 패드에 전기적으로 결합됨 -; 및
    상기 강성 유전체 층의 측벽과 상기 패키지 컴포넌트의 상부면에 접촉하는 밀봉재
    를 포함하는, 패키지.
  16. 제15항에 있어서,
    상기 강성 유전체 층 위의 기판; 및
    상기 금속 피처 및 상기 강성 유전체 층 위에 있고 상기 금속 피처 및 상기 강성 유전체 층과 접촉하는 금속 플레이트(metal plate)
    를 더 포함하고, 상기 금속 플레이트는 상기 기판에 제공되고, 상기 기판의 바닥면과 공면인(coplanar) 바닥면을 가지는 것인, 패키지.
  17. 제15항에 있어서, 상기 패키지 컴포넌트는 반도체 기판을 포함하는 디바이스 다이를 포함하고, 상기 금속 피처 및 상기 강성 유전체 층은 상기 반도체 기판의 상부면과 물리적으로 접촉하는 것인, 패키지.
  18. 제15항에 있어서, 상기 인터포저는,
    상기 강성 유전체 층 위에서 이와 접촉하는 기판; 및
    상기 기판 내의 관통 비아
    를 포함하고, 상기 재배선 라인은 상기 재배선 라인을 상기 전기적 도전 피처에 전기적으로 결합시키는 것인, 패키지.
  19. 제15항에 있어서, 상기 강성 유전체 층은 아지노모토 강화 막(Ajinomoto Build-up Film; ABF)을 포함하는 것인, 패키지.
  20. 제15항에 있어서, 상기 전기적 도전 피처는 금속 필라를 포함하고, 상기 금속 필라의 바닥면은 상기 패키지 컴포넌트의 상부면 아래로 연장되는 것인, 패키지.
KR1020190078362A 2018-06-29 2019-06-28 제어 가능한 스탠드오프를 갖는 팬-아웃 패키지 KR102258947B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862692027P 2018-06-29 2018-06-29
US62/692,027 2018-06-29
US16/118,538 US11075151B2 (en) 2018-06-29 2018-08-31 Fan-out package with controllable standoff
US16/118,538 2018-08-31

Publications (2)

Publication Number Publication Date
KR20200011007A true KR20200011007A (ko) 2020-01-31
KR102258947B1 KR102258947B1 (ko) 2021-06-03

Family

ID=68886183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190078362A KR102258947B1 (ko) 2018-06-29 2019-06-28 제어 가능한 스탠드오프를 갖는 팬-아웃 패키지

Country Status (5)

Country Link
US (3) US11075151B2 (ko)
KR (1) KR102258947B1 (ko)
CN (1) CN110660725B (ko)
DE (1) DE102019116734A1 (ko)
TW (1) TWI710089B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7163162B2 (ja) * 2018-12-10 2022-10-31 新光電気工業株式会社 半導体パッケージ
KR20200133072A (ko) * 2019-05-16 2020-11-26 삼성전자주식회사 이미지 센서 패키지
CN113314505A (zh) 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 半导体封装及其制造方法
US11482484B2 (en) * 2020-02-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Symmetrical substrate for semiconductor packaging
US20210280507A1 (en) * 2020-03-05 2021-09-09 Qualcomm Incorporated Package comprising dummy interconnects
US11393746B2 (en) * 2020-03-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcing package using reinforcing patches
KR20210120355A (ko) * 2020-03-26 2021-10-07 엘지마그나 이파워트레인 주식회사 양면 냉각형 파워 모듈
KR20210126228A (ko) 2020-04-10 2021-10-20 삼성전자주식회사 반도체 패키지
US11594498B2 (en) 2020-04-27 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
CN111696879B (zh) * 2020-06-15 2021-08-31 西安微电子技术研究所 一种基于转接基板的裸芯片kgd筛选方法
KR20220004269A (ko) * 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지
US11764179B2 (en) * 2020-08-14 2023-09-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
WO2022040142A1 (en) * 2020-08-19 2022-02-24 Google Llc Package-on-package assembly with improved thermal management
US11600562B2 (en) * 2020-10-21 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
US11705420B2 (en) * 2020-10-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-bump connection to interconnect structure and manufacturing method thereof
US11574891B2 (en) * 2021-01-26 2023-02-07 Nanya Technology Corporation Semiconductor device with heat dissipation unit and method for fabricating the same
TWI755281B (zh) * 2021-02-18 2022-02-11 創意電子股份有限公司 散熱結構、半導體封裝裝置及半導體封裝裝置之製造方法
US11935761B2 (en) 2021-08-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150033133A (ko) * 2013-09-23 2015-04-01 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20160012589A (ko) * 2014-07-24 2016-02-03 삼성전자주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
KR20170061468A (ko) * 2015-11-26 2017-06-05 삼성전자주식회사 스택 패키지 및 그 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263437B2 (en) * 2008-09-05 2012-09-11 STATS ChiPAC, Ltd. Semiconductor device and method of forming an IPD over a high-resistivity encapsulant separated from other IPDS and baseband circuit
TW201023308A (en) * 2008-12-01 2010-06-16 Advanced Semiconductor Eng Package-on-package device, semiconductor package and method for manufacturing the same
US8237278B2 (en) * 2009-11-16 2012-08-07 International Business Machines Corporation Configurable interposer
US8217502B2 (en) * 2010-06-08 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with multipart conductive pillars and method of manufacture thereof
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US8466544B2 (en) 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US8779562B2 (en) * 2011-03-24 2014-07-15 Stats Chippac Ltd. Integrated circuit packaging system with interposer shield and method of manufacture thereof
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US20160084589A1 (en) * 2013-03-14 2016-03-24 Air Products And Chemicals, Inc. Heat Exchanger Perforated Fins
US9312198B2 (en) * 2013-03-15 2016-04-12 Intel Deutschland Gmbh Chip package-in-package and method thereof
US20140339706A1 (en) * 2013-05-17 2014-11-20 Nvidia Corporation Integrated circuit package with an interposer formed from a reusable carrier substrate
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
US9583420B2 (en) 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
US9542522B2 (en) * 2014-09-19 2017-01-10 Intel Corporation Interconnect routing configurations and associated techniques
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US10636773B2 (en) * 2015-09-23 2020-04-28 Mediatek Inc. Semiconductor package structure and method for forming the same
US9947642B2 (en) 2015-10-02 2018-04-17 Qualcomm Incorporated Package-on-Package (PoP) device comprising a gap controller between integrated circuit (IC) packages
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
CN106971993B (zh) 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
US9837359B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10290609B2 (en) * 2016-10-13 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150033133A (ko) * 2013-09-23 2015-04-01 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20160012589A (ko) * 2014-07-24 2016-02-03 삼성전자주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
KR20170061468A (ko) * 2015-11-26 2017-06-05 삼성전자주식회사 스택 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20210351118A1 (en) 2021-11-11
TWI710089B (zh) 2020-11-11
US11075151B2 (en) 2021-07-27
CN110660725A (zh) 2020-01-07
US20200006214A1 (en) 2020-01-02
TW202002227A (zh) 2020-01-01
US20230361015A1 (en) 2023-11-09
US11854955B2 (en) 2023-12-26
CN110660725B (zh) 2022-04-01
KR102258947B1 (ko) 2021-06-03
DE102019116734A1 (de) 2020-01-02

Similar Documents

Publication Publication Date Title
KR102258947B1 (ko) 제어 가능한 스탠드오프를 갖는 팬-아웃 패키지
US11637084B2 (en) Semiconductor package having a through intervia through the molding compound and fan-out redistribution layers disposed over the respective die of the stacked fan-out system-in-package
US11164852B2 (en) Method of forming package structure
US10157854B2 (en) Eliminate sawing-induced peeling through forming trenches
US11205612B2 (en) Integrated circuit package and method
US9425178B2 (en) RDL-first packaging process
CN110416095B (zh) 封装件及其形成方法
KR102366981B1 (ko) 집적 회로 패키지 및 방법
CN113053757B (zh) 封装件及其形成方法
US20240021441A1 (en) Info Packages Including Thermal Dissipation Blocks
US20220384287A1 (en) Packages with Multiple Encapsulated Substrate Blocks
KR20220051780A (ko) 반도체 디바이스 및 제조 방법
US20230230849A1 (en) Laser drilling process for integrated circuit package
US20230307375A1 (en) Semiconductor Package and Method of Forming the Same
US20240019486A1 (en) Alignment Mark Design for Wafer-Level Testing and Method Forming the Same
US20230395519A1 (en) Semiconductor package with substrate recess and methods for forming the same
KR20210133125A (ko) 반도체 디바이스 및 방법
CN116387165A (zh) 管芯封装件及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant