JP5757448B2 - 装着可能な集積回路パッケージインパッケージシステム - Google Patents

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Description

技術分野
この発明は一般に集積回路パッケージシステムに関し、より特定的には、装着可能な集積回路パッケージインパッケージシステムに関する。
背景技術
集積回路パッケージング技術では、単一の回路基板または基板に装着される集積回路の数が増加している。新しいパッケージング設計は、たとえば集積回路の物理的な大きさおよび形状などの形状因子においてより小型化され、全体的な集積回路密度の著しい増加をもたらしている。しかしながら、集積回路密度は、依然として、基板上に個々の集積回路を装着するのに利用可能な「土地」およびパッケージのサイズによって限定される。ＰＣ、コンピュータサーバおよび記憶サーバなどのさらに大規模な形状因子のシステムは、同じような小ささの、またはさらに小さな「土地」においてより多くの集積回路を必要とする。特に急激な、携帯電話、デジタルカメラ、音楽プレーヤ、携帯情報端末および位置情報装置などのポータブル個人用電子機器についてのニーズが、集積回路密度の必要性にさらに拍車をかけている。
この集積回路密度の増大により、１つを超える集積回路がパッケージングされ得るマルチチップパッケージまたはパッケージインパッケージ（ＰＩＰ）の開発に至った。各パッケージは、個々の集積回路と、集積回路が周りの回路に電気的に接続され得るようにする相互接続線の１つ以上の層とに対し、機械的な支持を与える。一般にマルチチップモジュールとも呼ばれる現在のマルチチップパッケージは、典型的には、別個の集積回路部品の集合が取付けられる基板から構成される。このようなマルチチップパッケージは、集積回路密度および小型化を増進し、信号伝播速度を向上させ、全体的な集積回路サイズおよび重量を減じ、性能を向上させ、かつコストを下げることがわかってきた。すべてが、コンピュータ産業の主要な目標である。
積重ねる構成を備えたマルチチップパッケージ、すなわちＰＩＰも、問題を示し得る。積重ねられた構造において電気接続のための空間を作るため、スペーサ構造が用いられ得る。パッケージインパッケージ構造は、パッケージされた集積回路を積重ねられた構造に含む。パッケージされた集積回路の典型的なスペーサ構造および封止材料は接着性が低く、層間剥離の原因になる。従来のスペーサおよびパッケージされた集積回路のインターフェースは、このインターフェースにおける層間剥離のために、信頼性試験での性能が不十分である。
したがって、集積回路について、製造コストが低く、歩どまりが向上した、かつ高さが薄い、装着可能な集積回路パッケージインパッケージシステムのニーズが依然存在する。コスト節減および効率向上のニーズがますます増大することを考慮すると、これらの問題に対する答えを見つけることがますます重要である。
これらの問題の解決法が長い間求められてきたが、先行の開発ではいかなる解決策も教示または提示されず、そのために当業者はこれらの問題の解決策を長い間得られなかった。
発明の開示
この発明は、集積回路ダイおよびパッケージ基板の上に接着スペーサを装着することと、内部接着構造を有する集積回路パッケージシステムを内部接着構造で接着スペーサの上に装着することと、接着スペーサの上の集積回路パッケージシステムを覆うためのパッケージ封止を形成することとを含む、装着可能な集積回路パッケージインパッケージシステムを与える。
この発明の一定の実施例は、上述の局面もしくはそこから明らかな局面に加えて、またはその代りに、他の局面を有する。その局面は、添付の図面を参照しつつ以下の詳細な説明を読むことにより、当業者に明らかとなるであろう。
この発明の実施例における装着可能な集積回路パッケージインパッケージシステムの上面図である。 図１の２−−２に沿った、装着可能な集積回路パッケージインパッケージシステムの断面図である。 装置を備えた図１の装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明の代替実施例における、図１の２−−２に沿った装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明の別の代替実施例における、装着可能な集積回路パッケージインパッケージシステムの上面図である。 図５の６−−６に沿った装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明のさらに別の代替実施例における、図５の６−−６に沿った装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明のさらに別の代替実施例における、図５の６−−６に沿った装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明のさらに別の代替実施例における、図５の６−−６に沿った装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明のさらに別の代替実施例における、装着可能な集積回路パッケージインパッケージシステムの上面図である。 図１０の１１−−１１に沿った装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明のさらに別の実施例における、図１０の１１−−１１に沿った装着可能な集積回路パッケージインパッケージシステムの断面図である。 この発明の実施例における、装着可能な集積回路パッケージインパッケージシステムの製造のための、装着可能な集積回路パッケージインパッケージシステムのフロー図である。
発明を実施するための最良の形態
以下の実施例は、当業者がこの発明を行い、使用することを可能にするのに十分に詳細に記載される。本開示に基づいて他の実施例が明らかになること、および本発明の範囲から逸脱することなく、システム上、プロセス上、または機械的な変更が行なわれ得ることが理解される。
以下の記載では、この発明についての完全な理解を与えるために多数の具体的な詳細が与えられる。しかしながらこの発明がこれらの具体的な詳細なしで実施され得ることが明らかである。本発明を不明瞭にしないようにするために、いくつかの周知の回路、システム構成およびプロセスステップは詳細に開示されない。同様に、システムの実施例を示す図面は半図表的であり、縮尺どおりではなく、特に、いくつかの寸法は説明の明示のためであり、図面において極めて誇張されて示される。さらに、例示、記載および理解が明らかかつ容易になるように複数の実施例がいくつかの機構を共通に有して開示され、説明される場合、互いに類似した機構は通常は類似した参照番号で記載される。
解説の目的のために、本願明細書に用いられる用語「水平の」は、その配向にかかわらず、集積回路の面または表面と平行な面として規定される。用語「垂直の」は、その水平と規定されたものに直交する方向を指す。「上の」「下の」「底部」、「頂部」、（「側壁」などの）「側」、「より高い」、「より低い」、「上部の」、「の上に」「の下に」などの用語は、水平面に対して規定される。用語「上に」は、要素どうしに直接の接触があることを意味する。本願明細書に用いられる用語「処理」は、説明される構造を形成する際に必要となる、材料の堆積、材料のパターニング、露出、発生、エッチング、クリーニング、成型、および／もしくは除去、または説明される構造の形成に必要なことを含む。本願明細書に用いられるような用語「システム」は、用語が用いられるコンテキストに従って、この発明の方法および装置を意味し、指し示す。
ここで図１を参照すると、この発明の実施例の装着可能な集積回路パッケージインパッケージシステム１００の上面図が示される。上面図は、開口部１０４を有した、エポキシ成形化合物などのパッケージ封止１０２を示す。開口部１０４は、集積回路パッケージシステム１０６の部分を露出する。エポキシ成形化合物などの内部封止１１０に囲まれたリードなどの端子１０８が開口部１０４において露出される。内部封止１１０は、予めパッケージされた集積回路ダイ１１４の背面１１２を露出する。端子１０８、内部封止１１０および予めパッケージされた集積回路ダイ１１４は、集積回路パッケージシステム１０６の一部である。
ここで図２を参照すると、装着可能な集積回路パッケージインパッケージシステム１００の図１の２−−２に沿った断面図が示される。断面図は、ダイ取付け接着剤などの接着
剤２０６を用いて積層基板などのパッケージ基板２０４上に装着された、集積回路ダイ２０２を示す。
ポリマまたは金属のスペーサなどの接着スペーサ２０８は、集積回路ダイ２０２の能動側２１０と集積回路パッケージシステム１０６との間にある。能動側２１０は回路（示されない）をその上に有する。接着スペーサ２０８は、能動側２１０とパッケージ基板２０４との間の、ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続２１２の接続を妨げない。
集積回路パッケージシステム１０６は反転した向きで示され、能動側２１０に面する予めパッケージされた集積回路ダイ１１４の上側２１４と対面する構成を形成する。上側２１４は回路（示されない）をその上に有する。
ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続２１６は、上側２１４および端子１０８を接続する。内部封止１１０は、上側２１４上にある、ポリマまたは金属の構造などの内部接着構造２１８を露出する。内部接着構造２１８は、上側２１４と内部相互接続２１６との接続を妨げない。
接着スペーサ２０８は能動側２１０との予め定められた接着を形成し、このインターフェースにおいて層間剥離を緩和するか、またはなくす。内部接着構造２１８および接着スペーサ２０８も、接着スペーサ２０８と内部封止１１０との間で形成される接着よりも良好な予め定められた接着を互いに対して形成する。内部接着構造２１８と接着スペーサ２０８との間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。層間剥離の原因の低減または除去は、装着可能な集積回路パッケージインパッケージシステム１００の、水分感度レベル（ＭＳＬ）試験などの信頼性試験における信頼性および性能を向上させる。
接着スペーサ２０８および内部接着構造２１８は、放熱構造としても機能し得る。熱は、集積回路ダイ２０２から接着スペーサ２０８、内部接着構造２１８および予めパッケージされた集積回路ダイ１１４を通して流れることができ、背面１１２から周囲へと放出される。
この発明が層間剥離に対する抵抗の向上および伝熱性能の向上などの信頼性の向上をもたらすことが発見された。集積回路パッケージシステム１０６の内部接着構造２１８と接着スペーサ２０８との間のインターフェースは、このインターフェースにおける層間剥離を減じるかなくす。これは、ＭＳＬ試験などの信頼性試験での性能を向上させる。さらに、接着スペーサ２０８および内部接着構造２１８は、熱的に伝導性のある材料、たとえば金属または合金などから形成されてもよく、熱流経路を与える。熱流経路は、装着可能な集積回路パッケージインパッケージシステム１００の伝熱性能を向上させる。
内部相互接続２１２は端子１０８およびパッケージ基板２０４をも接続する。はんだボールなどの外部相互接続２２０は、集積回路ダイ２０２の反対側でパッケージ基板２０４に接続する。外部相互接続２２０は、プリント回路基板または別のパッケージされた装置などの次のシステムレベル（示されない）に接続する。パッケージ封止１０２は、パッケージ基板２０４の、集積回路ダイ２０２を有する側の上にある。パッケージ封止１０２は、集積回路ダイ２０２と、接着スペーサ２０８と、内部相互接続２１２と、集積回路パッケージシステム１０６の部分とを覆う。パッケージ封止１０２における開口部１０４は、端子１０８の部分、内部封止１１０の部分、および予めパッケージされた集積回路ダイ１１４の背面１１２を露出する。
ここで図３を参照すると、装置３０２を備えた図１の装着可能な集積回路パッケージインパッケージシステム１００の断面図が示される。装置３０２は、フリップチップ、個別の受動素子、または別の装着可能な集積回路パッケージインパッケージシステムなどの、いくつかの異なる要素であってもよい（示されない）。装置３０２ははんだバンプなどの相互接続３０４を有する。装置３０２は、パッケージ封止１０２の開口部１０４において装着可能な集積回路パッケージインパッケージシステム１００上に装着される。相互接続３０４は、開口部１０４において露出される端子１０８に取付けられる。
ここで図４を参照すると、この発明の代替実施例における、図１の２−−２に沿った装着可能な集積回路パッケージインパッケージシステム４００の断面図が示される。図１の装着可能な集積回路パッケージインパッケージシステム１００について図１に示される上面図は、装着可能な集積回路パッケージインパッケージシステム４００の上面図をも表すことができる。断面図は、ダイ取付け接着剤などの接着剤４０６を用いて積層基板などのパッケージ基板４０４の上に装着された集積回路ダイ４０２を示す。
ポリマまたは金属のスペーサなどの接着スペーサ４０８は、集積回路ダイ４０２の能動側４１０と集積回路パッケージシステム４１１との間にある。能動側４１０は回路（示されない）をその上に有する。接着スペーサ４０８は、能動側４１０とパッケージ基板４０４の間の、ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続４１２の接続を妨げない。
集積回路パッケージシステム４１１は反転した向きで示され、能動側４１０に面する予めパッケージされた集積回路ダイ４１５の上側４１４と対面する構成を形成する。上側４１４は回路（示されない）をその上に有する。
ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続４１６は、上側４１４と端子４１７とを接続する。内部封止４１９は、上側４１４の上にあって上側４１４に接していない、ポリマまたは金属の構造などの内部接着構造４１８を露出する。内部接着構造４１８は、内部相互接続４１６の上側４１４との接続を妨げない。
接着スペーサ４０８は能動側４１０と予め定められた接着を形成し、このインターフェースにおける層間剥離を緩和するか、またはなくす。内部接着構造４１８および接着スペーサ４０８も、接着スペーサ４０８と内部封止４１９との間で形成される接着よりも良好な予め定められた接着を互いに対して形成する。内部接着構造４１８と接着スペーサ４０８の間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。層間剥離原因の減少または除去は、装着可能な集積回路パッケージインパッケージシステム４００の水分感度レベル（ＭＳＬ）試験などの信頼性試験における信頼性および性能を向上させる。
内部相互接続４１２は端子４１７およびパッケージ基板４０４をも接続する。はんだボールなどの外部相互接続４２０は、集積回路ダイ４０２の反対側でパッケージ基板４０４に接続する。外部相互接続４２０は、プリント回路基板または別のパッケージされた装置などの次のシステムレベル（示されない）に接続する。パッケージ封止４２２は、パッケージ基板４０４の、集積回路ダイ４０２を有する側の上にある。パッケージ封止４２２は、集積回路ダイ４０２と、接着スペーサ４０８と、内部相互接続４１２と、集積回路パッケージシステム４１１の部分とを覆う。パッケージ封止４２２における開口部４２４は、端子４１７の部分、内部封止４１９の部分、および予めパッケージされた集積回路ダイ４１５の背面４２６を露出する。
ここで図５を参照すると、この発明の別の代替実施例における装着可能な集積回路パッ
ケージインパッケージシステム５００の上面図が示される。上面図は、開口部５０４を有する、エポキシ成形化合物などのパッケージ封止５０２を示す。開口部５０４は、集積回路パッケージシステム５０６の部分を露出する。開口部５０４は、接触サイトなどの端子５０８を有する、積層基板などのインターポーザ５０５を露出する。端子５０８およびインターポーザ５０５は、集積回路パッケージシステム５０６の一部である。
ここで図６を参照すると、図５の６−−６に沿った、装着可能な集積回路パッケージインパッケージシステム５００の断面図が示される。断面図は、ダイ取付け接着剤などの接着剤６０６を用いて積層基板などのパッケージ基板６０４の上に装着された集積回路ダイ６０２を示す。
ポリマまたは金属のスペーサなどの接着スペーサ６０８は、集積回路ダイ６０２の能動側６１０と集積回路パッケージシステム５０６との間にある。能動側６１０は回路（示されない）をその上に有する。接着スペーサ６０８は、能動側６１０とパッケージ基板６０４の間の、ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続６１２の接続を妨げない。
集積回路パッケージシステム５０６は反転した向きで示され、能動側６１０に面する集積回路パッケージシステム５０６の予めパッケージされた集積回路ダイ５１４の上側６１４と対面する構成を形成する。上側６１４は回路（示されない）をその上に有する。
ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続６１６は、上側６１４とインターポーザ５０５とを接続する。エポキシ成形化合物などの内部封止６１７は、上側６１４上にある、ポリマまたは金属の構造などの内部接着構造６１８を露出する。内部封止６１７は、インターポーザ５０５の、予めパッケージされた集積回路ダイ５１４を有する側の上で、予めパッケージされた集積回路ダイ５１４および内部相互接続６１６を覆う。内部接着構造６１８は、内部相互接続６１６の上側６１４との接続を妨げない。
接着スペーサ６０８は能動側６１０と予め定められた接着を形成し、このインターフェースにおける層間剥離を緩和するか、またはなくす。内部接着構造６１８および接着スペーサ６０８も、接着スペーサ６０８と内部封止６１７との間で形成される接着よりも良好な予め定められた接着を互いに対して形成する。内部接着構造６１８と接着スペーサ６０８との間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。層間剥離原因の減少または除去は、装着可能な集積回路パッケージインパッケージシステム５００の水分感度レベル（ＭＳＬ）試験などの信頼性試験における信頼性および性能を向上させる。
接着スペーサ６０８および内部接着構造６１８は、放熱構造としても機能し得る。熱は、集積回路ダイ６０２から接着スペーサ６０８、内部接着構造６１８および予めパッケージされた集積回路代５１４を通して流れることができ、予めパッケージされた集積回路ダイ５１４の背面６１９から周囲へと放出される。
内部相互接続６１２はインターポーザ５０５およびパッケージ基板６０４をも接続する。はんだボールなどの外部相互接続６２０は、集積回路ダイ６０２の反対側でパッケージ基板６０４に接続する。外部相互接続６２０は、プリント回路基板または別のパッケージされた装置などの次のシステムレベル（示されない）に接続する。パッケージ封止５０２は、パッケージ基板６０４の、集積回路ダイ６０２を有する側の上にある。パッケージ封止５０２は、集積回路ダイ６０２と、接着スペーサ６０８と、内部相互接続６１２と、集積回路パッケージシステム５０６の部分とを覆う。パッケージ封止５０２における開口部
５０４は、インターポーザ５０５および端子５０８の部分を露出する。
ここで図７を参照すると、この発明のさらに別の代替実施例における、図５の６−−６に沿った装着可能な集積回路パッケージインパッケージシステム７００の断面図が示される。図５の装着可能な集積回路パッケージインパッケージシステム５００について図５に示される上面図は、装着可能な集積回路パッケージインパッケージシステム７００の上面図をも表すことができる。断面図は、ダイ取付け接着剤などの接着剤７０６を用いて積層基板などのパッケージ基板７０４の上に装着された、集積回路ダイ７０２を示す。
ポリマまたは金属のスペーサなどの接着スペーサ７０８は、集積回路ダイ７０２の能動側７１０と集積回路パッケージシステム７１１との間にある。能動側７１０は回路（示されない）をその上に有する。接着スペーサ７０８は、能動側７１０とパッケージ基板７０４との間の、ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続７１２の接続を妨げない。
集積回路パッケージシステム７１１は反転した向きで示され、能動側７１０に面する予めパッケージされた集積回路ダイ７１５の上側７１４と対面する構成を形成する。上側７１４は回路（示されない）をその上に有する。
ボンディングワイヤまたはリボンボンディングワイヤなどの内部相互接続７１６は、上側７１４とインターポーザ７１７とを接続する。エポキシ成形化合物などの内部封止７１９は、インターポーザ７１７の、予めパッケージされた集積回路ダイ７１５を有する側の上で、予めパッケージされた集積回路ダイ７１５および内部相互接続７１６を覆う。
ポリマまたは金属の構造などの内部接着構造７１８は、上側７１４上かつ内部封止７１９の上にある。内部接着構造７１８は、内部相互接続７１６の上側７１４との接続を妨げない。
接着スペーサ７０８は能動側７１０と予め定められた接着を形成し、このインターフェースにおける層間剥離を緩和するか、またはなくす。接着スペーサ７０８および内部接着構造７１８も、予め定められた接着を互いに対して形成する。接着スペーサ７０８は、層間剥離インターフェースをなくす内部封止７１９とは接触しない。内部接着構造７１８と接着スペーサ７０８との間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。層間剥離原因の減少または除去は、装着可能な集積回路パッケージインパッケージシステム７００の水分感度レベル（ＭＳＬ）試験などの信頼性試験における信頼性および性能を向上させる。
内部相互接続７１２はインターポーザ７１７とパッケージ基板７０４とをも接続する。はんだボールなどの外部相互接続７２０は、集積回路ダイ７０２の反対側でパッケージ基板７０４に接続する。外部相互接続７２０は、プリント回路基板または別のパッケージされた装置などの次のシステムレベル（示されない）に接続する。パッケージ封止７２２は、パッケージ基板７０４の、集積回路ダイ７０２を有する側の上にある。パッケージ封止７２２は、集積回路ダイ７０２と、接着スペーサ７０８と、内部相互接続７１２と、集積回路パッケージシステム７１１の部分とを覆う。パッケージ封止７２２における開口部７２４は、端子７２６を有するインターポーザ７１７を露出する。
ここで図８を参照すると、この発明のさらに別の代替実施例における、図５の６−−６に沿った装着可能な集積回路パッケージインパッケージシステム８００の断面図が示される。図５の装着可能な集積回路パッケージインパッケージシステム５００について図５に示される上面図は、装着可能な集積回路パッケージインパッケージシステム８００の上面
図をも表すことができる。断面図は、図６の装着可能な集積回路パッケージインパッケージシステム５００の断面図と同様の構造を有する、装着可能な集積回路パッケージインパッケージシステム８００を示す。
集積回路ダイ８０２は、ダイ取付け接着剤などの接着剤８０６を用いて、積層基板などのパッケージ基板８０４の上に装着される。接着スペーサ８０８は、集積回路ダイ８０２の能動側８１０と集積回路パッケージシステム８１１との間にある。
集積回路パッケージシステム８１１は反転した向きで示され、能動側８１０に面する予めパッケージされた集積回路ダイ８１５の上側８１４と対面する構成を形成する。内部相互接続８１６は上側８１４およびインターポーザ８１７を接続する。内部封止８１９は、インターポーザ８１７の、予めパッケージされた集積回路ダイ８１５を有する側の上の、予めパッケージされた集積回路ダイ８１５と内部相互接続８１６とを覆う。
内部封止８１９は内部接着構造８１８を露出する。内部接着構造８１８は、上側８１４の上にあり、上側８１４とは接触しない。内部接着構造８１８は、内部相互接続８１６の上側８１４との接続を妨げない。
接着スペーサ８０８は能動側８１０と予め定められた接着を形成し、このインターフェースにおける層間剥離を緩和するか、またはなくす。接着スペーサ８０８および内部接着構造８１８も、接着スペーサ８０８と内部封止８１９との間で形成される接着よりも良好な予め定められた接着を互いに対して形成する。内部接着構造８１８と接着スペーサ８０８との間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。
内部相互接続８１２はインターポーザ８１７およびパッケージ基板８０４をも接続する。はんだボールなどの外部相互接続８２０は、集積回路ダイ８０２の反対側でパッケージ基板８０４に接続する。外部相互接続８２０は、プリント回路基板または別のパッケージされた装置などの次のシステムレベル（示されない）に接続する。パッケージ封止８２２は、パッケージ基板８０４の、集積回路ダイ８０２を有する側の上にある。パッケージ封止８２２は、集積回路ダイ８０２と、接着スペーサ８０８と、内部相互接続８１２と、集積回路パッケージシステム８１１との部分を覆う。パッケージ封止８２２における開口部８２４は、端子８２６を有するインターポーザ８１７を露出する。
ここで図９を参照すると、この発明のさらに別の代替実施例における、図５の６−−６に沿った装着可能な集積回路パッケージインパッケージシステム９００の断面図が示される。図５の装着可能な集積回路パッケージインパッケージシステム５００について図５に示される上面図は、装着可能な集積回路パッケージインパッケージシステム９００の上面図をも表すことができる。断面図は、図７の装着可能な集積回路パッケージインパッケージシステム７００の断面図と同様の構造を有する装着可能な集積回路パッケージインパッケージシステム９００を示す。
集積回路ダイ９０２は、ダイ取付け接着剤などの接着剤９０６を用いて積層基板などのパッケージ基板９０４の上に装着される。接着スペーサ９０８は、集積回路ダイ９０２の能動側９１０と集積回路パッケージシステム９１１との間にある。
集積回路パッケージシステム９１１は反転した向きで示され、能動側９１０に面する予めパッケージされた集積回路ダイ９１５の上側９１４と対面する構成を形成する。内部相互接続９１６は上側９１４およびインターポーザ９１７を接続する。内部封止９１９は、インターポーザ９１７の、予めパッケージされた集積回路ダイ９１５を有する側の上の、
予めパッケージされた集積回路ダイ９１５と内部相互接続９１６とを覆う。
内部接着構造９１８は内部封止９１９の上にある。内部接着構造９１８は上側９１４の上にあり、上側９１４とは接触しない。内部接着構造９１８は、内部相互接続９１６の上側９１４との接続を妨げない。
接着スペーサ９０８は能動側９１０と予め定められた接着を形成し、このインターフェースにおける層間剥離を緩和するか、またはなくす。接着スペーサ９０８および内部接着構造９１８も、予め定められた接着を互いに対して形成する。接着スペーサ９０８と内部封止９１９とは互いに接触しない。内部接着構造９１８と接着スペーサ９０８との間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。
内部相互接続９１２はインターポーザ９１７およびパッケージ基板９０４をも接続する。はんだボールなどの外部相互接続９２０は、集積回路ダイ９０２の反対側でパッケージ基板９０４に接続する。外部相互接続９２０は、プリント回路基板または別のパッケージされた装置などの次のシステムレベル（示されない）に接続する。パッケージ封止９２２は、パッケージ基板９０４の、集積回路ダイ９０２を有する側の上にある。パッケージ封止９２２は、集積回路ダイ９０２と、接着スペーサ９０８と、内部相互接続９１２と、集積回路パッケージシステム９１１の部分とを覆う。パッケージ封止９２２における開口部９２４は、端子９２６を有するインターポーザ９１７を露出する。
ここで図１０を参照すると、この発明のさらに別の代替実施例における、装着可能な集積回路パッケージインパッケージシステム１０００の上面図が示される。上面図は、開口部１００４を有する、エポキシ成形化合物などのパッケージ封止１００２を示す。開口部１００４は集積回路パッケージシステム１００６の部分を露出する。エポキシ成形化合物などの内部封止１０１０に囲まれたリードなどの端子１００８は、開口部１００４において露出される。内部封止１０１０は、ダイ取付けパドルなどのパドル１０１２を露出する。端子１００８、内部封止１０１０、およびパドル１０１２は、集積回路パッケージシステム１００６の一部である。
ここで図１１を参照すると、図１０の１１−−１１に沿った、装着可能な集積回路パッケージインパッケージシステム１０００の断面図が示される。断面図は、接着剤１１０６を用いてパッケージ基板１１０４上に装着された、集積回路ダイ１１０２を示す。
接着スペーサ１１０８は、集積回路ダイ１１０２の能動側１１１０と集積回路パッケージシステム１００６との間にある。能動側１１１０は回路（示されない）をその上に有する。接着スペーサ１１０８は、能動側１１１０とパッケージ基板１１０４との内部相互接続１１１２との接続を妨げない。
集積回路パッケージシステム１００６は反転した向きで示され、能動側１１１０に面する予めパッケージされた集積回路ダイ１０１４の上側１１１４と対面する構成を形成する。上側１１１４は回路（示されない）をその上に有する。予めパッケージされた集積回路ダイ１０１４は、パドル１０１２の上に取付けられる。
内部相互接続１１１６は上側１１１４および端子１００８を接続する。内部封止１０１０は、上側１１１４の上にある内部接着構造１１１８を露出する。内部接着構造１１１８は、内部相互接続１１１６の上側１１１４との接続を妨げない。
接着スペーサ１１０８は能動側１１１０と予め定められた接着を形成し、このインターフェースにおける層間剥離を緩和するか、またはなくす。内部接着構造１１１８および接
着スペーサ１１０８も、接着スペーサ１１０８と内部封止１０１０の間で形成された接着よりも良好な予め定められた接着を互いに対して形成する。内部接着構造１１１８と接着スペーサ１１０８の間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。
接着スペーサ１１０８および内部接着構造１１１８は、放熱構造としても機能し得る。熱は、集積回路ダイ１１０２から接着スペーサ１１０８、内部接着構造１１１８および予めパッケージされた集積回路ダイ１０１４を通して流れることができ、パドル１０１２から周囲へと放出される。
内部相互接続１１１２は端子１００８およびパッケージ基板１１０４をも接続する。外部相互接続１１２０は、集積回路ダイ１１０２の反対側でパッケージ基板１１０４に接続する。外部相互接続１１２０は次のシステムレベル（示されない）に接続する。パッケージ封止１００２は、パッケージ基板１１０４の、集積回路ダイ１１０２を有する側の上にある。パッケージ封止１００２は、集積回路ダイ１１０２と、接着スペーサ１１０８と、内部相互接続１１１２と、集積回路パッケージシステム１００６の部分とを覆う。パッケージ封止１００２における開口部１００４は、端子１００８の部分、内部封止１０１０の部分およびパドル１０１２を露出する。
ここで図１２を参照すると、この発明のさらに別の実施例における、図１０の１１−−１１に沿った、装着可能な集積回路パッケージインパッケージシステム１２００の断面図が示される。図１０の装着可能な集積回路パッケージインパッケージシステム１０００について図１０に示される上面図は、装着可能な集積回路パッケージインパッケージシステム１２００の上面図をも表すことができる。断面図は、接着剤１２０６を用いてパッケージ基板１２０４の上に装着された、集積回路ダイ１２０２を示す。
接着スペーサ１２０８は、集積回路ダイ１２０２の能動側１２１０と集積回路パッケージシステム１２１１との間にある。接着スペーサ１２０８は第１のインターフェース１２２８を有し、第１のインターフェース１２２８は、第１の凹部１２３２と交互の位置において第１の突起１２３０を有する。能動側１２１０は回路（示されない）をその上に有する。接着スペーサ１２０８は、能動側１２１０とパッケージ基板１２０４との内部相互接続１２１２の接続を妨げない。
集積回路パッケージシステム１２１１は反転した向きで示され、能動側１２１０に面する予めパッケージされた集積回路ダイ１２１５の上側１２１４と対面する構成を形成する。上側１２１４は回路（示されない）をその上に有する。予めパッケージされた集積回路ダイ１２１５は、パドル１２１７の上に装着される。
内部相互接続１２１６は上側１２１４と端子１２１９とを接続する。内部封止１２２２は内部接着構造１２１８を露出する。内部接着構造１２１８は上側１２１４とは接触しない。内部接着構造１２１８は第２のインターフェース１２３４を有し、そこで第２のインターフェース１２３４は、第２の凹部１２３８と交互の位置において第２の突起１２３６を有する。第１のインターフェース１２２８および第２のインターフェース１２３４は、第１の突起１２３０が第２の凹部１２３８に嵌合し、第２の突起１２３６が第１の凹部１２３２に嵌合するように、補完的に対になるインターフェースである。接着スペーサ１２０８と内部接着構造１２１８との間にギャップが示され、第１のインターフェース１２２８および第２のインターフェース１２３４の補完的なインターフェースを例示する。内部接着構造１２１８は、内部相互接続１２１６の上側１２１４との接続を妨げない。
接着スペーサ１２０８は能動側１２１０と予め定められた接着を形成し、このインター
フェースにおける層間剥離を緩和するか、またはなくす。内部接着構造１２１８および接着スペーサ１２０８も、接着スペーサ１２０８と内部封止１２２２との間で形成される接着よりも良好な予め定められた接着を互いに対して形成する。内部接着構造１２１８と接着スペーサ１２０８との間の接着は、このインターフェースにおける層間剥離を緩和するか、またはなくす。
内部相互接続１２１２も端子１２１９およびパッケージ基板１２０４を接続する。外部相互接続１２２０は、集積回路ダイ１２０２の反対側でパッケージ基板１２０４に接続する。外部相互接続１２２０は次のシステムレベル（示されない）に接続する。パッケージ封止１２２４は、パッケージ基板１２０４の、集積回路ダイ１２０２を有する側の上にある。パッケージ封止１２２４は、集積回路ダイ１２０２と、接着スペーサ１２０８と、内部相互接続１２１２と、集積回路パッケージシステム１２１１の部分とを覆う。パッケージ封止１２２４における開口部１２２６は、端子１２１９の部分、内部封止１２２２の部分およびパドル１２１７を露出する。
ここで図１３を参照すると、この発明の実施例における装着可能な集積回路パッケージインパッケージシステム１００の製造のための装着可能な集積回路パッケージインパッケージシステム１３００のフロー図が示される。システム１３００は、ブロック１３０２における、集積回路ダイおよびパッケージ基板の上に接着スペーサを装着するステップと、ブロック１３０４における、内部接着構造を有する集積回路パッケージシステムを内部接着構造で接着スペーサ上に装着するステップと、ブロック１３０６における、接着スペーサの上で集積回路パッケージシステムを覆うためのパッケージ封止を形成するステップとを含む。
本発明のさらに別の重要な局面は、コストを減じ、システムを単純にし、性能を向上させるという歴史的な傾向を、価値ある態様でサポートし、役立つことを含む。
これらおよび実施例の他の価値のある局面は、したがって、少なくとも技術状況を次のレベルに促進する。
このように、本発明の装着可能な集積回路パッケージインパッケージシステムは、システムの信頼性を高めるために、重要かつ以前には未知であって利用不可能であった解決策、性能および機能的な局面を備えることがわかった。結果として生じるプロセスおよび構成は、明快でコスト効率が良く、複雑でなく、高度に用途が広くて有効であり、公知の技術の採用により実現することができ、したがって効率的かつ経済的に集積回路パッケージ装置を製造することに容易に適する。
本発明は具体的な最良の形態に関連して記載されているが、多くの代替例、修正および変更が前述の記載に照らして当業者には明らかになることが理解される。したがって、請求項の範囲内に含まれるそのようなすべての代替例、修正および変更を包含するように意図される。本願明細書に述べられ、添付の図面に示されるすべての事項は例示的であり限定的ではない意味に解釈される。
１０２ パッケージ封止、１０４ 開口部、１０６ 集積回路パッケージシステム、１１０ 内部封止、１１４ 予めパッケージされた集積回路ダイ、２０２ 集積回路ダイ、２０４ パッケージ基板、２０８ 接着スペーサ、２１８ 内部接着構造。

Claims (10)

  1. 装着可能な集積回路パッケージインパッケージシステムの製造方法であって、
    集積回路ダイおよびパッケージ基板の上に接着スペーサを装着することを含み、前記接着スペーサは、熱流通路を与えるために熱的に伝導性のある材料で形成され、
    予めパッケージ化された集積回路ダイと、前記接着スペーサ上の内部接着構造とを有する集積回路パッケージシステムを装着することとを含み、前記集積回路パッケージシステムは前記予めパッケージ化された集積回路ダイおよび前記接着スペーサ上に直接内部封止を有し、前記内部接着構造は、層間剥離を緩和するために前記接着スペーサに接着され、
    前記内部封止、前記接着スペーサ、前記集積回路ダイ、および前記パッケージ基板上に、直接パッケージ封止を形成することを含み、前記集積回路パッケージシステムの側面上に直接設けられた前記パッケージ封止は、前記予めパッケージ化された集積回路ダイから側方に延び、前記接着スペーサは前記内部接着構造を覆い、前記内部封止の上面に接着され、前記パッケージ封止は、前記内部封止を露出させる開口部を有する、システムの製造方法。
  2. 前記パッケージ封止を形成することは、前記開口部を有する前記パッケージ封止を形成することを含み、前記開口部は前記集積回路パッケージシステムの部分を露出する、請求項１に記載の方法。
  3. 前記パッケージ封止の前記開口部において、かつ前記開口部によって露出された前記集積回路パッケージシステムの上に、装置を装着することをさらに含む、請求項１に記載の方法。
  4. 前記内部封止が前記予めパッケージ化された集積回路ダイを露出する、前記集積回路パッケージシステムを形成することをさらに含む、請求項１に記載の方法。
  5. 第１の突起および第１の凹部を有する前記接着スペーサを形成することと、
    前記第１の突起および前記第１の凹部に補完的な第２の突起および第２の凹部を有する前記内部接着構造を形成することを含む、請求項１に記載の方法。
  6. パッケージ基板と、
    前記パッケージ基板の上の集積回路ダイと、
    前記集積回路ダイの上の接着スペーサとを含み、前記接着スペーサは、熱流通路を与えるために熱的に伝導性のある材料で形成され、
    内部接着構造と、
    予めパッケージ化された集積回路ダイと、前記接着スペーサ上の前記内部接着構造とを有する集積回路パッケージシステムとを含み、前記集積回路パッケージシステムは前記予めパッケージ化された集積回路ダイおよび前記接着スペーサ上に直接内部封止を有し、前記内部接着構造は、層間剥離を緩和するために前記接着スペーサに接着され、
    前記内部封止、前記接着スペーサ、前記集積回路ダイ、および前記パッケージ基板上に、直接パッケージ封止を含み、前記集積回路パッケージシステムの側面上に直接設けられた前記パッケージ封止は、前記予めパッケージ化された集積回路ダイから側方に延び、前記接着スペーサは前記内部接着構造を覆い、前記内部封止の上面に接着され、前記パッケージ封止は、前記内部封止を露出させる開口を有する、装着可能な集積回路パッケージインパッケージシステム。
  7. 前記パッケージ封止の前記開口部は、前記集積回路パッケージシステムの部分を露出する、請求項６に記載のシステム。
  8. 前記パッケージ封止の前記開口部に、かつ前記開口部によって露出された前記集積回路パッケージシステムの上に、装置をさらに含む、請求項６に記載のシステム。
  9. 前記集積回路パッケージシステムは、前記内部封止によって露出された前記予めパッケージ化された集積回路ダイを含む、請求項６に記載のシステム。
  10. 前記接着スペーサは第１の突起および第１の凹部を含み、
    前記内部接着構造は、前記第１の突起および前記第１の凹部に補完的な第２の突起および第２の凹部を含む、請求項６に記載のシステム。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569918B2 (en) * 2006-05-01 2009-08-04 Texas Instruments Incorporated Semiconductor package-on-package system including integrated passive components
US7687897B2 (en) * 2006-12-28 2010-03-30 Stats Chippac Ltd. Mountable integrated circuit package-in-package system with adhesive spacing structures
US9466545B1 (en) * 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7868471B2 (en) * 2007-09-13 2011-01-11 Stats Chippac Ltd. Integrated circuit package-in-package system with leads
US8110905B2 (en) * 2007-12-17 2012-02-07 Stats Chippac Ltd. Integrated circuit packaging system with leadframe interposer and method of manufacture thereof
US7741154B2 (en) * 2008-03-26 2010-06-22 Stats Chippac Ltd. Integrated circuit package system with stacking module
US7968373B2 (en) * 2008-05-02 2011-06-28 Stats Chippac Ltd. Integrated circuit package on package system
US8283209B2 (en) 2008-06-10 2012-10-09 Stats Chippac, Ltd. Semiconductor device and method of forming PiP with inner known good die interconnected with conductive bumps
US7977779B2 (en) * 2008-06-10 2011-07-12 Stats Chippac Ltd. Mountable integrated circuit package-in-package system
US8406004B2 (en) 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
US8390110B2 (en) * 2009-10-20 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with cavity and method of manufacture thereof
US9147670B2 (en) 2012-02-24 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Functional spacer for SIP and methods for forming the same
JP5921297B2 (ja) * 2012-04-09 2016-05-24 キヤノン株式会社 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法
CN102738094B (zh) * 2012-05-25 2015-04-29 日月光半导体制造股份有限公司 用于堆叠的半导体封装构造及其制造方法
US20140284040A1 (en) * 2013-03-22 2014-09-25 International Business Machines Corporation Heat spreading layer with high thermal conductivity
CN104752491A (zh) 2013-12-30 2015-07-01 晟碟半导体（上海）有限公司 用于半导体装置的间隔体层和半导体装置
US10418343B2 (en) 2017-12-05 2019-09-17 Infineon Technologies Ag Package-in-package structure for semiconductor devices and methods of manufacture

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111306A (en) * 1993-12-06 2000-08-29 Fujitsu Limited Semiconductor device and method of producing the same and semiconductor device unit and method of producing the same
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US5663593A (en) * 1995-10-17 1997-09-02 National Semiconductor Corporation Ball grid array package with lead frame
JP3297387B2 (ja) * 1998-11-20 2002-07-02 沖電気工業株式会社 半導体装置の製造方法
JP3722209B2 (ja) * 2000-09-05 2005-11-30 セイコーエプソン株式会社 半導体装置
US6967395B1 (en) * 2001-03-20 2005-11-22 Amkor Technology, Inc. Mounting for a package containing a chip
US6946323B1 (en) * 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US7129115B2 (en) * 2002-06-19 2006-10-31 United Test & Assembly Center Limited Packaging of a microchip device
US6785137B2 (en) * 2002-07-26 2004-08-31 Stmicroelectronics, Inc. Method and system for removing heat from an active area of an integrated circuit device
US6965160B2 (en) * 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US6936929B1 (en) * 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
US20040194882A1 (en) * 2003-04-07 2004-10-07 Ying-Hao Hung Method for disassembling a stacked-chip package
JP4197140B2 (ja) * 2003-06-19 2008-12-17 パナソニック株式会社 半導体装置
US7071421B2 (en) * 2003-08-29 2006-07-04 Micron Technology, Inc. Stacked microfeature devices and associated methods
US6936922B1 (en) * 2003-09-26 2005-08-30 Amkor Technology, Inc. Semiconductor package structure reducing warpage and manufacturing method thereof
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP2005209882A (ja) * 2004-01-22 2005-08-04 Renesas Technology Corp 半導体パッケージ及び半導体装置
US7629695B2 (en) * 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
TWI236744B (en) * 2004-06-25 2005-07-21 Advanced Semiconductor Eng Method for manufacturing stacked multi-chip package
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
JP2006049569A (ja) * 2004-08-04 2006-02-16 Sharp Corp スタック型半導体装置パッケージおよびその製造方法
TWI250592B (en) * 2004-11-16 2006-03-01 Siliconware Precision Industries Co Ltd Multi-chip semiconductor package and fabrication method thereof
US7205656B2 (en) * 2005-02-22 2007-04-17 Micron Technology, Inc. Stacked device package for peripheral and center device pad layout device
TWI423401B (zh) * 2005-03-31 2014-01-11 Stats Chippac Ltd 在上側及下側具有暴露基底表面之半導體推疊封裝組件
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
US20080237824A1 (en) * 2006-02-17 2008-10-02 Amkor Technology, Inc. Stacked electronic component package having single-sided film spacer
US7288835B2 (en) * 2006-03-17 2007-10-30 Stats Chippac Ltd. Integrated circuit package-in-package system
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
TWI298198B (en) * 2006-05-30 2008-06-21 Advanced Semiconductor Eng Stackable semiconductor package
TWI319618B (en) * 2006-12-18 2010-01-11 Advanced Semiconductor Eng Three dimensional package and method of making the same
US7687897B2 (en) * 2006-12-28 2010-03-30 Stats Chippac Ltd. Mountable integrated circuit package-in-package system with adhesive spacing structures

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