KR100395461B1 - 반도체 기억 장치 - Google Patents

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KR100395461B1
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나까야마사다오
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명의 반도체 기억 장치는 다양한 복수의 메모리들을 동일한 패키지 상에 탑재할 수 있고, 각각의 칩의 사이즈 및/또는 본딩 패드의 위치가 다른 경우에도, 칩들이 중첩되는 스택 MCP를 제공할 수 있다. 상부 칩과 하부 칩 사이에 배선 시트를 삽입할 수 있게 한다. 본딩 패드(12), 본딩 패드(13), 및 배선 시트 내의 이들 본딩 패드들을 접속하기 위한 배선 패턴이 제공된다. 상부 칩의 본딩 패드(4)는 제1 본딩 와이어에 의해 본딩 패드(12)에 접속되는 한편, 본딩 패드(13)는 제2 본딩 와이어에 의해 패키지 기판의 본딩 패드(5)에 접속된다. 이러한 구성에 따르면, 상부 칩으로부터의 신호는 배선 시트에 의해 중계되어 패키지 기판으로 전송된다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 복수의 칩을 중첩하는 스택형 MCP(Multi Chip Package)에 따른 반도체 기억 장치의 배선 구조에 관한 것이다.
종래, 패키지될 스택 MCP는 복수의 칩이 중첩되도록 형성된다. 즉, 스택 MCP는 복수의 칩을 중첩시키는 패키지로 구성한다. 스택 MCP에서는, 일반적으로 각각의 칩의 본딩 패드가 동일 배열로 근접한 위치에 배열된다. 또한, 각각의 칩 사이즈는 최적의 사이즈일 필요가 있다. 최근에는, 각종 용량을 갖는 메모리의 결합이 요구되고 있다.
이러한 요구에 부응하기 위해, 예를 들면, 일본 특개평5-121643호에는 본딩 방법이 개시되어 있다. 이러한 본딩 방법은 칩측의 본딩 패드 위치가 크게 시프트되는 위치에서 본딩을 행하는 것이다.
도 1은 종래의 스택 MCP를 나타낸 도면이다.
도 1에서, 패키지 기판(1), 하부 칩(2) 및 상부 칩(3)이 최하위층으로부터 시프트되면서 중첩 배치된다. 상부 칩(3)의 본딩 패드(4)는 본딩 와이어(6)에 의해 패키지 기판(1)의 본딩 패드(5)에 접속된다. 하부 칩(2)의 본딩 패드(7)는 본딩 와이어(8)에 의해 패키지 기판(1)의 본딩 패드(5)에 접속된다.
상술한 바와 같이, 종래의 스택 MCP에서는, 상부 칩(3)으로부터의 본딩 와이어(6)가 하부 칩(2)을 넘어 패키지 기판(1)에 직접 접속되므로, 매우 긴 본딩 와이어(6)가 필요하다. 이 때문에, 수지로 본딩 와이어를 밀봉할 경우에 본딩 와이어(6)가 규정된 위치에서 이탈되어, 와이어의 단선이나 그 사이의 다른 와이어와의 접촉 위험성이 존재하는 문제가 있다.
또한, 긴 거리의 와이어 본딩을 위해 높이 방향으로 본딩 와이어가 증가되기 때문에 패키지 두께가 증가하게 된다는 문제가 있다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 다양한 복수의 메모리를 동일 패키지 상에 탑재할 수 있고, 또한 각각의 칩의 크기 및/또는 본딩 패드의 위치가 다른 경우에도, 칩이 중첩되는 스택 MCP를 제공할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해 본 발명의 제1 형태에 따르면, 하부 칩과 상부 칩이 기판 상에 중첩되도록 구성된 반도체 기억 장치에 있어서, 하부 칩과 상부 칩 사이에 제공되어 상부 칩과 기판 사이의 전기 접속을 중계하는 배선 기판을 포함한다.
본 발명의 제2 형태에 따르면, 제1 형태에 있어서, 상부 칩의 표면 상의 단자에 접속된 제1 단자, 기판의 표면 상의 단자에 접속된 제2 단자, 및 배선 기판의 표면 상의 상기 제1 및 제2 단자를 접속하기 위한 배선 패턴을 포함한다.
본 발명의 제3 형태에 따르면, 제2 형태에 있어서, 상부 칩의 표면의 단자와제1 단자를 접속하기 위한 제1 본딩 와이어, 및 기판의 표면의 단자와 제2 단자를 접속하기 위한 제2 본딩 와이어를 더 포함한다.
본 발명의 제4 형태에 따르면, 제1 형태에 있어서, 일단이 상부 칩의 후면 상의 한 단자에 접속되고 타단이 하부 칩 표면의 한 단자에 접속되는 배선 패턴이 제공된다.
본 발명의 제5 형태에 따르면, 제2 또는 제4 형태에 있어서, 하부 칩의 표면 단자는 제3 본딩 와이어에 의해 기판의 표면의 단자에 접속된다.
본 발명의 제6 형태에 따르면, 제1 형태에 있어서, 배선 기판은 시트 형상(sheet shape)의 배선 패턴이다.
본 발명의 제7 형태에 따르면, 제1 형태에 있어서, 배선 기판이 보드 형상(board shape)의 배선 기판이다.
본 발명의 상기 및 또 다른 목적들 및 새로운 특징들은 첨부된 도면과 함께 다음의 상세한 설명으로부터 보다 완전히 이해될 것이다. 그러나, 도면들은 예시만을 위한 것일 뿐, 본 발명을 한정하는 것은 아니다.
도 1은 종래의 스택 MCP를 나타낸 구성도.
도 2는 본 발명의 제1 실시예를 나타낸 구성도.
도 3은 본 발명의 제2 실시예를 나타낸 구성도.
도 4는 도 3의 부분 확대도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 패키지 기판
2 : 하부 칩
3 : 상부 칩
4 : 상부 칩의 본딩 패드
5 : 패키지 기판의 본딩 패드
7 : 하부 칩의 본딩 패드
9 : 배선 시트
10 : 제1 본딩 와이어
11 : 제2 본딩 와이어
12 : 배선 시트의 제1 본딩 패드
13 : 배선 시트의 제2 본딩 패드
14 : 배선 패턴
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 스택 MCP의 구성을 나타낸다. 도시된 바와 같이, 본 실시예는 스택형 MCP에서 상부 칩(3)과 하부 칩(2) 사이에 배선 시트(9)를 삽입하여, 상기 배선 시트(9)를 중계하여 상부 칩(3)에서 패키지 기판(1)으로 본딩 와이어(10, 11)가 접속되는 것을 특징으로 한다.
즉, 도 2에서는 상부 칩(3)과 하부 칩(2) 사이에 배선 시트(9)가 제공된다. 배선 시트(9)에는 제1 본딩 패드(12)와 제2 본딩 패드(13)가 제공된다. 또한, 이들 본딩 패드(12, 13)를 접속하기 위한 배선 패턴(14)이 제공된다. 또한, 상부 칩(3)의 본딩 패드(4)는 제1 본딩 와이어(10)에 의해 상술한 본딩 패드(12)에 접속된다. 또한, 제2 본딩 패드(13)는 본딩 와이어(11)에 의해 패키지 기판(1)의 본 딩 패드(5)에 접속된다.
상기 구성에 따르면, 상부 칩(3)으로부터의 신호는 배선 시트(9)를 중계하여 패키지 기판(1)에 전송된다. 즉, 상부 칩(3)으로부터의 신호는 본딩 패드(4), 본딩 와이어(10), 본딩 패드(12), 배선 패턴(14), 본딩 패드(13), 본딩 와이어(11), 및 본딩 패드(5)로 전송된다. 반대로, 패키지 기판(1)으로부터 상부 칩으로의 신호의 전송은 상술한 순서와 반대 순서로 행해진다.
따라서, 본 실시예에 따르면, 상부 칩(3)과 하부 칩(2) 간의 칩 사이즈가 크게 다른 경우, 배선 길이가 길게 되지 않아 상술한 배선 이탈과 같은 패키지 결합에 관한 문제를 회피할 수 있다. 또한, 대다수의 경우, 스택 MCP는 상부 칩(3)과 하부 칩(2)의 양 신호를 공유하며, 배선 기판을 이용함으로써 본딩 패드들의 배치가 떨어져 있는 칩들 간의 결합이 용이해진다. 즉, 배선 시트(9) 상의 배선 패턴(14)으로 인해, 공통 신호가 흐르는 하부 칩(2)의 본딩 패드(7) 주변에 상부 칩(3)의 와이어를 접속시킬 수 있다.
다음에, 본 발명의 제2 실시예를 설명하기로 한다. 상술한 제1 실시예에서는, 상부 칩(3)의 후면이 배선 시트(9)의 표면 상에 배치되는 구성이지만, 본 실시예에서는, 상부 칩(3)은 배선 시트(9) 상에 배치하기 전에 내면 및 외면을 반전시켜 칩 표면을 하부 방향으로 향하도록 배선 시트(9) 상에 배치된다. 또한, 배선 시트(9)의 배선 패턴(14)의 일단이 상부 칩(3)의 본딩 패드(4)에 직접 접속되는 한편, 배선 패턴(14)의 타단은 하부 칩(2)의 본딩 패드(7)에 접속된다.
상술한 구성에 따르면, 본딩 패드(4)가 배선 시트(9) 상의 배선 패턴(14)에 직접 접속되므로, 상부 칩(3)으로부터 배선 시트(9)에 대한 본딩이 불필요하다.
또한, 배선 시트(9) 상의 배선 패턴을 하부 칩(2)의 본딩 패드(7)의 상부까지 연장하여, 하부 칩(2)의 본딩 패드(7)가 노출되도록 패드를 형성한다. 이에 따라, 도 4에 도시된 바와 같이, 하부 칩(2)의 본딩 패드(7)와 배선 시트(9) 상의 배선 패턴(14)을 한번의 와이어 본딩으로 패키지 기판(3)의 본딩 패드(5)에 본딩할 수 있다.
상술한 바와 같이, 본 실시예에 따르면, 상부 칩(3)으로부터 배선 시트(9)에 대한 와이어 본딩이 제거되고, 패키지를 더욱 얇게 할 수 있다. 도 3에 도시된 바와 같이, 상부 칩(3)의 본딩 패드(4)의 배열이 배선 시트(9), 하부 칩(2), 및 패키지 기판(1)의 각각의 본딩 패드의 배열에 대하여 수평 방향으로 수직인 경우, 수평 방향에 대한 와이어 본딩이 제거되므로, 패키지의 수평 방향의 사이즈가 감소되는 효과가 얻어진다.
또한, 상술한 제1 및 제2 실시예에서는, 배선 기판으로서 배선 시트에 대하여 설명했지만, 배선 기판은 보드형 기판일 수 있다.
상술한 바와 같이, 본 발명에 따르면, 상부 칩과 하부 칩 사이에 배선 시트 등과 같은 배선 기판을 제공하고, 상술한 배선 기판을 통해 상부 칩으로부터 패키지 기판으로의 전기 접속을 행함으로써, 상부 칩과 하부 칩의 칩 사이즈의 격차가 큰 경우에도, 이상적인 본딩 위치로 본딩 패드를 이동할 수 있게 된다.
이 때문에, 칩 사이즈의 격차가 크기 때문에 지금까지 조립하기 불가능했던 칩-결합된 스택 MCP를 용이하게 개발할 수 있다.
따라서, 다양한 복수의 메모리를 동일한 패키지 상에 탑재할 수 있고, 따라서 각각의 칩 크기 및 본딩 패드의 위치가 다른 경우에도, 칩들이 중첩되는 스택 MCP를 제공할 수 있다.
또한, 상부 칩과 하부 칩이 패키지 기판 상의 동일한 본딩 패드에 본딩된 경우에, 각각의 칩 레이아웃이 다르고 칩 상의 본딩 패드들이 먼 거리의 위치에 존재하더라도, 배선 시트 상의 배선을 이상적인 본딩 위치로 변경함으로써 본딩 패드를 배열할 수 있다.
본 발명의 바람직한 실시예에 대하여 특정 용어들을 사용하여 설명했지만, 이러한 설명은 예시에 불과하며, 다음의 특허청구범위의 사상 또는 범주를 이탈하지 않고서 변경 및 변형이 이루어질 수 있다.

Claims (8)

  1. 하부 칩과 상부 칩이 기판 상에 중첩되도록 구성된 반도체 기억 장치에 있어서,
    상기 하부 칩과 상기 상부 칩 사이에 제공되어 상기 상부 칩과 상기 기판 사이의 전기 접속을 중계하는 배선 기판을 포함하고,
    상기 상부 칩의 표면 상의 단자에 접속되는 제1 단자, 상기 기판의 표면 상의 단자에 접속되는 제2 단자, 및 상기 배선 기판의 표면 상의 상기 제1 및 제2 단자들을 접속하기 위한 배선 패턴이 제공되는 반도체 기억 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 단자와 상기 상부 칩의 표면의 상기 단자를 접속하는 제1 본딩 와이어, 및
    상기 제2 단자와 상기 기판의 표면의 상기 단자를 접속하는 제2 본딩 와이어
    를 더 포함하는 반도체 기억 장치.
  4. 제1항에 있어서,
    일단은 상기 상부 칩의 후면 상의 단자에 접속되고, 타단은 상기 하부 칩의 표면 상의 단자에 접속되는 배선 패턴이 제공되는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 하부 칩의 표면의 상기 단자는 제3 본딩 와이어에 의해 상기 기판의 표면의 상기 단자에 접속되는 반도체 기억 장치.
  6. 제4항에 있어서,
    상기 하부 칩의 표면의 상기 단자는 제3 본딩 와이어에 의해 상기 기판의 표면의 상기 단자에 접속되는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 배선 기판은 시트 형상(sheet shape)의 배선 기판인 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 배선 기판은 보드 형상(board shape)의 배선 기판인 반도체 기억 장치.
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