JPH10270625A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10270625A JPH10270625A JP9072293A JP7229397A JPH10270625A JP H10270625 A JPH10270625 A JP H10270625A JP 9072293 A JP9072293 A JP 9072293A JP 7229397 A JP7229397 A JP 7229397A JP H10270625 A JPH10270625 A JP H10270625A
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- H01L2224/732—Location after the connecting process
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Abstract
(57)【要約】
【課題】 ＬＯＣ構造のパッケージの薄型化を推進する
技術を提供する。 【解決手段】 パッケージ本体１０内に封止された半導
体チップ１１の回路形成面側にインナーリード部１２Ａ
が配置され、回路形成面に形成された電極であるボンデ
ィングパッド１４とインナーリード部１２Ａとが電気的
に接続された半導体装置であって、回路形成面に塗布さ
れた表面保護膜１５により、これを利用して半導体チッ
プ１１の回路形成面側にインナーリード部１２Ａが接着
される。
技術を提供する。 【解決手段】 パッケージ本体１０内に封止された半導
体チップ１１の回路形成面側にインナーリード部１２Ａ
が配置され、回路形成面に形成された電極であるボンデ
ィングパッド１４とインナーリード部１２Ａとが電気的
に接続された半導体装置であって、回路形成面に塗布さ
れた表面保護膜１５により、これを利用して半導体チッ
プ１１の回路形成面側にインナーリード部１２Ａが接着
される。
Description
【０００１】
【発明の属する技術分野】本発明はパッケージ本体内に
封止された半導体チップの回路形成面側にリードのイン
ナーリード部を配置するようにした構造の半導体装置に
適用して有効な技術に関する。
封止された半導体チップの回路形成面側にリードのイン
ナーリード部を配置するようにした構造の半導体装置に
適用して有効な技術に関する。
【０００２】
【従来の技術】表面実装型ＬＳＩパッケージの１つにＬ
ＯＣ(Lead On Chip)構造のパッケージがある。このパッ
ケージは、半導体チップの主面つまり回路形成面側に絶
縁フィルムを介してリードのインナーリード部を配置
し、インナーリード部と半導体チップのボンディングパ
ッドをＡｕワイヤで電気的に接続する構造になってい
る。絶縁フィルムは、ポリイミドのような耐熱性樹脂で
構成されており、その両面には接着剤がコーティングさ
れている。この種のＬＯＣ構造を有するパッケージにつ
いては、たとえば、特開昭６１−２１８１３９号公報や
特開昭６１−２３６１３０号公報などに記載がある。
ＯＣ(Lead On Chip)構造のパッケージがある。このパッ
ケージは、半導体チップの主面つまり回路形成面側に絶
縁フィルムを介してリードのインナーリード部を配置
し、インナーリード部と半導体チップのボンディングパ
ッドをＡｕワイヤで電気的に接続する構造になってい
る。絶縁フィルムは、ポリイミドのような耐熱性樹脂で
構成されており、その両面には接着剤がコーティングさ
れている。この種のＬＯＣ構造を有するパッケージにつ
いては、たとえば、特開昭６１−２１８１３９号公報や
特開昭６１−２３６１３０号公報などに記載がある。
【０００３】近年のエンジニアリングワークステーショ
ンやパーソナルコンピュータは、大量のデータを高速で
処理するために大量のメモリ（ＲＡＭ）を必要としてい
ることから、メモリモジュールの積層化技術が検討され
ている。
ンやパーソナルコンピュータは、大量のデータを高速で
処理するために大量のメモリ（ＲＡＭ）を必要としてい
ることから、メモリモジュールの積層化技術が検討され
ている。
【０００４】積層型メモリモジュールの具体例として
は、ＴＳＯＰ(Thin Small Outline Package)、ＴＳＯＪ
(Thin Small Outline J-lead Package) などの薄型ＬＳ
Ｉパッケージを複数個積み重ね、上下のパッケージのリ
ード同士を半田などで接続し、プリント配線基板に固定
するようにしたものが知られている。たとえば、特開平
５−１７５４０６号公報には、ＴＳＯＪのリードの途中
を上方に折り曲げ、さらにその一部を水平方向に延在さ
せた形状とすることによって、上下のパッケージのリー
ド同士を重ね合わせるようにした技術が記載されてい
る。
は、ＴＳＯＰ(Thin Small Outline Package)、ＴＳＯＪ
(Thin Small Outline J-lead Package) などの薄型ＬＳ
Ｉパッケージを複数個積み重ね、上下のパッケージのリ
ード同士を半田などで接続し、プリント配線基板に固定
するようにしたものが知られている。たとえば、特開平
５−１７５４０６号公報には、ＴＳＯＪのリードの途中
を上方に折り曲げ、さらにその一部を水平方向に延在さ
せた形状とすることによって、上下のパッケージのリー
ド同士を重ね合わせるようにした技術が記載されてい
る。
【０００５】
【発明が解決しようとする課題】ＬＯＣ構造の従来のパ
ッケージは、半導体チップとインナーリード部との間に
厚さ５０μｍ程度の絶縁フィルムが介在しているため、
これがパッケージの薄型化を妨げる一因となっており、
さらに、従来のＬＯＣ構造のパッケージを使って積層型
のメモリモジュールを製造する場合にも、モジュールの
薄型化の妨げとなっている。
ッケージは、半導体チップとインナーリード部との間に
厚さ５０μｍ程度の絶縁フィルムが介在しているため、
これがパッケージの薄型化を妨げる一因となっており、
さらに、従来のＬＯＣ構造のパッケージを使って積層型
のメモリモジュールを製造する場合にも、モジュールの
薄型化の妨げとなっている。
【０００６】本発明の目的は、ＬＯＣ構造のパッケージ
の薄型化を推進する技術を提供することにある。
の薄型化を推進する技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体装置は、パッケ
ージ本体内に封止された半導体チップの回路形成面側に
インナーリード部が配置され、前記回路形成面に形成さ
れた電極と前記インナーリード部とが電気的に接続され
た半導体装置であって、前記回路形成面に塗布された表
面保護膜により前記回路形成面側に前記インナーリード
部を接着するようにしたことを特徴とする。半導体装置
としては、前記電極としてのボンディングパッドとイン
ナーリード部とをワイヤを介して電気的に接続するよう
にしたタイプとしても良く、ワイヤを介することなく、
前記回路形成面に形成されたバンプ電極と前記インナー
リード部とを電気的に接続したタイプとしても良い。
ージ本体内に封止された半導体チップの回路形成面側に
インナーリード部が配置され、前記回路形成面に形成さ
れた電極と前記インナーリード部とが電気的に接続され
た半導体装置であって、前記回路形成面に塗布された表
面保護膜により前記回路形成面側に前記インナーリード
部を接着するようにしたことを特徴とする。半導体装置
としては、前記電極としてのボンディングパッドとイン
ナーリード部とをワイヤを介して電気的に接続するよう
にしたタイプとしても良く、ワイヤを介することなく、
前記回路形成面に形成されたバンプ電極と前記インナー
リード部とを電気的に接続したタイプとしても良い。
【００１０】本発明の半導体装置にあっては、半導体チ
ップの表面に塗布形成される樹脂製の表面保護膜を利用
して、半乾燥状態の表面保護膜にインナーリード部を接
触させた状態のもとで、表面保護膜を固化状態まで乾燥
することにより、インナーリード部の半導体チップの回
路形成面側に対する接着を絶縁テープを使用したり、接
着剤を使用することなく行うことができる。これによ
り、絶縁テープの厚み分が不要となり、半導体装置の薄
型化が推進される。
ップの表面に塗布形成される樹脂製の表面保護膜を利用
して、半乾燥状態の表面保護膜にインナーリード部を接
触させた状態のもとで、表面保護膜を固化状態まで乾燥
することにより、インナーリード部の半導体チップの回
路形成面側に対する接着を絶縁テープを使用したり、接
着剤を使用することなく行うことができる。これによ
り、絶縁テープの厚み分が不要となり、半導体装置の薄
型化が推進される。
【００１１】本発明の半導体装置の製造方法は、半導体
集積回路が形成された半導体ウエハの回路形成面に表面
保護膜を塗布形成する工程と、前記表面保護膜を半乾燥
状態にまで乾燥する一次ベーク工程と、一次ベーク工程
が終了した前記表面保護膜のうち前記回路形成面に形成
された電極に対応する部分を除去して前記電極を露出さ
せる工程と、前記半導体ウエハを半導体チップ単位に切
断するダイシング工程と、リードフレームのインナーリ
ード部と前記一次ベーク工程終了後の前記表面保護膜と
を接触させた状態で前記表面保護膜を固化状態まで乾燥
する二次ベーク工程と、前記インナーリード部と前記電
極とを電気的に接続する接続工程と、前記半導体チップ
を樹脂により封止してパッケージ本体を形成する封止工
程とを有することを特徴とする。ダイシング工程におい
て半導体ウエハをチップ単位に切断した後にチップの表
面に表面保護膜を形成し、その表面保護膜を一次ベーク
工程において半乾燥状態とした後に、二次ベーク工程に
おいてインナーリード部と電極とを接触させた状態で表
面保護膜を固化状態まで乾燥するようにしても良い。
集積回路が形成された半導体ウエハの回路形成面に表面
保護膜を塗布形成する工程と、前記表面保護膜を半乾燥
状態にまで乾燥する一次ベーク工程と、一次ベーク工程
が終了した前記表面保護膜のうち前記回路形成面に形成
された電極に対応する部分を除去して前記電極を露出さ
せる工程と、前記半導体ウエハを半導体チップ単位に切
断するダイシング工程と、リードフレームのインナーリ
ード部と前記一次ベーク工程終了後の前記表面保護膜と
を接触させた状態で前記表面保護膜を固化状態まで乾燥
する二次ベーク工程と、前記インナーリード部と前記電
極とを電気的に接続する接続工程と、前記半導体チップ
を樹脂により封止してパッケージ本体を形成する封止工
程とを有することを特徴とする。ダイシング工程におい
て半導体ウエハをチップ単位に切断した後にチップの表
面に表面保護膜を形成し、その表面保護膜を一次ベーク
工程において半乾燥状態とした後に、二次ベーク工程に
おいてインナーリード部と電極とを接触させた状態で表
面保護膜を固化状態まで乾燥するようにしても良い。
【００１２】本発明の半導体装置の製造方法にあって
は、半導体チップの回路形成面に塗布形成される表面保
護膜を乾燥固化するための工程を利用してインナーリー
ド部を回路形成面に接着するようにしたので、半導体製
造のために絶縁テープを使用する場合における絶縁テー
プの貼り付け工程が不要となり、少ない工程によって能
率良く、薄型の半導体装置を製造することができる。
は、半導体チップの回路形成面に塗布形成される表面保
護膜を乾燥固化するための工程を利用してインナーリー
ド部を回路形成面に接着するようにしたので、半導体製
造のために絶縁テープを使用する場合における絶縁テー
プの貼り付け工程が不要となり、少ない工程によって能
率良く、薄型の半導体装置を製造することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１４】（実施の形態１）図１は本発明の一実施の
形態である半導体装置を示す平面図であり、図２は図１
における２−２線に沿う断面図である。
形態である半導体装置を示す平面図であり、図２は図１
における２−２線に沿う断面図である。
【００１５】図示する半導体装置は、表面実装型ＬＳＩ
パッケージの一種であるＴＳＯＰであり、トランスファ
ーモールド法により成形されたエポキシ樹脂からなるパ
ッケージ本体１０の内部には、ＤＲＡＭ(Dynamic Rando
m Access Memory)などのメモリＬＳＩが形成された単結
晶シリコンの半導体チップ（以下、単にチップと言う）
１１が封止されている。チップ１１の主面つまり回路形
成面側には、ＴＳＯＰの外部接続端子を構成する複数本
のリード１２のインナーリード部１２Ａが配置されてい
る。それぞれのリード１２は、ＣｕあるいはＦｅ系合金
などからなり、Ａｕワイヤ１３を介してチップ１１の回
路形成面の中央部に列をなして形成された多数のボンデ
ィングパッド１４に電気的に接続されている。
パッケージの一種であるＴＳＯＰであり、トランスファ
ーモールド法により成形されたエポキシ樹脂からなるパ
ッケージ本体１０の内部には、ＤＲＡＭ(Dynamic Rando
m Access Memory)などのメモリＬＳＩが形成された単結
晶シリコンの半導体チップ（以下、単にチップと言う）
１１が封止されている。チップ１１の主面つまり回路形
成面側には、ＴＳＯＰの外部接続端子を構成する複数本
のリード１２のインナーリード部１２Ａが配置されてい
る。それぞれのリード１２は、ＣｕあるいはＦｅ系合金
などからなり、Ａｕワイヤ１３を介してチップ１１の回
路形成面の中央部に列をなして形成された多数のボンデ
ィングパッド１４に電気的に接続されている。
【００１６】チップ１１の回路形成面には、α線などの
放射線による回路の誤動作を防止するとともに、樹脂封
止を行う際に樹脂内に含まれるシリコンフィラーが回路
形成面に当たるのを防止するために、表面保護膜１５が
塗布されている。この表面保護膜１５としては、たとえ
ば熱硬化性のポリイミド樹脂が用いられている。
放射線による回路の誤動作を防止するとともに、樹脂封
止を行う際に樹脂内に含まれるシリコンフィラーが回路
形成面に当たるのを防止するために、表面保護膜１５が
塗布されている。この表面保護膜１５としては、たとえ
ば熱硬化性のポリイミド樹脂が用いられている。
【００１７】この表面保護膜１５によって、リード１２
のインナーリード部１２Ａはチップ１１の回路形成面側
に接着されている。すなわち、このＴＳＯＰは、インナ
ーリード部１２Ａとチップ１１との間に絶縁テープを使
用せずに、表面保護膜１５を利用してこれによって両者
を接着している。
のインナーリード部１２Ａはチップ１１の回路形成面側
に接着されている。すなわち、このＴＳＯＰは、インナ
ーリード部１２Ａとチップ１１との間に絶縁テープを使
用せずに、表面保護膜１５を利用してこれによって両者
を接着している。
【００１８】リード１２のアウターリード部１２Ｂは、
パッケージ本体１０の長辺方向の両側から外方に突出し
ている。アウターリード部１２Ｂは、図２に示すよう
に、チップ１１の表面に平行となった部分１２Ｂａと、
ここから折れ曲がって形成された傾斜部分１２Ｂｂと、
こから折れ曲がって形成された接続端部１２Ｂｃとを有
している。
パッケージ本体１０の長辺方向の両側から外方に突出し
ている。アウターリード部１２Ｂは、図２に示すよう
に、チップ１１の表面に平行となった部分１２Ｂａと、
ここから折れ曲がって形成された傾斜部分１２Ｂｂと、
こから折れ曲がって形成された接続端部１２Ｂｃとを有
している。
【００１９】このＴＳＯＰの厚さ方向の各部の寸法の一
例を示すと、図３の通りであり、パッケージ本体１０の
下面からチップ１１の下面までの樹脂の厚さΔＴａは、
0.１ｍｍ、表面保護膜１５を含めたチップ１１の厚さΔ
Ｔｃは0.２８ｍｍ、表面保護膜１５からパッケージ本体
１０の上面までの樹脂の厚さΔＴｂは0.２１ｍｍとなっ
ており、パッケージ本体１０の厚さは0.５９ｍｍとな
る。また、表面保護膜１５の厚さΔＴｄは0.０１ｍｍ程
度となっており、リード１２の板厚は0.０７〜0.１２５
ｍｍ、パッケージ本体１０の下面とアウターリード部１
２Ｂの接続端部１２Ｂｃの下面とのスペースΔＳの寸法
は0.０３ｍｍ程度となっている。
例を示すと、図３の通りであり、パッケージ本体１０の
下面からチップ１１の下面までの樹脂の厚さΔＴａは、
0.１ｍｍ、表面保護膜１５を含めたチップ１１の厚さΔ
Ｔｃは0.２８ｍｍ、表面保護膜１５からパッケージ本体
１０の上面までの樹脂の厚さΔＴｂは0.２１ｍｍとなっ
ており、パッケージ本体１０の厚さは0.５９ｍｍとな
る。また、表面保護膜１５の厚さΔＴｄは0.０１ｍｍ程
度となっており、リード１２の板厚は0.０７〜0.１２５
ｍｍ、パッケージ本体１０の下面とアウターリード部１
２Ｂの接続端部１２Ｂｃの下面とのスペースΔＳの寸法
は0.０３ｍｍ程度となっている。
【００２０】次に、図１〜図３に示された半導体装置を
製造する手順について、図８（Ａ）に示すフローチャー
トを参照しつつ説明する。
製造する手順について、図８（Ａ）に示すフローチャー
トを参照しつつ説明する。
【００２１】半導体装置を製造するには、図４に示すよ
うな形状のリードフレームＬＦをプレス加工やエッチン
グ加工により用意する。実際のリードフレームＬＦは、
５ないし６個分程度の多連構造となっているが、図４に
はそのうち１個分のパッケージに対応する部分のみが示
されている。
うな形状のリードフレームＬＦをプレス加工やエッチン
グ加工により用意する。実際のリードフレームＬＦは、
５ないし６個分程度の多連構造となっているが、図４に
はそのうち１個分のパッケージに対応する部分のみが示
されている。
【００２２】一方、単結晶シリコンにより形成された半
導体ウエハ（以下、単にウエハと言う）には、酸化処理
やイオン注入などの工程を有するウエハ処理工程を経て
半導体集積回路が形成される。このようにして、半導体
集積回路が回路形成面に形成されたウエハには表面保護
膜１５が塗布形成され、このウエハをチップ単位に切断
することによりチップ１１が形成される。
導体ウエハ（以下、単にウエハと言う）には、酸化処理
やイオン注入などの工程を有するウエハ処理工程を経て
半導体集積回路が形成される。このようにして、半導体
集積回路が回路形成面に形成されたウエハには表面保護
膜１５が塗布形成され、このウエハをチップ単位に切断
することによりチップ１１が形成される。
【００２３】図９はウエハＷの表面に表面保護膜１５を
形成するための塗布装置２０を示す概略図であり、この
塗布装置はスピナーとも言われ、ウエハＷはカップ２１
内に設けられた回転軸２２の上端部のチャック部２３に
装着された状態で、回転軸２２により回転駆動される。
この状態のもとで、液状の熱硬化性樹脂を塗布ノズル２
４からウエハＷの表面に塗布すると、ウエハＷの表面に
は所定の厚みの表面保護膜１５が形成される。
形成するための塗布装置２０を示す概略図であり、この
塗布装置はスピナーとも言われ、ウエハＷはカップ２１
内に設けられた回転軸２２の上端部のチャック部２３に
装着された状態で、回転軸２２により回転駆動される。
この状態のもとで、液状の熱硬化性樹脂を塗布ノズル２
４からウエハＷの表面に塗布すると、ウエハＷの表面に
は所定の厚みの表面保護膜１５が形成される。
【００２４】このようにして、表面保護膜１５が塗布さ
れたウエハＷを示すと、図１０（Ａ）の通りであり、こ
のウエハＷは、図８（Ａ）に示すように、一次ベーク工
程に搬送され、ここで表面保護膜１５は半乾燥状態にま
で乾燥される。
れたウエハＷを示すと、図１０（Ａ）の通りであり、こ
のウエハＷは、図８（Ａ）に示すように、一次ベーク工
程に搬送され、ここで表面保護膜１５は半乾燥状態にま
で乾燥される。
【００２５】図１１は一次ベーク工程を行うための一次
ベーク炉３０を示す概略図であり、所定の枚数のウエハ
Ｗは、治具３１に垂直状態となって載置され、炉本体３
２内に搬入される。炉本体３２内は、熱源によって、た
とえば２５０℃程度の雰囲気となっており、ウエハＷを
所定の時間、炉本体３２内において加熱することによ
り、表面保護膜１５は半乾燥状態となる。
ベーク炉３０を示す概略図であり、所定の枚数のウエハ
Ｗは、治具３１に垂直状態となって載置され、炉本体３
２内に搬入される。炉本体３２内は、熱源によって、た
とえば２５０℃程度の雰囲気となっており、ウエハＷを
所定の時間、炉本体３２内において加熱することによ
り、表面保護膜１５は半乾燥状態となる。
【００２６】次いで、一次ベーク工程が終了した後のウ
エハＷは、ウエハＷの表面の表面保護膜１５により覆わ
れた電極としてのボンディングパッド１４を露出させる
ために、エッチング処理される。このエッチング処理は
ボンディングパッド１４に対応する部分のみの表面保護
膜１５を除去する処理であり、公知のエッチング装置が
使用される。なお、ボンディングパッド１４に対応する
部分を除去する方式としては、エッチング処理以外に、
半乾燥状態の表面保護膜１５の所定の部位を機械的に取
り除く方式とすることも可能である。
エハＷは、ウエハＷの表面の表面保護膜１５により覆わ
れた電極としてのボンディングパッド１４を露出させる
ために、エッチング処理される。このエッチング処理は
ボンディングパッド１４に対応する部分のみの表面保護
膜１５を除去する処理であり、公知のエッチング装置が
使用される。なお、ボンディングパッド１４に対応する
部分を除去する方式としては、エッチング処理以外に、
半乾燥状態の表面保護膜１５の所定の部位を機械的に取
り除く方式とすることも可能である。
【００２７】このようにして、ボンディングパッド１４
に対応する部分が除去されたウエハＷは、ダイシング工
程に搬送されて、チップ単位毎に切断されてチップ１１
が形成される。切断方式としては、ウエハＷの厚みの半
分程度の深さで切り溝を形成するハーフカット方式や、
ウエハＷを完全に切断するフルカット方式などがあり、
フルカット方式ではウエハＷはウエハシートに貼り付け
られた状態で加工される。ダイシング工程が終了してチ
ップ単位毎に切り溝が形成されたウエハＷを示すと、図
１０（Ｂ）の通りであり、この工程を経て、回路形成面
に半乾燥状態の表面保護膜１５が形成されたチップ１１
となる。
に対応する部分が除去されたウエハＷは、ダイシング工
程に搬送されて、チップ単位毎に切断されてチップ１１
が形成される。切断方式としては、ウエハＷの厚みの半
分程度の深さで切り溝を形成するハーフカット方式や、
ウエハＷを完全に切断するフルカット方式などがあり、
フルカット方式ではウエハＷはウエハシートに貼り付け
られた状態で加工される。ダイシング工程が終了してチ
ップ単位毎に切り溝が形成されたウエハＷを示すと、図
１０（Ｂ）の通りであり、この工程を経て、回路形成面
に半乾燥状態の表面保護膜１５が形成されたチップ１１
となる。
【００２８】さらに、チップ１１は表面保護膜１５を固
化状態まで乾燥するために、二次ベーク工程に搬送され
る。この二次ベーク工程においては、半乾燥状態の表面
保護膜１５にインナーリード部１２Ａを接触させた状態
とすることにより、表面保護膜１５をインナーリード部
１２Ａをチップ１１の回路形成面側に接着するための接
着剤として利用されることになる。
化状態まで乾燥するために、二次ベーク工程に搬送され
る。この二次ベーク工程においては、半乾燥状態の表面
保護膜１５にインナーリード部１２Ａを接触させた状態
とすることにより、表面保護膜１５をインナーリード部
１２Ａをチップ１１の回路形成面側に接着するための接
着剤として利用されることになる。
【００２９】図１２および図１３は、半乾燥状態の表面
保護膜１５を利用してインナーリード部１２Ａをチップ
１１の回路形成面側に接着するための二次ベーク処理を
行う加熱装置４０を示す図である。この加熱装置４０は
予熱ステージ４１から接着ステージ４２にリードフレー
ムＬＦを搬送する搬送部４３を有しており、図示する場
合には６個分のパッケージに対応する部分が一体となっ
たリードフレームＬＦが搬入ステージ４４から予熱ステ
ージ４１に搬入される。
保護膜１５を利用してインナーリード部１２Ａをチップ
１１の回路形成面側に接着するための二次ベーク処理を
行う加熱装置４０を示す図である。この加熱装置４０は
予熱ステージ４１から接着ステージ４２にリードフレー
ムＬＦを搬送する搬送部４３を有しており、図示する場
合には６個分のパッケージに対応する部分が一体となっ
たリードフレームＬＦが搬入ステージ４４から予熱ステ
ージ４１に搬入される。
【００３０】予熱ステージ４１には、図１３に示すよう
に、リードフレームＬＦを上下両側から囲むように、上
下に予熱ヒータ４５ａ，４５ｂが配置されており、予熱
ステージ４１においてリードフレームＬＦはたとえば２
２０℃程度の温度に予熱される。予熱された後のリード
フレームＬＦは、予熱ステージ４４に隣接して配置され
た接着ステージ４２に搬送される。
に、リードフレームＬＦを上下両側から囲むように、上
下に予熱ヒータ４５ａ，４５ｂが配置されており、予熱
ステージ４１においてリードフレームＬＦはたとえば２
２０℃程度の温度に予熱される。予熱された後のリード
フレームＬＦは、予熱ステージ４４に隣接して配置され
た接着ステージ４２に搬送される。
【００３１】この接着ステージ４２に隣接して、所定の
数のチップ１１が収容されたチップトレイ４６が図１２
に示すように配置されており、チップ１１は半乾燥状態
の表面保護膜１５を上面としてヒータブロック４７の上
に搬入されるようになっている。このヒータブロック４
７は、接着ステージ４２に移動自在となっており、ヒー
タブロック４７の上に載置されたチップ１１はリードフ
レームＬＦの下側の所定の位置に位置決めされる。リー
ドフレームＬＦの所定の位置に位置決めされた状態のヒ
ータブロック４７の真上には、押し付けツール４８が図
１３に示すように配置されており、リードフレームＬＦ
とチップ１１は、半乾燥状態の表面保護膜１５がインナ
ーリード部に接触した状態で、ヒータブロック４７と押
し付けツール４８との間で挟み付けられる。
数のチップ１１が収容されたチップトレイ４６が図１２
に示すように配置されており、チップ１１は半乾燥状態
の表面保護膜１５を上面としてヒータブロック４７の上
に搬入されるようになっている。このヒータブロック４
７は、接着ステージ４２に移動自在となっており、ヒー
タブロック４７の上に載置されたチップ１１はリードフ
レームＬＦの下側の所定の位置に位置決めされる。リー
ドフレームＬＦの所定の位置に位置決めされた状態のヒ
ータブロック４７の真上には、押し付けツール４８が図
１３に示すように配置されており、リードフレームＬＦ
とチップ１１は、半乾燥状態の表面保護膜１５がインナ
ーリード部に接触した状態で、ヒータブロック４７と押
し付けツール４８との間で挟み付けられる。
【００３２】ヒータブロック４７および押し付けツール
４８は、それぞれ、たとえば４００℃程度の温度に加熱
されており、インナーリード部１２Ａは表面保護膜１５
に接触された状態で加熱されて、表面保護膜１５は固化
状態まで乾燥されることになる。これにより、インナー
リード部１２Ａは表面保護膜１５によって回路形成面側
に接着される。
４８は、それぞれ、たとえば４００℃程度の温度に加熱
されており、インナーリード部１２Ａは表面保護膜１５
に接触された状態で加熱されて、表面保護膜１５は固化
状態まで乾燥されることになる。これにより、インナー
リード部１２Ａは表面保護膜１５によって回路形成面側
に接着される。
【００３３】このようにして、インナーリード部１２Ａ
が表面保護膜１５によってチップ１１に接着された状態
を示すと、図５の通りである。接着工程が完了した後に
は、所定の数のチップ１１が接着されたリードフレーム
ＬＦは、ワイヤボンディング工程に搬送され、図６に示
すように、チップ１１のボンディングパッド１４とイン
ナーリード部１２Ａとの間にＡｕワイヤ１３を接続し
て、これらが電気的に接続される。
が表面保護膜１５によってチップ１１に接着された状態
を示すと、図５の通りである。接着工程が完了した後に
は、所定の数のチップ１１が接着されたリードフレーム
ＬＦは、ワイヤボンディング工程に搬送され、図６に示
すように、チップ１１のボンディングパッド１４とイン
ナーリード部１２Ａとの間にＡｕワイヤ１３を接続し
て、これらが電気的に接続される。
【００３４】次いで、リードフレームＬＦは樹脂封止工
程に搬送され、トランスファーモールド装置によってパ
ッケージ本体１０が成形されチップ１１は封止される。
その後、パッケージ本体１０の外部に露出しているリー
ドフレームＬＦのアウターリード部１２Ｂ以外の部分が
切断除去され、次いで、アウターリード部１２Ｂを折り
曲げ成形することにより、図１および図２に示されるＴ
ＳＯＰの製造が終了する。
程に搬送され、トランスファーモールド装置によってパ
ッケージ本体１０が成形されチップ１１は封止される。
その後、パッケージ本体１０の外部に露出しているリー
ドフレームＬＦのアウターリード部１２Ｂ以外の部分が
切断除去され、次いで、アウターリード部１２Ｂを折り
曲げ成形することにより、図１および図２に示されるＴ
ＳＯＰの製造が終了する。
【００３５】このＴＳＯＰはリード１２のインナーリー
ド部１２Ａとチップ１１との間に絶縁テープを使用して
おらず、表面保護膜１５自体を利用してインナーリード
部１２Ａをチップ１１に接着するようにしているので、
パッケージ本体１０を薄型化することができる。このＴ
ＳＯＰは、パッケージ本体１０の厚さが0.５９ｍｍとな
っているため、厚さの規格が0.７６ｍｍのＩＣカードに
収納することができる。
ド部１２Ａとチップ１１との間に絶縁テープを使用して
おらず、表面保護膜１５自体を利用してインナーリード
部１２Ａをチップ１１に接着するようにしているので、
パッケージ本体１０を薄型化することができる。このＴ
ＳＯＰは、パッケージ本体１０の厚さが0.５９ｍｍとな
っているため、厚さの規格が0.７６ｍｍのＩＣカードに
収納することができる。
【００３６】また、絶縁テープを使用した場合に比し
て、部品点数が少なくなるため、製造コストを低減する
とができ、絶縁テープを使用した場合のように、パッケ
ージ本体１０の内部に比較的吸湿性が高い樹脂テープを
封止しないので、ＴＳＯＰをプリント配線基板に実装す
る際などにおけるパッケージクラックの発生をも低減す
ることができる。
て、部品点数が少なくなるため、製造コストを低減する
とができ、絶縁テープを使用した場合のように、パッケ
ージ本体１０の内部に比較的吸湿性が高い樹脂テープを
封止しないので、ＴＳＯＰをプリント配線基板に実装す
る際などにおけるパッケージクラックの発生をも低減す
ることができる。
【００３７】（実施の形態２）図１４は本発明の他の実
施の形態である半導体装置を示す図であり、この場合に
はチップ１１の回路形成面に形成したＡｕバンプ電極１
４ａに、リード１２のインナーリード部１２Ａａをワイ
ヤを用いることなく電気的に直接接続するようにしてい
る。このように、チップの回路形成面に形成される電極
とインナーリード部１２Ａとの電気的接続は、ボンディ
ングパッド１４にワイヤ１３を介して接続するようにし
ても良く、バンプ電極１４ａにワイヤを用いることなく
直接インナーリード部を接続するようにしても良い。
施の形態である半導体装置を示す図であり、この場合に
はチップ１１の回路形成面に形成したＡｕバンプ電極１
４ａに、リード１２のインナーリード部１２Ａａをワイ
ヤを用いることなく電気的に直接接続するようにしてい
る。このように、チップの回路形成面に形成される電極
とインナーリード部１２Ａとの電気的接続は、ボンディ
ングパッド１４にワイヤ１３を介して接続するようにし
ても良く、バンプ電極１４ａにワイヤを用いることなく
直接インナーリード部を接続するようにしても良い。
【００３８】図１４に示すように、バンプ電極１４ａに
対して直接インナーリード部１２Ａを接続する場合に
は、二次ベーク工程においてインナーリード部１２Ａを
回路形成面に接着する際に、同時にこれらの電気的接続
とを行うことができる。
対して直接インナーリード部１２Ａを接続する場合に
は、二次ベーク工程においてインナーリード部１２Ａを
回路形成面に接着する際に、同時にこれらの電気的接続
とを行うことができる。
【００３９】（実施の形態３）図１５（Ａ),（Ｂ）は、
それぞれ２つのＴＳＯＰを積層させてプリント配線基板
１７にそれぞれアウターリード部１２Ｂの部分でプリン
ト基板１７の電極１８に接合することにより、積層型の
マルチチップモジュール構造とした半導体装置を示す。
それぞれ２つのＴＳＯＰを積層させてプリント配線基板
１７にそれぞれアウターリード部１２Ｂの部分でプリン
ト基板１７の電極１８に接合することにより、積層型の
マルチチップモジュール構造とした半導体装置を示す。
【００４０】図１５（Ａ）に示す下側のＴＳＯＰは図１
およひ図２に示したものと同一であり、上側のＴＳＯＰ
は、アウターリード部１２Ｂの寸法が下側のものと相違
している。それぞれのＴＳＯＰをプリント配線基板１７
に実装するには、あらかじめ半田メッキをアウターリー
ド部１２Ｂに施し、電極１８の表面にはあらかじめ半田
ペーストを印刷しておき、この粘着力によってアウター
リード部１２Ｂを電極１０の上に仮り付けする。ただ
し、電極１８の上にアウターリード部１２Ｂを位置決め
した後に、予備加熱によってアウターリード部１２Ｂの
表面の半田メッキを溶かすことによって仮り付けを行う
ようにしても良い。このように仮り付けを行った後に、
半田メッキをリフローすることにより、実装が完了す
る。１つのＴＳＯＰをプリント配線基板１７に実装する
際にも同様の手順により実装する。
およひ図２に示したものと同一であり、上側のＴＳＯＰ
は、アウターリード部１２Ｂの寸法が下側のものと相違
している。それぞれのＴＳＯＰをプリント配線基板１７
に実装するには、あらかじめ半田メッキをアウターリー
ド部１２Ｂに施し、電極１８の表面にはあらかじめ半田
ペーストを印刷しておき、この粘着力によってアウター
リード部１２Ｂを電極１０の上に仮り付けする。ただ
し、電極１８の上にアウターリード部１２Ｂを位置決め
した後に、予備加熱によってアウターリード部１２Ｂの
表面の半田メッキを溶かすことによって仮り付けを行う
ようにしても良い。このように仮り付けを行った後に、
半田メッキをリフローすることにより、実装が完了す
る。１つのＴＳＯＰをプリント配線基板１７に実装する
際にも同様の手順により実装する。
【００４１】図１５（Ｂ）は、２つのＴＳＯＪタイプを
積層させてプリント配線基板１７に実装して形成された
積層型のマルチチップモジュール構造として半導体装置
を示す。このマルチチップモジュール構造の半導体装置
は、積層された２つのＴＳＯＪがアウターリード部１２
Ｂの部分で相互に接続されている。
積層させてプリント配線基板１７に実装して形成された
積層型のマルチチップモジュール構造として半導体装置
を示す。このマルチチップモジュール構造の半導体装置
は、積層された２つのＴＳＯＪがアウターリード部１２
Ｂの部分で相互に接続されている。
【００４２】（実施の形態４）図１６は帯状のプリント
配線基板１７の表裏両面に８つずつメモリ用半導体装置
が実装されたメモリモジュールを示す図であり、プリン
ト配線基板１７の一方の側端の表裏両面には接続端子１
９が多数配置されている。このプリント配線基板１７は
ソケット内に収容されるようになっており、本発明の半
導体装置を用いてこのようなメモリモジュールとした場
合には、半導体装置の厚みを薄くすることができる。
配線基板１７の表裏両面に８つずつメモリ用半導体装置
が実装されたメモリモジュールを示す図であり、プリン
ト配線基板１７の一方の側端の表裏両面には接続端子１
９が多数配置されている。このプリント配線基板１７は
ソケット内に収容されるようになっており、本発明の半
導体装置を用いてこのようなメモリモジュールとした場
合には、半導体装置の厚みを薄くすることができる。
【００４３】（実施の形態５）図８（Ｂ）は本発明の他
の実施の形態である半導体装置の製造方法を示す工程図
であり、この場合には、ウエハＷの表面に表面保護膜１
５を塗布形成する前に、ダイシング工程においてウエハ
Ｗをチップ１１毎に切断し、切断して形成されたチップ
１１の回路形成面に表面保護膜１５を塗布するようにし
ている。この場合には、回路形成面に設けられたボンデ
ィングパッド１４の部分には表面保護膜１５を塗布しな
いようにする。ボンディングパッド１４の部分以外に表
面保護膜１５を形成するようにしても良く、スポット状
に複数箇所に表面保護膜１５を形成するようにしても良
い。
の実施の形態である半導体装置の製造方法を示す工程図
であり、この場合には、ウエハＷの表面に表面保護膜１
５を塗布形成する前に、ダイシング工程においてウエハ
Ｗをチップ１１毎に切断し、切断して形成されたチップ
１１の回路形成面に表面保護膜１５を塗布するようにし
ている。この場合には、回路形成面に設けられたボンデ
ィングパッド１４の部分には表面保護膜１５を塗布しな
いようにする。ボンディングパッド１４の部分以外に表
面保護膜１５を形成するようにしても良く、スポット状
に複数箇所に表面保護膜１５を形成するようにしても良
い。
【００４４】その後、チップ１１は一次ベーク炉に搬送
されて、表面保護膜１５は半乾燥状態にまで乾燥され
る。その場合の加熱温度などの乾燥条件は、前述した場
合と同様に設定される。一次ベーク処理が終了した後に
は、チップ１１は二次ベーク工程に搬送されて、表面保
護膜１５にインナーリード部１２Ａを接触させた状態で
表面保護膜１５は固化状態にまで乾燥される。このとき
の加熱条件は前述した場合と同様である。
されて、表面保護膜１５は半乾燥状態にまで乾燥され
る。その場合の加熱温度などの乾燥条件は、前述した場
合と同様に設定される。一次ベーク処理が終了した後に
は、チップ１１は二次ベーク工程に搬送されて、表面保
護膜１５にインナーリード部１２Ａを接触させた状態で
表面保護膜１５は固化状態にまで乾燥される。このとき
の加熱条件は前述した場合と同様である。
【００４５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４６】たとえば、アウターリード部１２Ｂの形状
は上述した形状に限定されるものではなく、本発明は図
示したようなＴＳＯＰタイプやＴＳＯＪタイプの半導体
装置のみならず、インナーリード部１２Ａをチップ１１
の回路形成面側に接着するタイプの半導体装置であれ
ば、たとえばＴＱＦＰタイプの半導体装置など種々のタ
イプのものにも適用することができる。さらに、メモリ
ＬＳＩを封止するパッケージのみならず、マイコンやロ
ジックＬＳＩを封止するパッケージおよびそれを用いた
積層型マルチチップモジュールにも本発明を適用するこ
とができる。また、パッケージ本体１０の表面にアルミ
ニウム箔のような光反射層を設けることにより、パッケ
ージ本体１０を超薄型に構成した場合においても、光に
よるデータリテンションなどの特性劣化を防止すること
ができる。
は上述した形状に限定されるものではなく、本発明は図
示したようなＴＳＯＰタイプやＴＳＯＪタイプの半導体
装置のみならず、インナーリード部１２Ａをチップ１１
の回路形成面側に接着するタイプの半導体装置であれ
ば、たとえばＴＱＦＰタイプの半導体装置など種々のタ
イプのものにも適用することができる。さらに、メモリ
ＬＳＩを封止するパッケージのみならず、マイコンやロ
ジックＬＳＩを封止するパッケージおよびそれを用いた
積層型マルチチップモジュールにも本発明を適用するこ
とができる。また、パッケージ本体１０の表面にアルミ
ニウム箔のような光反射層を設けることにより、パッケ
ージ本体１０を超薄型に構成した場合においても、光に
よるデータリテンションなどの特性劣化を防止すること
ができる。
【００４７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４８】(1).本発明によれば、超薄型のＬＳＩパッ
ケージの半導体装置を実現することができる。
ケージの半導体装置を実現することができる。
【００４９】(2).本発明によれば、超薄型のＬＳＩパッ
ケージの製造コストを低減することができる。
ケージの製造コストを低減することができる。
【００５０】(3).本発明によれは、超薄型の積層型マル
チチップモジュールを実現することができる。
チチップモジュールを実現することができる。
【００５１】(4).本発明によれば、超薄型のＬＳＩパッ
ケージの信頼性およひ製造の歩留りを向上させることが
できる。
ケージの信頼性およひ製造の歩留りを向上させることが
できる。
【図１】本発明の一実施の形態である半導体装置をパッ
ケージ本体を切り欠いて示す平面図である。
ケージ本体を切り欠いて示す平面図である。
【図２】図１における２−２線に沿う断面図である。
【図３】図２の一部を拡大して示す断面図である。
【図４】図１に示す半導体装置を製造するためのリード
フレームを示す平面図である。
フレームを示す平面図である。
【図５】図４に示すリードフレームのインナーリード部
に表面保護膜によりチップを接着した状態を示す平面図
である。
に表面保護膜によりチップを接着した状態を示す平面図
である。
【図６】インナーリード部とボンディングパッドをワイ
ヤを介して電気的に接続した状態を示す平面図である。
ヤを介して電気的に接続した状態を示す平面図である。
【図７】チップを樹脂パッケージにより封止した状態を
示す平面図である。
示す平面図である。
【図８】（Ａ）は本発明の一実施の形態である半導体製
造装置の製造方法を示すフローチャートであり、（Ｂ）
は本発明の他の実施の形態である半導体装置の製造方法
を示すフローチャートである。
造装置の製造方法を示すフローチャートであり、（Ｂ）
は本発明の他の実施の形態である半導体装置の製造方法
を示すフローチャートである。
【図９】ウエハの表面に表面保護膜を塗布形成するため
の塗布装置を示す断面図である。
の塗布装置を示す断面図である。
【図１０】（Ａ）は表面保護膜が塗布形成されたウエハ
を示す平面図であり、（Ｂ）はウエハをチップ単位に切
断した状態を示す平面図である。
を示す平面図であり、（Ｂ）はウエハをチップ単位に切
断した状態を示す平面図である。
【図１１】一次ベーク処理を行うための加熱装置を示す
概略断面図である。
概略断面図である。
【図１２】二次ベーク処理を行うための加熱装置を示す
概略平面図である。
概略平面図である。
【図１３】図１２の正面図である。
【図１４】本発明の他の実施の形態である半導体装置に
おける図２に対応する部分を示す断面図である。
おける図２に対応する部分を示す断面図である。
【図１５】（Ａ),（Ｂ）はそれぞれマルチチップモジュ
ール構造の半導体装置を示す断面図である。
ール構造の半導体装置を示す断面図である。
【図１６】（Ａ）はメモリーモジュール構造の半導体装
置を示す平面図であり、（Ｂ）は同図（Ａ）の側面図で
ある。
置を示す平面図であり、（Ｂ）は同図（Ａ）の側面図で
ある。
１０ パッケージ本体 １１ 半導体チップ １２ リード １２Ａ インナーリード部 １２Ｂ アウアターリード部 １３ ワイヤ １４ ボンディングパッド １５ 表面保護膜 １７ プリント配線基板 １８ 電極 １９ 接続端子 ２０ 塗布装置 ２１ カップ ２２ 回転軸 ２３ チャック部 ２４ 塗布ノズル ３０ 一次ベーク炉 ４０ 加熱装置 ４１ 予熱ステージ ４２ 接着ステージ ４３ 搬送部 ４４ 搬入ステージ ４５ａ，４５ｂ 予熱ヒータ ４６ チップトレイ ４７ ヒータブロック ４８ 押し付けツール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 道昭 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 岩谷 昭彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 増田 正親 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (9)
- 【請求項１】 パッケージ本体内に封止された半導体チ
ップの回路形成面側にインナーリード部が配置され、前
記回路形成面に形成された電極と前記インナーリード部
とが電気的に接続された半導体装置であって、前記回路
形成面に塗布された表面保護膜により前記回路形成面側
に前記インナーリード部を接着するようにしたことを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記回路形成面側に形成されたボンディングパッドと前記
インナーリード部とをワイヤを介して電気的に接続した
ことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記回路形成面に形成されたバンプ電極と前記インナーリ
ード部とを電気的に接続したことを特徴とする半導体装
置。 - 【請求項４】 請求項１記載の半導体装置において、前
記表面保護膜はポリイミド樹脂などの熱硬化性樹脂であ
ることを特徴とする半導体装置。 - 【請求項５】 相互にアウターリード部の長さが相違す
る請求項１記載の複数の半導体装置をプリント配線基板
に相互に積層させて実装し、マルチチップモジュール構
造としたことを特徴とする半導体装置。 - 【請求項６】 半導体集積回路が形成された半導体ウエ
ハの回路形成面に表面保護膜を塗布形成する工程と、 前記表面保護膜を半乾燥状態にまで乾燥する一次ベーク
工程と、 一次ベーク工程が終了した前記表面保護膜のうち前記回
路形成面に形成された電極に対応する部分を除去して前
記電極を露出させる工程と、 前記半導体ウエハを半導体チップ単位に切断するダイシ
ング工程と、 リードフレームのインナーリード部と前記一次ベーク工
程終了後の前記表面保護膜とを接触させた状態で前記表
面保護膜を固化状態まで乾燥する二次ベーク工程と、 前記インナーリード部と前記電極とを電気的に接続する
接続工程と、 前記半導体チップを樹脂により封止してパッケージ本体
を形成する封止工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項７】 半導体集積回路が形成された半導体ウエ
ハを半導体チップ単位に切断するダイシング工程と、 前記半導体チップの回路形成面に、これに形成された電
極の部分を露出させて表面保護膜を塗布形成する工程
と、 前記表面保護膜を半乾燥状態にまで乾燥する一次ベーク
工程と、 リードフレームのインナーリード部と前記一次ベーク工
程終了後の前記表面保護膜とを接触させた状態で前記表
面保護膜を固化状態まで乾燥する二次ベーク工程と、 前記インナーリード部と前記電極とを電気的に接続する
接続工程と、 前記半導体チップを樹脂により封止してパッケージ本体
を形成する封止工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項８】 請求項６または７記載の半導体装置の製
造方法において、前記回路形成面に形成されたボンディ
ングパッドと前記インナーリード部とをワイヤを介して
前記接続工程において電気的に接続するようにしたこと
を特徴とする半導体装置の製造方法。 - 【請求項９】 請求項６または７記載の半導体装置の製
造方法において、前記回路形成面に形成されたバンプ電
極と前記インナーリード部とを前記接続工程において電
気的に接続するようにしたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072293A JPH10270625A (ja) | 1997-03-25 | 1997-03-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072293A JPH10270625A (ja) | 1997-03-25 | 1997-03-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270625A true JPH10270625A (ja) | 1998-10-09 |
Family
ID=13485085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9072293A Withdrawn JPH10270625A (ja) | 1997-03-25 | 1997-03-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270625A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100464A (ja) * | 2004-09-29 | 2006-04-13 | Sumitomo Bakelite Co Ltd | 半導体表面保護膜用樹脂組成物、及びそれを用いた半導体装置 |
| JP2009301056A (ja) * | 2009-09-17 | 2009-12-24 | Sumitomo Bakelite Co Ltd | 半導体表面保護膜用樹脂組成物、及びそれを用いた半導体装置 |
| JP2012119508A (ja) * | 2010-12-01 | 2012-06-21 | Denso Corp | 半導体装置の製造方法 |
-
1997
- 1997-03-25 JP JP9072293A patent/JPH10270625A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100464A (ja) * | 2004-09-29 | 2006-04-13 | Sumitomo Bakelite Co Ltd | 半導体表面保護膜用樹脂組成物、及びそれを用いた半導体装置 |
| JP2009301056A (ja) * | 2009-09-17 | 2009-12-24 | Sumitomo Bakelite Co Ltd | 半導体表面保護膜用樹脂組成物、及びそれを用いた半導体装置 |
| JP2012119508A (ja) * | 2010-12-01 | 2012-06-21 | Denso Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |