JP4212255B2 - 半導体パッケージ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージに関し、特に薄型化した半導体パッケージにおいて光励起によるリーク電流の発生を防止する技術に関する。
【０００２】
【従来の技術】
既存パッケージの薄型化の手法として、（１）インターポーザを薄くすること、（２）モールド樹脂層の厚さを薄くすることが挙げられる。（１）および（２）に従い薄型化を実現したパッケージとして、ＴＱＯＮ（ＴＱＯＮ＝Thin Quad Outline Nonleaded）パッケージがある。ＴＱＯＮはフリップチップ接続を採用したパッケージであり、パッケージ厚さ０．５mmMAXを保証している。
【０００３】
図７は、従来の半導体パッケージの構造を示す断面図であり、図８は、従来の半導体パッケージにおいてインターポーザ上に形成される配線層を示す平面図である。
【０００４】
図７に示すように、インターポーザ４０上に配線層５０が形成され、配線層５０と半導体チップ１０とはフリップチップ接続部２０によってフリップチップ接続され、インターポーザ４０、配線層５０およびフリップチップ接続部２０はアンダーフィル３０によって封止されている。さらに、半導体チップ１０およびアンダーフィル３０は、モールド樹脂層６０によって封止されている。
【０００５】
図７および図８に示すように、半導体チップ１０の下にはフリップチップ接続部２０を除き配線層５０が形成されていない。
【０００６】
図８に示すように、従来の配線層５０は各配線間の隙間が広い。
【０００７】
【発明が解決しようとする課題】
半導体パッケージを薄型化したために、次のような問題が発生する。（１）インターポーザを薄くするために、リードフレームの使用をやめて、ガラスエポキシ基板、ＢＴレジン（Bismaleimide Ttriazine resin）、ＰＩ（ポリイミド）テープなどからなる樹脂基板を使用している。しかし、樹脂基板は光を透過してしまうため、半導体素子が光励起され、リーク電流が発生し、誤作動を引き起こすといった問題が発生する。（２）また、モールド樹脂層を薄くしたために、半導体チップ上の樹脂が薄くなりすぎ、半導体チップ上の樹脂が光（特に波長７８０nm以上の光）を透過してしまう。その結果、（１）と同様に、半導体素子が光励起され、リーク電流が発生し、誤作動を引き起こすといった問題が発生する。
【０００８】
本発明は、これら従来技術の問題点を解決するためになされたものであり、インタポーザ側またはモールド樹脂側から光が進入し、その結果、リーク電流の発生やそれによる誤作動といった問題を回避することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の特徴は、インターポーザと、該インターポーザ上に形成される配線層と、該配線層に電気的に接続される半導体チップと、前記配線層および前記半導体チップを保護するモールド樹脂層とを有し、前記配線層を構成する各配線のそれぞれが短絡しない程度に近接して形成され、かつ前記インターポーザ上の領域であって前記配線が形成されない領域には光遮断用層が形成されることにある。
【００１０】
半導体チップを配線層に電気的に接続する方法には、フリップチップ法、ワイヤボンディング法等が含まれる。
【００１１】
「配線層を構成する各配線のそれぞれが短絡しない程度に近接して形成され」とは、例えば自然光の進入防止のためには各配線の間隔が0.010〜0.100mm程度であれば良い。短絡防止の観点からは、各配線の間隔は離れている方が好ましいが、離れ過ぎていると光が透過する確率が高くなるため好ましくない。本発明にかかる半導体パッケージが使用される環境によって、進入防止の対象とする光の波長が異なり、それに応じて許容しうる配線間隔も相違する。
【００１２】
「配線が形成されない領域」とは、例えば半導体チップの下や半導体パッケージの各コーナーなどをいう。
【００１３】
本発明の特徴によれば、インターポーザが光を透過してしまうことを防止可能となり、光励起によるリーク電流の発生およびそれによって生じる誤作動を防止することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体パッケージの構造を示す断面図である。図２は、本発明の第１実施形態に係るインターポーザ上に形成される配線層および光遮断用層を示す平面図である。
【００１６】
図１に示すように、第１実施形態に係る半導体パッケージは、インターポーザ４０と、インターポーザ４０上に形成される配線層５０と、配線層５０に接続される半導体チップ１０と、配線層５０および半導体チップ１０を保護するモールド樹脂層６２とを有し、配線層５０を構成する各配線のそれぞれが短絡しない程度に近接して形成され、かつインターポーザ４０上の領域であって配線が形成されない領域には光遮断用層８０が形成される。
【００１７】
また、フリップチップ接続部２０の接続信頼性を向上させるために、フリップチップ接続部２０をアンダーフィル３０によって封止する。
【００１８】
モールド樹脂層６２には、光遮断用の成分としてカーボンブラック粉末や、金属酸化物粉末が添加される。カーボンブラック粉末等を添加することによって、モールド樹脂層６２の厚さが例えば０．１００mm程度であっても、波長７８０nm以上の光の透過率を約０〜１％までに遮蔽することが可能となる。
【００１９】
インターポーザ４０の材料としては、ガラスエポキシ基板、ＢＴ（Bismaleimide Triazine）レジン、ＰＩ（polyimide）などの有機材料が用いられる。
【００２０】
配線層５０の材料としては、光を透過せずかつ導電性を有するものであれば良く、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅−ニッケル合金（Ｃｕ−Ｎｉ）などが用いられる。この配線層５０は、半導体チップ１０の各端子と外部接続端子７０とを電気的に接続する。
【００２１】
また、図１および図２に示すように、半導体チップ１０の下や半導体パッケージの各コーナーなど配線層５０が設けられていない場所には、光遮断用層８０が設けられる。光遮断用層８０の材料としては、光を透過しないものであれば良く、導電性を有するものでも、有しないものでもいずれでも良い。しかし、配線層５０と光遮断用層８０とを同時に形成すれば、製造工程が少なくてすむというメリットがある。かかる観点から光遮断用層８０の材料を、配線層５０と同じ材料とし、かつ配線層５０の製造時に同時に光遮断用層８０も形成することが好ましい。
【００２２】
図２に示すように、本実施の形態に係る半導体パッケージでは、配線層５０を形成する各配線を、ほぼパッケージ全面に渡って形成する。隣接する各配線は短絡しない距離を保って形成される。各配線間の間隔は、例えば０．０５０mm程度とする。
【００２３】
さらに、半導体チップ１０の下に光遮断用層８０ａを、半導体パッケージの各コーナーに光遮断用層８０ｂを設ける。
【００２４】
次に、ポリイミドテープからなるインターポーザ上に、配線層３０および光遮断用層８０を同時に形成する方法について説明する。
【００２５】
（１）まず、ポリイミドテープの配線層等形成面の全面に銅薄膜を形成し、
（２）次に、銅薄膜上の全面にフォトレジスト層を形成し、
（３）さらに、配線層および光遮断用層を形成するためのマスクをフォトレジスト層上に置き、露光する。マスクの形状は、図２に示した配線層および光遮断用層の形状と同じとする。
【００２６】
（４）その後、現像をすることによって、現像液に溶けやすい部分が除去され、マスク形状と同一形状のフォトレジスト層のパターンが形成され、
（５）さらに、エッチングを行うことにより、フォトレジスト層によって保護されていない部分の銅が除去され、フォトレジスト層によって保護されている部分の銅が残り、
（６）最後にフォトレジスト層を除去すると、配線層５０および光遮断用層８０が残る。
【００２７】
このようにして得られた配線層５０上にフェースダウンにて、半導体チップ１０を搭載し、半導体チップ１０と配線層５０とをフリップチップ接続し、さらに半導体チップ１０および配線層５０をモールド樹脂層６２によって封止することによって、半導体パッケージを得る。
【００２８】
以上説明したように、第１実施形態は、配線層５０を構成する各配線のそれぞれが短絡しない程度に近接して形成され、かつ光遮断用層８０を設けている点において、従来技術と相違する。各配線のそれぞれが短絡しない程度に近接して形成されていることによって、配線と配線との隙間から光が透過することを阻止しうる。また、配線が形成されない領域に光遮断用層８０を設けることによって、かかる領域を透過して光が半導体チップ１０に到達することを阻止することができる。
【００２９】
さらに、第１実施形態は、モールド樹脂層６２が光遮断成分を含むという点において、従来技術と相違する。モールド樹脂層６２に光遮断用成分を添加することによって、モールド樹脂層６２が薄くなってもモールド樹脂層６２側からの光の透過を阻止することができる。
【００３０】
（第２実施形態）
図３は、本発明の第２実施形態に係る半導体パッケージの構造を示す断面図である。
【００３１】
第２実施形態については、第１実施形態との相違点のみを説明する。第２実施形態においては、モールド樹脂層６０には光遮断用成分を添加せず、その代わりに、半導体チップ１０上に光遮断用層８２を設ける。
【００３２】
光遮断用層８２は、例えばスパッタ蒸着法、無電解メッキ法などを用いて形成される。光遮断用層８２の厚さは、１００〜１００００Åとする。光遮断用層８２の材質には、例えば金（Ａｕ）、ニッケル（Ｎｉ）、カーボン（Ｃ）などが含まれる。
第２実施形態においては、光遮断用成分を添加していないため、モールド樹脂層６０は光を遮断することができない。しかし、半導体チップ１０上に光遮断用層８２を設けることによって、モールド樹脂層６０側から半導体チップ１０に光が到達することを阻止することができる。
【００３３】
さらに、第１実施形態と同様に第２実施形態も、半導体チップ１０とインターポーザ４０との間に光遮断用層８０を設けることによって、インターポーザ４０を透過した光が半導体チップ１０に到達することを阻止することができる。
【００３４】
図４は、本発明の第１および第２実施形態に係るインターポーザ上に形成される配線層および光遮断用層を示す平面図である。図４（Ａ）〜（Ｆ）においても、図１などと同様に、２０はフリップチップ接続部を、５０は配線層を、７０は外部接続端子を、８０は光遮断用層をそれぞれ示す。
【００３５】
（第３実施形態）
図５は、本発明の第３実施形態に係る半導体パッケージの構造を示す断面図である。図６は、本発明の第３実施形態に係るインターポーザ上に形成される配線層および光遮断用層ならびにインターポーザ上に搭載される半導体チップおよび金ワイヤを示す平面図である。
【００３６】
図５に示すように、第３実施形態に係る半導体パッケージは、インターポーザ４０と、インターポーザ４０上に形成される配線層５４および光遮断用層８４と、配線層５４に接続される半導体チップ１０と、半導体チップ１０と配線層５４を電気的に接続する金ワイヤ９０と、半導体チップ１０，配線層５４，金ワイヤ９０を保護するモールド樹脂層６４とを有する。
【００３７】
第３実施形態についても、第１実施形態との相違点のみを説明する。第３実施形態では、半導体チップ１０をフェースアップでダイマウントし、半導体チップ１０と配線層５４とを金ワイヤ９０を用いてワイヤボンディングする。
【００３８】
図５および図６に示すように、半導体チップ１０の下に設けられる光遮断用層８４は、半導体チップ１０より大きいものとする。
【００３９】
第３実施形態においては、第１実施形態と比較して、インターポーザ４０側から光が進入し、半導体チップ１０に到達することをより確実に阻止しうる。なぜなら、光遮断用層８４が半導体チップ１０よりも小さいと、配線層５４と光遮断用層８４との隙間を通過した光は半導体チップ１０に直接到達してしまうおそれがあるが、図５および図６に示すように、半導体チップ１０の下に設けられる光遮断用層８４を、半導体チップ１０より大きいものとすることによって、配線層５４と光遮断用層８４との隙間を光が通過したとしても、かかる隙間の上には半導体チップ１０が存在しないため、かかる光が半導体チップ１０に直接到達することはない。
【００４０】
また、第３実施形態においても、第１実施形態と同様に、モールド樹脂層６４に光遮断用成分を添加することによって、モールド樹脂層６４側から半導体チップ１０に光が到達することを阻止する。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、配線間の隙間を小さくすること、および配線が存在しない領域に光遮断用層を設けることによって、インターポーザ側から半導体パッケージに進入してくる光を遮断して、半導体素子のリーク電流発生を阻止することによって、誤作動および消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体パッケージの構造を示す断面図である。
【図２】本発明の第１実施形態に係るインターポーザ上に形成される配線層および光遮断用層を示す平面図である。
【図３】本発明の第２実施形態に係る半導体パッケージの構造を示す断面図である。
【図４】本発明の第１および第２実施形態に係るインターポーザ上に形成される配線層および光遮断用層を示す平面図である。
【図５】本発明の第３実施形態に係る半導体パッケージの構造を示す断面図である。
【図６】本発明の第３実施形態に係るインターポーザ上に形成される配線層および光遮断用層ならびにインターポーザ上に搭載される半導体チップおよび金ワイヤを示す平面図である。
【図７】従来の半導体パッケージの構造を示す断面図である。
【図８】従来の半導体パッケージにおいてインターポーザ上に形成される配線層を示す平面図である。
【符号の説明】
１０ 半導体チップ
２０ フリップチップ接続
３０ アンダーフィル
４０ インターポーザ
５０ 配線層
６２ モールド樹脂
７０ 外部接続端子
８０ 光遮断用層

Claims (3)

  1. インターポーザと、
    該インターポーザ上に形成される配線層と、
    該配線層に電気的に接続される半導体チップと、
    前記配線層および前記半導体チップを保護するモールド樹脂層とを有し、
    前記配線層を構成する各配線のそれぞれが短絡しない程度に近接して形成され、かつ前記インターポーザ上の領域であって前記配線が形成されない領域には光遮断用層が形成され、かつ前記配線層と前記光遮断用層とが前記インターポーザの一方の面にのみ形成されることを特徴とする半導体パッケージ。
  2. 前記半導体チップがフェイスダウンにて前記インターポーザ上に搭載され、該半導体チップの裏面に光遮断用の金属層が形成されることを特徴とする請求項１記載の半導体パッケージ。
  3. 前記半導体チップがフェイスアップにて前記インターポーザ上に搭載され、該半導体チップ下に設けられる光遮断用層が前記半導体チップより大きいことを特徴とする請求項１記載の半導体パッケージ。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541654B1 (ko) * 2003-12-02 2006-01-12 삼성전자주식회사 배선기판 및 이를 이용한 고체 촬상용 반도체 장치
DE102004057485B4 (de) * 2004-11-29 2007-10-18 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
WO2008081696A1 (ja) * 2006-12-28 2008-07-10 Nichia Corporation 発光装置、パッケージ、発光装置の製造方法、パッケージの製造方法及びパッケージ製造用金型
US20080239684A1 (en) * 2007-04-02 2008-10-02 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing the same
US8252634B2 (en) * 2009-06-19 2012-08-28 Stats Chippac Ltd. Integrated circuit packaging system with a leadframe having radial-segments and method of manufacture thereof
JP2012069734A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置の製造方法
JP7238277B2 (ja) * 2018-06-14 2023-03-14 富士電機株式会社 半導体装置、リードフレーム及び半導体装置の製造方法
US11152288B2 (en) * 2019-04-25 2021-10-19 Infineon Technologies Ag Lead frames for semiconductor packages
JP2022071925A (ja) * 2020-10-29 2022-05-17 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5568694A (en) * 1978-11-17 1980-05-23 Matsushita Electric Ind Co Ltd Method of forming image on copper
US4388128A (en) * 1980-03-17 1983-06-14 Matsushita Electric Industrial Co., Ltd. Solid-state color-image sensor and process for fabricating the same
JPS58127338A (ja) * 1982-01-25 1983-07-29 Sharp Corp 電子部品の構造
JPS58134449A (ja) * 1982-02-04 1983-08-10 Sharp Corp Ｌｓｉパツケ−ジ
JPS61112322A (ja) * 1984-11-07 1986-05-30 Nec Corp パタ−ン軸合わせ法
JPS61174763A (ja) * 1985-01-30 1986-08-06 Hitachi Ltd 固体撮像装置
JPS63306633A (ja) * 1987-06-08 1988-12-14 Toshiba Corp フイルムキヤリア
JPH01128534A (ja) * 1987-11-13 1989-05-22 Matsushita Electric Ind Co Ltd 透明基板上への半導体素子の実装方法
JPH0310224A (ja) * 1989-06-07 1991-01-17 Sharp Corp 表示装置
JPH0521655A (ja) 1990-11-28 1993-01-29 Mitsubishi Electric Corp 半導体装置および半導体装置用パツケージ
JPH0824193B2 (ja) 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
JPH0590549A (ja) 1991-09-27 1993-04-09 Sanyo Electric Co Ltd 固体撮像素子及びその製造方法
JPH0629568A (ja) 1992-07-07 1994-02-04 Nec Corp 光結合素子
JPH0677526A (ja) * 1992-08-25 1994-03-18 Nippondenso Co Ltd 樹脂封止形光電変換装置及びその製造方法
JPH06112371A (ja) 1992-09-30 1994-04-22 Hitachi Ltd Ｉｃチップを搭載した機器
JPH06132423A (ja) 1992-10-19 1994-05-13 Sharp Corp 半導体装置の製造方法
JP3206839B2 (ja) * 1992-10-30 2001-09-10 株式会社シチズン電子 Ｉｃカードのモジュール構造
JP3383398B2 (ja) * 1994-03-22 2003-03-04 株式会社東芝 半導体パッケージ
US5436203A (en) * 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same
US5625224A (en) * 1994-08-10 1997-04-29 Motorola, Inc. Method and apparatus for an integrated circuit chip carrier having improved mounting pad density
KR970006014B1 (ko) 1994-09-13 1997-04-23 현대전자산업 주식회사 섹터 소거 모드시 알고리즘 인터페이스 회로
KR100299390B1 (ko) * 1995-06-16 2001-10-27 가나이 쓰도무 좁은액자에적합한액정표시장치
JPH09307111A (ja) 1996-05-10 1997-11-28 Sony Corp 半導体装置
US6270193B1 (en) * 1996-06-05 2001-08-07 Brother Kogyo Kabushiki Kaisha Ink-jet and ink jet recording apparatus having IC chip attached to head body by resin material
JP3037191B2 (ja) * 1997-04-22 2000-04-24 日本電気アイシーマイコンシステム株式会社 半導体装置
US5898217A (en) * 1998-01-05 1999-04-27 Motorola, Inc. Semiconductor device including a substrate having clustered interconnects
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP3092575B2 (ja) * 1998-01-20 2000-09-25 日本電気株式会社 樹脂封止型半導体装置
JPH11297903A (ja) * 1998-04-07 1999-10-29 Seiko Epson Corp 半導体装置
JP2000294894A (ja) * 1998-12-21 2000-10-20 Seiko Epson Corp 回路基板およびその製造方法ならびに回路基板を用いた表示装置および電子機器
JP2000277641A (ja) 1999-03-24 2000-10-06 Kyocera Corp 光半導体素子収納用パッケージの製造方法
JP3483798B2 (ja) * 1999-06-16 2004-01-06 シャープ株式会社 半導体装置
US6249044B1 (en) * 1999-06-17 2001-06-19 National Semiconductor Corp. Opaque metallization to cover flip chip die surface for light sensitive semiconductor devices
US6281027B1 (en) * 1999-09-15 2001-08-28 Therma-Wave Inc Spatial averaging technique for ellipsometry and reflectometry
US6689634B1 (en) * 1999-09-22 2004-02-10 Texas Instruments Incorporated Modeling technique for selectively depopulating electrical contacts from a foot print of a grid array (BGA or LGA) package to increase device reliability
JP3494948B2 (ja) * 2000-03-22 2004-02-09 シャープ株式会社 固体撮像装置およびその製造方法
US6784409B2 (en) * 2000-03-28 2004-08-31 Canon Kabushiki Kaisha Electronic device with encapsulant of photo-set resin and production process of same
JP3866058B2 (ja) * 2001-07-05 2007-01-10 シャープ株式会社 半導体装置、配線基板及びテープキャリア

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