JP2005039116A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】既存の半導体製造プロセスを用いて製造可能なＣＳＰを提供する。
【解決手段】電極取り出し部Ｅが、半導体チップ１０Ａの第１の主面上に形成されたパッド電極２２の一部を露出する開口部Ｈ１を有した第１のパッシベーション層Ｐ１と、その上に形成された第１の金属層Ｍ１と、第１の金属層Ｍ１上においてパッド電極２２の一部を露出する開口部Ｈ２を有した第２のパッシベーション層Ｐ２と、その第１及び第２の開口部Ｈ１，Ｈ２を介してパッド電極２２と接続されて第２のパッシベーション層Ｐ２の一部上に延在する第２の金属層Ｍ２と、その上に第２の金属層Ｍ２の一部を露出する開口部Ｈ３を有して形成された第３のパッシベーション層Ｐ３と、を有するものである。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に関し、特に、チップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）及びその製造方法に関する。

近年、三次元実装技術として、また新たなパッケージ技術として、チップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐｓｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。

従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、樹脂封止された半導体パッケージに、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、導電端子とパッケージの他の面上に搭載される半導体とを電気的に接続したものである。

そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。

このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰに比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。

次に従来のＢＧＡ型の半導体装置の製造方法について、図面を参照して説明する。図５は、従来のＢＧＡ型の半導体装置の製造方法を示す断面図である。

半導体ウェハ３０の表面に、不図示の複数の半導体チップが格子上に配置されて形成される（図５（ａ））。半導体ウェハ３０上には、ポリイミド層３１が積層され（図５（ｂ））、さらに、複数の配線層３２が形成される（図５（ｃ））。これらの配線層３２は、不図示の半導体回路と接続されている。そして、配線層３２上には、メッキ法等によりメタルポスト３３が形成され（図５（ｄ））、その後、半導体ウェハ３０の表面全体が樹脂３４により封止される（図５（ｅ））。そして、メタルポスト３３の頭部表面が露出するように樹脂３４をグラインドして、露出したメタルポスト３３の頭部表面に半田等から成るボール状の導電端子３５が形成される（図５（ｆ））。その後、半導体ウェハ３０の裏面にスクライブ用テープ３６が接着され、半導体ウェハ３０をスクライブラインに沿ってスクライブして個々の半導体チップ３０Ａに分割する（図５（ｇ））。そしてスクライブ用テープ３６を除去した後、半導体チップ３０Ａの導電端子３５は、プリント基板３７の配線パターン３８に圧着される（図５（ｈ））。

なお、上述した半導体装置に関連した技術は、例えば以下の特許文献１に記載されている。
特開２００１−１１０８２８号公報

しかしながら、上述したＢＧＡ型の半導体チップ３０Ａの製造方法においては、メタルポスト３３を形成するためにメッキ工程等を必要としていた。また、半導体ウェハ３０を樹脂封止する工程や、その樹脂３４をグラインドする工程を必要としていた。これらの工程は、通常の半導体チップの製造方法に比して特殊な作業を要するため、製造工程が煩雑化するという問題が生じていた。また、製造工程の煩雑化に伴い、製造コストが増大する問題が生じていた。そこで本発明は、メタルポスト３３の形成や樹脂封止工程を必要としないＣＳＰ及びその製造方法を提供する。

本発明の半導体装置は、上述した課題に鑑みてなされたものであり、半導体チップの第１の主面上に形成されたパッシベーション層と、そのパッシベーション層上の全面に形成された金属層と、を少なくとも有することを特徴とするＣＳＰである。

また、本発明の半導体装置は、上記構成に加えて、半導体チップ上に電極取り出し部を有したＣＳＰである。

また、本発明の半導体装置は、上記構成に加えて、半導体チップの電極取り出し部が、半導体チップの第１の主面に形成されたパッド電極と、そのパッド電極上を含む半導体チップの第１の主面上にパッド電極の一部を露出する第１の開口部を有して形成された第１のパッシベーション層と、その第１のパッシベーション層上に形成された第１の金属層と、その第１の金属層上にパッド電極の一部を露出する第２の開口部を有して形成された第２のパッシベーション層と、その第１及び第２の開口部を介してパッド電極と接続されて第２のパッシベーション層の一部上に延在する第２の金属層と、その第２のパッシベーション層及び第２の金属層の一部上に、その第２の金属層の一部を露出する第３の開口部を有して形成された第３のパッシベーション層と、を有したＣＳＰである。

また、本発明の半導体装置は、上記構成に加えて、半導体チップの端部を覆うシールリングを有し、このシールリングは、シールリングビアホールに埋め込まれた金属と、その金属と接続されたシールリング金属層とを、交互に積層して形成した多層メタル構造であることを特徴とするＣＳＰである。

そして、本発明の半導体装置の製造方法は、パッド電極が形成された半導体基板の第１の主面上に第１のパッシベーション層を形成する工程と、第１のパッシベーション層上の全面に第１の金属層を形成する工程と、パッド電極の上方に位置する第１の金属層の一部をエッチング除去して第１のパッシベーション層の一部を露出する工程と、露出した第１のパッシベーション層上を含む第１の金属層上の全面に第２のパッシベーション層を形成する工程と、パッド電極の上方に位置する第１及び第２のパッシベーション層の一部をエッチング除去して、パッド電極の一部を露出するビアホールを形成する工程と、露出したパッド電極上、及びビアホール内を含む第２のパッシベーション層上の全面に第２の金属層を形成し、第２の金属層をパッドと接続する工程と、第２の金属層の不要部分を除去する工程と、第２のパッシベーション層上及び第２の金属層上に、開口部を有した第３のパッシベーション層を形成する工程と、を少なくとも有したものである。

また、第２の金属層上に、開口部を有した第３のパッシベーション層を形成する工程の後に、半導体基板を個々の半導体チップに分割する工程を有したものである。

本発明の半導体装置の製造方法によれば、メタルポストの形成や樹脂封止工程を必要としないＣＳＰを得ることができる。これにより、上記の特殊な工程を経る必要がなく、既存の製造プロセスを用いてＣＳＰを製造できるため、製造コストを低減することが可能となる。また、半導体チップ上において金属層及びパッシベーション層が幾層にも交互に積層されているため、水分の侵入経路が長くなり、水分が半導体チップ内部へ浸入する確率を減少させることができる。また、メタルポストの形成や樹脂封止の必要がないため、上記従来例に比してＣＳＰの厚みを薄くすることができ、さらに軽量化を図ることが可能となる。また、金属層により半導体チップを保護しているため、半導体チップに対する電磁干渉もしくは半導体チップ外部の他機器への電磁干渉を低減させることが可能となる。

次に、本発明を実施するための最良の形態について図面を参照しながら詳細に説明する。

図１は半導体チップの概略の平面図である。

図１（ａ）に示すように、半導体ウェハ１０の表面に、複数の半導体チップ１０Ａが格子状に形成されている。それらの複数の半導体チップ１０Ａは、スクライブラインＬによって区分されている。そして、図１（ｂ）に示すように、スクライブラインＬの近傍に位置する半導体チップ１０Ａの端部には、スクライブラインＬに沿って、後述するシールリングＳが形成されている。シールリングＳは、半導体チップ１０Ａ内への水分の侵入を防ぐ機能を有している。

そして、図示しないが、半導体チップ１０Ａ上には、後述する層間絶縁膜、第１のパッシベーション層、第１の金属層、第２及び第３のパッシベーション層等が、この順に積層して形成されている。

図２は、図１（ｂ）のＡ−Ａ線に沿った断面図である。即ち、スクライブラインＬに沿った半導体チップ１０Ａの端部近傍の断面を示している。

半導体基板２０の第１の主面上には、層間絶縁膜２１が形成されている。なお、後述する半導体チップ１０Ａの電極取り出し部においては、この層間絶縁膜２１に不図示のパッド電極が形成されている。

層間絶縁膜２１の端部において、スクライブラインＬに平行して、半導体基板２０上に複数の第１のシールリング・ビアホールＶＨ１が形成されている。第１のシールリング・ビアホールＶＨ１には、Ａｌやタングステン等の金属が埋め込まれている。第１のシールリング・ビアホールＶＨ１上には、Ａｌやタングステン等の金属から成る第１のシールリング金属層Ｓ１が、スクライブラインＬに平行して、第１のシールリング・ビアホールＶＨ１に埋め込まれた金属と接続されて形成されている。

第１のシールリング金属層Ｓ１上には、複数の第２のシールリング・ビアホールＶＨ２が形成され、Ａｌやタングステン等の金属が埋め込まれている。それらの第２のシールリング・ビアホールＶＨ２上には、Ａｌやタングステン等の金属から成る第２のシールリング金属層Ｓ２が、スクライブラインＬに平行して、第２のシールリング・ビアホールＶＨ２に埋め込まれた金属と接続されて形成されている。

同様に、第２のシールリング金属層Ｓ２上に、Ａｌやタングステン等の金属が埋め込まれた複数の第３のビアホールＶＨ３が形成され、さらにＡｌやタングステン等の金属から成る第３のシールリング金属層Ｓ３が形成されている。

上述したシールリングＳの構造により、半導体チップ１０Ａの外部からの水分の浸入を防ぐことが可能となる。

なお、上述したシールリングＳは、３層のシールリング金属層Ｓ１，Ｓ２，Ｓ３及びシールリング・ビアホールＶＨ１，ＶＨ２，ＶＨ３を交互に積層して形成したが、多層メタル構造であれば、これには限定されない。

そして、シールリングＳ及び層間絶縁膜２１の表面を覆うようにして、例えばシリコン窒化膜（ＳｉＮ膜）から成る第１のパッシベーション層Ｐ１が形成されている。さらに、第１のパッシベーション層Ｐ１上には、Ａｌ等の金属から成る第１の金属層Ｍ１が形成されている。この第１の金属層Ｍ１により半導体チップ１０Ａが覆われることで、半導体チップ１０Ａの外部からの水分の浸入を防ぐことが可能となる。また、半導体チップ１０Ａに対する外部からの電磁干渉、及び半導体チップ１０Ａ内部から外部の機器への電磁干渉を低減させることができる。

第１の金属層Ｍ１上には、例えばシリコン窒化膜（ＳｉＮ膜）から成る第２のパッシベーション層Ｐ２が形成されている。さらに、第２のパッシベーション層Ｐ２上には、例えばシリコン窒化膜（ＳｉＮ膜）から成る第３のパッシベーション層Ｐ３が形成されている。

なお、上記の各種効果を得る上では、第１の金属層Ｍ１は、第１のパッシベーション層Ｐ１上の全面に形成されることが好ましい。しかしながら、そうすると、パッド電極からの電極の取り出しができなくなる。

そこで、本発明では、第１のパッシベーション層Ｐ１を金属層で覆いつつ、しかも電極取り出しを可能にした電極取り出し部の構造を採用した。

次に、そのような半導体チップ１０Ａの電極取り出し部Ｅの断面の構造について、図面を参照して説明する。半導体チップ１０Ａの電極取り出し部Ｅとは、半導体チップ１０Ａに形成されて不図示の半導体回路と接続されたパッド電極を、半導体チップ１０Ａが組み込まれるプリント基板に接続するための構造を指すものである。

図３は、半導体チップ１０Ａの電極取り出し部Ｅを示す断面図である。

半導体基板２０上に、層間絶縁膜２１が形成されている。この層間絶縁膜２１の一部には、所定の幅を有したパッド電極２２が形成されている。このパッド電極２２は、平面的には、円形、正方形、または長方形等の形状を呈している。また、パッド電極２２は、半導体チップ１０Ａに形成された不図示の半導体回路と接続されている。

層間絶縁膜２１を含むパッド電極２２上には、パッド電極２２の一部を露出する開口部Ｈ１を有した第１のパッシベーション層Ｐ１が形成されている。その開口部Ｈ１の端部を除く第１のパッシベーション層上の全面には、第１の金属層Ｍ１が形成されている。その第１の金属層Ｍ１上には、パッド電極２２の一部を露出する開口部Ｈ２を有した第２のパッシベーション層Ｐ２が、第１の金属層Ｍ１を覆うように形成されている。

そして、開口部Ｈ１，Ｈ２を介してパッド電極２２と接続された第２の金属層Ｍ２（Ａｌ等の金属から成る）が、第２のパッシベーション層Ｐ２上の一部に延在して形成されている。

第２のパッシベーション層Ｐ２上、及び第２の金属層Ｍ２の端部には、第２の金属層Ｍ２の一部を露出する開口部Ｈ３を有して形成された第３のパッシベーション層Ｐ３が形成されている。

ここで、例えば、パッド電極２２の幅Ｄが６０ｕｍ程度である場合、第２の金属層Ｍ２とパッド電極２２が接続されない部分の幅ｄ１,ｄ２は５０ｕｍ程度、第２の金属層Ｍ２とパッド電極２２との接続部分（開口部Ｈ１）の幅ｄ３は１０ｕｍ程度で形成される。

上述した構造によれば、半導体チップ１０Ａの電極取り出し部Ｅの内部は、第１及び第２のパッシベーション層Ｐ１，Ｐ２を介して、第１及び第２の金属層Ｍ１，Ｍ２によって覆われているため、図３に示すように、外部からの水分侵入経路が長くなり、耐湿性が向上する。

また、半導体チップ１０Ａ上に、２層の金属層、即ち第１及び第２の金属層Ｍ１，Ｍ２が存在するため、半導体チップ１０Ａに対する外部からの電磁干渉、及び半導体チップ１０Ａ内部から外部の機器への電磁干渉を低減させることができる。

次に、上述した半導体チップ１０Ａの製造方法について、電極取り出し部Ｅ周辺の断面図を参照して説明する。

図４は、半導体チップ１０Ａの製造工程を示す断面図である。なお、図４（ａ）乃至図４（ｈ）には、半導体ウェハ１０に複数形成される半導体チップ１０Ａの内の１つが示されている。また、図４（ａ）乃至図４（ｈ）に示した半導体基板２０においては、その第１の主面上に形成された層間絶縁膜２１の図示を省いている。半導体チップ１０Ａの形成は、少なくとも以下の工程を経る。

パッド電極２２が形成された半導体基板２０の第１の主面上に、第１のパッシベーション層Ｐ１を形成する（図４（ａ））。次に、第１のパッシベーション層Ｐ１上の全面に、は、第１の金属層Ｍ１を形成する（図４（ｂ））。そして、パッド電極２２の上方に位置する第１の金属層Ｍ１の一部をエッチング等により除去して、第１のパッシベーション層Ｐ１の一部を露出する（図４（ｃ））。

次に、露出した第１のパッシベーション層Ｐ１上を含む第１の金属層Ｍ１上の全面に、第２のパッシベーション層Ｐ２を形成する（図４（ｄ））。

そして、パッド電極の上方に位置する第１及び第２のパッシベーション層の一部をエッチング除去して、パッド電極の一部を露出するビアホールＶＨを形成する（図４ｅ））。そのビアホールＶＨ内、及び露出したパッド電極２２上を含む第２のパッシベーション層Ｐ２上の全面に、第２の金属層Ｍ２を形成する（図４（ｆ））。

次に、第２の金属層Ｍ２の不要部分を除去し（図４（ｇ））、露出した第２のパッシベーション層Ｐ２上の全面、及び第２の金属層Ｍ２上の端部に、開口部Ｈを有した第３のパッシベーション層Ｐ３を形成する（図４（ｈ））。

そして、図示しないが、上記の工程の後に、半導体ウェハ１０を個々の半導体チップ１０Ａに分割する。

分割された半導体チップ１０ＡのビアホールＶＨを含む第２の金属層Ｍ２上には、半田等から成る導電端子（例えば球状や半球状の導電端子）がボンディング等により形成され、半導体チップ１０Ａが組み込まれるプリント基板の配線パターンに圧着される（不図）。

以上に説明した半導体チップ１０Ａの製造工程は、メッキ等によるメタルポストの形成や封止樹脂のグラインドといった特殊な工程を要せず、既存のプロセスを用いることで実現できる。これにより、製造工程が簡略化されるため、上記の特殊な工程を含む場合に比して、製造コストを抑えることが可能となる。

なお、上述した実施形態の半導体チップ１０Ａは、第１、第２及び第３のパッシベーション層Ｐ１，Ｐ２，Ｐ３、第１及び第２の金属層Ｍ１，Ｍ２の５層構造で形成されているが、これには限定されず、これらより多くの層を有する多層構造であってもよい。

本発明を実施するための最良の形態に係る半導体装置の概略平面図である。 図１に示した半導体装置のＡ−Ａ線断面図である。 本発明を実施するための最良の形態に係る半導体装置の断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 従来例に係る半導体装置の製造方法を説明する断面図である。

Claims (7)

1. 半導体チップの第１の主面上に形成されたパッシベーション層と、
   前記パッシベーション層上の全面に形成された金属層と、
   を少なくとも有することを特徴とする半導体装置。
2. 前記半導体チップ上に形成された電極取り出し部を有することを特徴とする請求項１記載の半導体装置。
3. 前記電極取り出し部は、
   前記半導体チップの第１の主面に形成されたパッド電極と、
   前記パッド電極上を含む前記半導体チップの第１の主面上に、前記パッド電極の一部を露出する第１の開口部を有して形成された前記第１のパッシベーション層と、
   前記第１のパッシベーション層上に形成された第１の金属層と、
   前記第１の金属層上に、前記パッド電極の一部を露出する第２の開口部を有して形成された第２のパッシベーション層と、
   前記第１及び第２の開口部を介して前記パッド電極と接続され、前記第２のパッシベーション層の一部上に延在する第２の金属層と、
   前記第２のパッシベーション層及び前記第２の金属層の一部上に、該第２の金属層の一部を露出する第３の開口部を有して形成された第３のパッシベーション層と、
   を有することを特徴とする請求項２記載の半導体装置。
4. 前記半導体チップの端部を覆うシールリングを有することを特徴とする請求項１，２，３のいずれかに記載の半導体装置。
5. 前記シールリングは、シールリングビアホールに埋め込まれた金属と、前記シールリングビアホールに埋め込まれた前記金属と接続されたシールリング金属層とを、交互に積層して形成した多層メタル構造であることを特徴とする請求項４記載の半導体装置。
6. パッド電極が形成された半導体基板の第１の主面上に第１のパッシベーション層を形成する工程と、
   前記第１のパッシベーション層上の全面に第１の金属層を形成する工程と、
   前記パッド電極の上方に位置する前記第１の金属層の一部をエッチング除去して前記第１のパッシベーション層の一部を露出する工程と、
   前記露出した第１のパッシベーション層上を含む前記第１の金属層上の全面に第２のパッシベーション層を形成する工程と、
   前記パッド電極の上方に位置する前記第１のパッシベーション層の一部及び前記第２のパッシベーション層の一部をエッチング除去して、前記パッド電極の一部を露出するビアホールを形成する工程と、
   前記露出したパッド電極上、及び前記第２のパッシベーション層上の全面に第２の金属層を形成し、前記第２の金属層を前記パッド電極と接続する工程と、
   前記第２の金属層の不要部分を除去する工程と、
   前記第２のパッシベーション層上及び前記第２の金属層上に、開口部を有した第３のパッシベーション層を形成する工程と、
   を少なくとも有することを特徴とする半導体装置の製造方法。
7. 前記第２の金属層上に、開口部を有した第３のパッシベーション層を形成する工程の後に、
   前記半導体基板を個々の半導体チップに分割する工程を有したことを特徴とする請求項６記載の半導体装置の製造方法。

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