KR20020077198A - 반도체 패키지 - Google Patents

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KR20020077198A
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고시오야스히로
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Abstract

반도체 패키지는, (a) 인터포저(interposer)와, (b) 도체 사이에서 단락(sho rt circuit)을 야기시키지 않을 정도의 간격으로 서로 인접하여 형성된 도체를 포함하고, 광이 주어진 영역을 통과하는 것을 차단하기 위해 인터포저의 주어진 영역을 피복하는 배선층, (c) 광이 비배선영역(no-wiring area)을 통과하는 것을 차단하기 위해 배선층에 의해 피복되지 않은 인터포저의 비배선영역을 피복하는 광차단층, (d) 배선층에 전기적으로 접속된 반도체칩 및, (e) 배선층과 광차단층 및 반도체칩을 밀봉하는 밀봉수지를 포함한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 특히 박형의 반도체 패키지에서 광여기(photoexcitation)에 의한 누설전류의 발생을 방지하는 기술에 관한 것이다.
초기의 반도체 패키지는, (1) 패키지의 인터포저(interposer)를 얇게 함으로써, 또 (2) 패키지의 밀봉수지를 얇게 함으로써 박형화되어 있다. 기술 (1) 및 (2)에 의해 박형화된 반도체 패키지의 일례는 TQON(Thin Quad Outline Nonleaded) 패키지이다. TQON 패키지는 플립칩 접속공정을 채용하고, 0.5㎜ 이하의 패키지 두께를 보장한다.
도 1은 종래기술에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 패키지의 인터포저상에 형성된 배선층을 나타낸 평면도이다.
도 1에 있어서, 배선층(48)은 인터포저(40)상에 형성되어 있다. 반도체칩 (10)은 거꾸로 탑재되고, 플립칩 접점(flip-chip contact; 20)에 의해 배선층에 접속되어 있다. 인터포저(40)와 배선층(48) 및 접점(20)은 언더필재료(underfill ma terial; 30)로 밀봉되어 있다. 반도체칩(10)과 언더필재료(30)는 밀봉수지(60)로 밀봉되어 있다.
반도체칩(10) 바로 아래에는 접점(20)만 있고, 배선층(48)은 없다.
도 2에 있어서, 배선층(48)은 서로로부터 멀리 떨어져 있는 도체를 포함한다.
종래기술에 따른 박형 패키지는, (1) 인터포저가 반도체칩의 반도체 소자를 광학적으로 여기시키고 고장을 일으키는 누설전류를 발생시키는 광의 투과를 허용한다는 문제점을 갖고 있다. 이것은, 종래기술에서 인터포저를 얇게 하기 위해 금속 리드프레임 대신에, 예컨대 유리에폭시 수지, BT(Bismaleimide Triazine: 비스말레이미드 트리아진)수지나 폴리이미드(PI) 수지로 이루어진 수지기판으로 인터포저를 제조하기 때문이다. 또한, 종래기술은 (2) 반도체칩상의 밀봉수지가 광, 특히 반도체 소자를 광학적으로 여기시키고 고장을 일으키는 누설전류를 발생시키는 780nm 이상의 파장의 광의 투과를 허용한다는 문제점을 갖고 있다. 문제점 (2)는 패키지의 두께를 줄이기 위해 과도하게 얇아질 때 발생한다.
본 발명은 박형의 반도체 패키지에서 광여기에 의한 누설전류의 발생을 방지하는 기술을 제공하는 것을 목적으로 한다.
도 1은 종래기술에 따른 반도체 패키지를 나타낸 단면도이고,
도 2는 도 1의 패키지의 인터포저(interposer)상에 형성된 배선층을 나타낸 평면도,
도 3은 본 발명의 제1실시예에 따른 반도체 패키지를 나타낸 단면도,
도 4는 도 3의 패키지에서의 인터포저상에 형성된 배선층과 광차단층을 나타낸 평면도,
도 5는 본 발명의 제2실시예에 따른 반도체 패키지를 나타낸 단면도,
도 6a 내지 도 6f는 제1 및 제2실시예중 어느 하나에 따라 형성된 반도체 패키지에서의 인터포저상의 배선층과 광차단층의 여러 모양을 나타낸 평면도,
도 7은 본 발명의 제3실시예에 따른 반도체 패키지를 나타낸 단면도,
도 8은 도 7의 패키지에서의 인터포저와 반도체칩 및 금속 와이어상에 형성된 배선층과 광차단층을 나타낸 평면도이다.
본 발명의 실시예에 따르면, 반도체 패키지는 인터포저와, 인터포저상에 형성된 배선층, 배선층에 전기적으로 접속된 반도체 칩 및, 배선층과 반도체칩을 보호하는 밀봉수지를 포함한다. 배선층은 도체 사이에서 단락을 야기시키지 않을 정도의 간격으로 서로 인접하여 형성된 도체를 포함한다. 패키지에는 도체가 존재하지 않는 인터포저상의 영역에 광차단층이 형성되어 있다.
(발명의 실시형태)
이하, 본 발명의 여러 가지 실시예를 첨부도면과 관련하여 설명한다.
도면에서 동일하거나 비슷한 부분에는 동일하거나 비슷한 참조부호를 붙이고, 동일하거나 비슷한 부분의 설명은 생략하거나 간단화한다.
제1실시예
도 3과 도 4에 나타낸 바와 같이, 제1실시예에 따른 반도체 패키지는, (a)인터포저(40)와, (b) 도체 사이에서 단락을 야기시키지 않을 정도의 간격으로 서로 인접하여 형성된 도체를 포함하고, 광이 주어진 영역을 통과하는 것을 차단하기 위해 인터포저(40)의 주어진 영역을 피복하는 배선층(50), (c) 광이 비배선영역(no-wiring area)을 통과하는 것을 차단하기 위해 배선층(50)에 의해 피복되지 않은 인터포저(40)의 비배선영역을 피복하는 광차단층(80), (d) 배선층(50)에 전기적으로 접속된 반도체칩(10) 및, (e) 배선층(50)과 광차단층(80) 및 반도체칩(10)을 밀봉하는 밀봉수지(62)를 포함한다.
언더필재료(30)는 거꾸로 탑재된 반도체칩(10)을 배선층(50)에 전기적으로 접속하는 플립칩 접점(50)을 밀봉한다.
밀봉수지(62)는 탄소분말가루와 금속산화물 가루 등의 광차단성분을 포함하고 있다. 밀봉수지(62)가 약 0.100㎜로 얇더라도, 밀봉수지(62)의 광차단성분은 780nm 이상의 파장의 광의 약 0∼1%의 투과만을 허용한다.
인터포저(40)는, 예컨대 BT수지나 PI수지 등의 유기재료로 이루어져 있다.
배선층(50)은 동(Cu), 알루미늄(Al), 동-니켈(Cu-Ni)합금 등의 광차단 도전성 재료로 이루어져 있다. 배선층(50)은 반도체칩(10)의 단자를 외부단자(70)에 전기적으로 접속한다.
광차단층(80)은 배선층(50)이 존재하지 않는 곳, 예컨대 반도체칩(10) 아래 및 패키지의 코너(corner)에 형성되어 있다. 광차단층(80)은 도전적이거나 비도전적일 수 있는 광차단재료로 이루어져 있다. 배선층(50)과 광차단층(80)을 동시에 형성하면 공정수는 줄어든다. 이 점에 있어서는, 광차단층(80)과 배선층(50)을 동일한 재료로 동시에 형성하는 것이 바람직하다.
도 4에 있어서, 배선층(50)의 도체는 인터포저 대부분을 피복하고, 도체 사이에서 단락을 야기시키지 않을 정도의 간격으로 서로 인접하여 형성된다. 자연광이 도체간의 갭을 통과하는 것을 차단하기 위해 도체간의 간격은, 예컨대 0.010∼ 0.100㎜ 범위이내여야 한다. 단락을 방지하기 위해, 도체 사이에는 보다 넓은 간격을 두는 것이 바람직하다. 그러나, 보다 넓은 간격은 광침투의 위험을 증가시킨다. 이 실시예에 따른 반도체 패키지 사용의 환경에 따라서는 차단되어야만 하는 광파장이 변화하고, 차단될 광파장에 따라서는 적절한 간격이 변화한다. 제1실시예에 따르면, 배선층(50)에서의 인접한 도체간의 간격은, 예컨대 약 0.050㎜이다.
이 실시예에 따르면, 광차단층(80)은 배선층이 존재하지 않는 곳, 즉 반도체칩(10) 아래 및 패키지의 코너에 광차단층(80a)과 광차단층(80b)으로 이루어져 있다.
배선층(50)과 광차단층(80)을 인터포저(40)상에 동시에 형성하는 기술을 설명한다. 인터포저(40)는 이 예에서 폴리이미드 테이프로 이루어져 있다.
(1) 동박막은 배선층 등이 형성된 폴리이미드 테이프의 표면상에 한결같이 형성되어 있다.
(2) 포토레지스트층을 동박막상에 한결같이 형성되어 있다.
(3) 배선층과 광차단층을 형성하기 위한 마스크는 포토레지스트층상에 세트되어 있고, 전자빔이나 이온빔 등의 광에 노출된다.
포토레지스트층은, 광에 노출되면 녹는 수지로 이루어질 수 있다. 이 경우에 있어서, 마스크는 배선층(50) 및 광차단층(80a, 80b)과 동일하게 형성되어, 마스크에서의 갭은 배선층의 도체와 광차단층 사이의 갭에 대응한다. 포토레지스트층은 마스크에서의 갭을 통해 광에 노출된다.
포토레지스트층은, 광에 노출되면 경화하는 수지로 이루어질 수 있다. 이 경우에 있어서, 마스크는 도체와 광차단층 사이의 갭과 동일하게 형성되어, 마스크에서의 갭은 도체와 광차단층에 대응한다. 포토레지스트층은 마스크에서의 갭을 통해 광에 노출된다.
(4) 현상액은 포토레지스트층으로부터 불필요한 부분을 제거하기 위해 가해진다. 포토레지스트층이 노출에 의해 녹는 수지로 이루어져 있으면, 현상후에 포토레지스트층상에 남긴 패턴은 마스크의 형상과 일치한다. 포토레지스트층이 노출에 의해 경화하는 수지로 이루어져 있으면, 현상후에 포토레지스트층상에 남긴 패턴은 마스크의 네거티브-포지티브 반전 형상(negative-positive inverted shape)과 일치한다.
(5) 포토레지스트층에 의해 보호되지 않는 부분에서 동을 제거하기 위해 에칭공정이 실시된다. 그 결과, 포토레지스트층에 의해 보호되는 동박막의 일부만은 폴리이미드 테이프상에 잔류한다.
(6) 포토레지스트층은 배선층(50)과 광차단층을 남기기 위해 제거된다.
배선층(50)상에 반도체칩(10)은 거꾸로 된 형상으로 세트되어 있고, 배선층 (50)과 반도체칩(10)은 접점(20)에 의해 서로 접속되어 있다. 반도체칩(10)과 배선층(50)은 반도체 패키지를 완성하기 위해 밀봉수지(62)로 밀봉되어 있다.
상술한 바와 같이, 제1실시예에 따른 반도체 패키지는, 배선층(50)의 도체가 도체 사이에서 단락을 야기시키지 않을 정도의 간격으로 서로 인접하여 배열되고, 광차단층(80)이 부가된 점이 종래기술과 다르다. 도체는, 광이 도체간의 갭을 통과하는 것을 막기 위해, 도체 사이에서 단락을 야기시키는 일없이 가능한 한 가까운 간격으로 서로 인접하여 배열되어 있다. 배선층이 없는 영역에 형성된 광차단층(80)은 광이 비배선영역을 통과하여 반도체칩(10)에 도달하는 것을 막는다.
제1실시예에 따른 반도체 패키지는 밀봉수지(62)가 광차단성분을 포함한 점이 종래기술과 다르다. 밀봉수지(62)에 광차단성분을 부가하면, 밀봉수지(62)가 얇을지라도 광이 밀봉수지(62)를 통과하는 것을 막을 수 있다.
광이 반도체칩(10)에 도달하는 것을 차단하면, 칩(10)의 반도체 소자가 누설전류를 발생시키도록 광학적으로 여기되는 것을 막을 수 있고, 이에 따라 소자의 고장을 막게 된다.
제2실시예
제2실시예와 제1실시예의 차이만을 설명한다. 도 5에 나타낸 바와 같이 제2실시예의 반도체 패키지에 따르면, 밀봉수지(60)는 광차단성분을 포함하지 않는다. 그 대신, 반도체칩상에 광차단층(82)이 형성된다.
광차단층(82)은, 예컨대 100∼10000 옹스트롬 범위의 두께를 갖도록, 스패터 디포지션법(spatter deposition method)이나 무전해 도금법(electroless plating method)에 의해 형성된다. 광차단층(82)은, 예컨대 금(Au), 니켈(Ni) 또는 동(Cu)을 포함한다.
제2실시예에 따른 밀봉수지(60)는 광차단성분을 포함하지 않기 때문에 광차단이 불가능하다. 이에 대처하기 위해, 제2실시예는 밀봉수지(60)를 통과하는 광이 칩(10)에 도달하지 못하도록 칩(10)상에 광차단층(82)을 형성한다.
제1실시예와 마찬가지로, 제2실시예는 인터포저(40)를 통과하는 광이 칩(10)에 도달하지 못하도록 칩(10)과 인터포저(40) 사이에 광차단층(80)을 형성한다.
도 6a 내지 도 6f는 제1 또는 제2실시예에 따라 형성된 반도체 패키지의 인터포저상의 배선층과 광차단층의 여러 모양을 나타낸 평면도이다. 도 6a 내지 도 6f에 있어서, 참조부호 20은 플립칩 접점이고, 50은 배선층, 70은 외부 접속단자, 80은 광차단층이다.
도 6a에 있어서, 인터포저의 4개 코너중 2개(상부 좌측과 상부 우측) 코너는 광차단층(80b)으로 피복되어 있고, 나머지(하부 좌측과 하부 우측) 코너는 배선층(50)의 도체(50a)로 피복되어 있다.
도 6b에 있어서, 인터포저의 4개 코너는 배선층(50)의 도체(50b)로 피복되어 있다.
도 6c에 있어서, 인터포저의 4개 코너는 도 6b와 같이 배선층(50)의 도체로 피복되어 있다. 도 6b에 있어서, 몇몇 도체(예컨대, 상부 우측 도체(50b))에는 복수의 플립칩 접점(20a, 20b)이 형성되어 있다. 도 6c에 있어서, 도체에는 복수의 플립칩 접점이 형성되어 있다. 이 방법에 있어서, 본 발명의 실시예에 따른 반도체 패키지에서의 배선층의 몇몇 도체는 반도체칩에 접속된 2개 이상의 접점을 갖추고 있다.
도 6d에 있어서, 인터포저의 각 측부에는 5개의 외부 접속단자(70)가 형성되어 있다. 도 6a 내지 도 6c에 있어서, 인터포저의 각 측부에는 7개의 외부 접속단자(70)가 형성되어 있다. 본 발명에 따른 인터포저의 측부의 외부 접속단자(70)수는 임의적인 것으로, 5 또는 7에 한정되지 않는다.
도 6e와 도 6f에 있어서, 외부 접속단자(70)는 각 인터포저의 각 에지(edge)를 따라, 또 인터포저의 에지와 반도체칩간의 중간 위치에 배열되어 있다. 보다 명확히, 외부 접속단자(70a)는 각 인터포저의 각 에지를 따라 배열되어 있고, 외부 접속단자(70b)는 인터포저의 에지와 반도체칩 사이의 중간 위치에 배열되어 있다.
도 6f에 있어서, 반도체칩의 에지에서 도체의 단부(예컨대, 50c)는 2개로 분기된다.
제3실시예
도 7과 도 8에 나타낸 바와 같이, 제3실시예에 따른 반도체 패키지는 인터포저(40), 인터포저(40)상에 형성된 배선층(54)과 광차단층(84), 반도체칩(10), 배선층(54)에 반도체칩(10)을 전기적으로 접속하는 금속 와이어(90) 및, 반도체칩(10)과 배선층(54) 및 금속 와이어(90)를 보호하는 밀봉수지(64)를 포함한다.
제1실시예와 제3실시예의 차이점만을 설명한다. 제3실시예에 따르면, 반도체칩(10)은 페이스업(face-up) 위치에 탑재되고, 금속 와이어(90)에 의해 배선층 (54)에 접속되어 있다.
반도체칩(10) 아래의 광차단층(84)은 반도체칩(10)보다 크다.
제1실시예에 비해, 제3실시예에서는 인터포저(40)를 통과하는 광이 반도체칩(10)에 도달하는 것을 한층 더 막는다. 광차단층(84)이 반도체칩(10)보다 작으면, 배선층(54)과 광차단층(84)간의 갭을 통과하는 광은 반도체칩(10)에 직접적으로 접촉될 수 있다. 제3실시예에 따르면, 반도체칩(10) 아래의 광차단층(84)은 반도체칩(10)보다 크고, 이에 따라 반도체칩(10)이 갭의 우측 위에 존재하지 않기 때문에, 배선층(54)과 광차단층(84)간의 갭을 통과하는 광은 반도체칩(10)에 전혀 직접적으로 도달하지 않는다.
제1실시예에서와 같이, 제3실시예는 밀봉수지(64)로부터 반도체칩(10)을 통과하는 광을 차단하기 위해, 광차단성분을 밀봉수지(64)에 부가한다.
상술한 바와 같이, 본 발명의 실시예중 어느 하나에 따른 반도체 패키지는 패키지의 인터포저상의 배선층의 도체간의 갭을 최소화하고, 광이 인터포저를 통과하는 것을 차단하기 위해 배선층이 존재하지 않는 영역에 광차단층을 배열함으로써, 누설전류가 패키지에서의 반도체 소자에 의해 발생되는 것을 방지한다. 이것은 고장을 막고, 패키지의 전력소비를 줄인다.

Claims (13)

  1. 인터포저와,
    복수의 도체를 갖춘 배선층,
    상기 배선층에 전기적으로 접속된 반도체칩,
    상기 인터포저와 반도체칩 사이에 형성된 광차단층 및,
    상기 배선층과 상기 광차단층 및 반도체칩을 밀봉하는 밀봉수지를 갖춘 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 배선층은, 상기 도체 사이에서 단락을 야기시키지 않을 정도의 간격으로 서로 인접하여 형성된 복수의 도체를 갖추고, 상기 인터포저의 주어진 영역을 피복하여 광이 상기 주어진 영역을 통과하는 것을 차단하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 광차단층은 상기 배선층에 의해 피복되지 않은 인터포저의 비배선영역을 피복하여, 광이 상기 비배선영역을 통과하는 것을 차단하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 배선층과 상기 광차단층은 동일한 재료로 이루어져 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 도체 사이의 간격은 약 0.010㎜∼0.100㎜ 범위이내인 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 광차단층은 상기 반도체칩 아래에, 또 상기 인터포저의 코너중 적어도 하나에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 밀봉수지는 탄소분말가루와 금속산화물 가루중 적어도 하나를 포함하고 있는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 반도체칩은 상기 인터포저상에 페이스다운형으로 탑재되어 있고,
    상기 광차단층은 상기 인터포저에 대향하는 상기 반도체칩의 면에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서, 상기 반도체칩은 상기 인터포저상에 페이스업형으로 탑재되어 있고,
    상기 반도체칩 아래의 상기 광차단층은 상기 반도체칩보다 더 큰 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서, 상기 반도체칩과 상기 배선층간의 접점은 언더필재료에 의해 밀봉되는 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서, 상기 인터포저는 상기 배선층의 도체에 접속된 외부 접속단자를 포함하고, 상기 외부 접속단자는 상기 인터포저의 에지를 따라 및/또는 상기 인터포저의 에지와 상기 반도체칩 사이의 중간 위치에 배열되어 있는 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서, 상기 배선층의 도체중 적어도 하나는, 상기 반도체칩 부근에 적어도 2개의 접점을 갖추고 있고, 이들 접점은 상기 도체를 상기 반도체칩에 접속할 수 있게 하는 것을 특징으로 하는 반도체 패키지.
  13. 제1항에 있어서, 상기 배선층의 도체중 적어도 하나는, 상기 반도체칩 부근에 적어도 2개 부분으로 분기된 단부를 갖추고 있는 것을 특징으로 하는 반도체 패키지.
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