JP7268637B2 - 半導体パッケージ - Google Patents

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Description

本開示は、半導体パッケージに関する。
トランスファーモールド型パワーモジュールとして、トランスファーされたパッケージ内にもう１つの内蔵用パッケージを封止したＰＩＰ（Package in package）が用いられている。従来、内蔵用パッケージはスペーサなどで支持されて基板に搭載され、全体が樹脂で封止されていた（例えば、特許文献１の段落００６２、図２参照）。
特開２００８－１９８９０７号公報
トランスファー型パワーモジュールにおいて、リードフレーム上に高電圧で動作するパワーデバイスが実装されている。スペーサとパワーデバイスが近接すると、沿面距離の不足により絶縁性能が低下する。また、パワーモジュールは高温下など過酷な条件で使用されることがあり、パッケージが応力を受けるため、スペーサが破損し、信頼性が低下するという問題があった。
また、従来のトランスファー型パワーモジュールの高圧側駆動部はＨＶＩＣレベルシフタを内蔵した１チップ構成であった。しかし、ＨＶＩＣレベルシフタでは通信速度、誤動作防止などに限界がある。そこで、信号絶縁を搭載した絶縁ドライバを用いる必要がある。絶縁ドライバは、入力側と出力側を絶縁するため、複数のチップを一つのパッケージに封止したマルチチップ構成となる。このマルチチップ構成を現状のリードフレーム上に実装するためには、新規のリードフレーム開発が必要であり、コストと実装性に問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は絶縁性能と信頼性の低下を防ぎ、コストと実装性を改善することができる半導体パッケージを得るものである。
本開示に係る半導体パッケージは、半導体素子と、リードフレームと、前記半導体素子を駆動するマルチチップ構成の絶縁ドライバを含む内蔵用パッケージと、前記内蔵用パッケージと前記半導体素子を接続するワイヤと、前記半導体素子、前記リードフレーム、前記内蔵用パッケージ及び前記ワイヤを封止する樹脂とを備え、前記内蔵用パッケージは前記リードフレームに直接接合されていることを特徴とする。
本開示では、マルチチップ構成の絶縁ドライバを含む内蔵用パッケージをリードフレームの上に直接接合する。これにより、内蔵用パッケージを支えるためのスペーサなどの機構が不要となる。これにより、絶縁性能と信頼性の低下を防ぐことができる。また、内蔵用パッケージをリードフレームの上に直接接合するために新規のリードフレームの開発は不要であるため、コストと実装性を改善することができる。
実施の形態１に係る半導体パッケージの回路図である。 実施の形態１に係る半導体パッケージの内部を示す平面図である。 内蔵用パッケージの内部構成を示す図である。 内蔵用パッケージの外形を示す斜視図である。 内蔵用パッケージを実装した状態を示す斜視図である。 実施の形態２に係る半導体パッケージの回路図である。 実施の形態２に係る半導体パッケージの内部を示す平面図である。 実施の形態３に係る半導体パッケージの回路図である。 実施の形態３に係る半導体パッケージの内部を示す平面図である。
実施の形態に係る半導体パッケージについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体パッケージの回路図である。この半導体パッケージはトランスファー型パワーモジュールである。Ｐ側半導体素子１ａ，１ｂ，１ｃ及びＮ側半導体素子１ｄ，１ｅ，１ｆはＩＧＢＴであり、３相インバータのスイッチング素子である。ダイオード２ａ～２ｆは還流ダイオード（Freewheeling Diode）であり、各半導体素子１ａ～１ｆにそれぞれ逆並列接続されている。
３つの高圧側絶縁ドライバ３ａ，３ｂ，３ｃが、ＭＣＵ（Micro Controller Unit)からの入力信号に応じて３相のＰ側半導体素子１ａ，１ｂ，１ｃをそれぞれ駆動する。３つの低圧側ドライバ４ａ，４ｂ，４ｃが入力信号に応じて３相のＮ側半導体素子１ｄ，１ｅ，１ｆをそれぞれ駆動する。３つの高圧側絶縁ドライバ３ａ，３ｂ，３ｃが１つの内蔵用パッケージ５に集約されている。
図２は、実施の形態１に係る半導体パッケージの内部を示す平面図である。Ｐ側半導体素子１ａ，１ｂ，１ｃのコレクタ及びダイオード２ａ，２ｂ，２ｃのカソードがＰ端子にはんだ等により接続されている。Ｎ側半導体素子１ｄのコレクタ及びダイオード２ｄのカソードがＵ端子にはんだ等により接続されている。Ｎ側半導体素子１ｅのコレクタ及びダイオード２ｅのカソードがＶ端子にはんだ等により接続されている。Ｎ側半導体素子１ｆのコレクタ及びダイオード２ｆのカソードがＷ端子にはんだ等により接続されている。半導体素子１ａ～１ｆのエミッタはそれぞれダイオード２ａ～２ｆのアノードにワイヤ接続されている。ダイオード２ａ～２ｆのアノードは、それぞれＵ端子、Ｖ端子、Ｗ端子、ＵＮ端子、ＶＮ端子、ＷＮ端子にワイヤ接続されている。
内蔵用パッケージ５がリードフレーム６の上に実装されている。内蔵用パッケージ５の高圧側絶縁ドライバ３ａ，３ｂ，３ｃがそれぞれワイヤ７ａ，７ｂ，７ｃによりＰ側半導体素子１ａ，１ｂ，１ｃのゲートに接続されている。低圧側ドライバ４ａ，４ｂ，４ｃがそれぞれワイヤ７ｄ，７ｅ，７ｆによりＮ側半導体素子１ｄ，１ｅ，１ｆのゲートに接続されている。
内蔵用パッケージ５及び低圧側ドライバ４ａ，４ｂ，４ｃは、外部のＭＣＵから入力信号を入力する入力端子にそれぞれワイヤ接続されている。樹脂８が半導体素子１ａ～１ｆ、ダイオード２ａ～２ｆ、内蔵用パッケージ５、リードフレーム６及びワイヤ７ａ～７ｆ、各端子等を封止する。
図３は、内蔵用パッケージの内部構成を示す図である。リードフレーム９の上に変調ＩＣ１０と絶縁素子１１ａ，１１ｂ，１１ｃが実装されている。変調ＩＣ１０は入力信号を変調する。絶縁素子１１ａ，１１ｂ，１１ｃは絶縁トラス等である。絶縁素子１１ａ，１１ｂ，１１ｃの入力側と出力側は電気的に絶縁されるため、絶縁素子１１ａ，１１ｂ，１１ｃは絶縁を保ったままで変調ＩＣ１０からの信号を伝達することができる。駆動回路１２ａは、絶縁素子１１ａの出力信号を復調し、半導体素子１ａを駆動する駆動信号を生成するＵ相ドライバＩＣである。駆動回路１２ｂは、絶縁素子１１ｂの出力信号を復調し、半導体素子１ｂを駆動する駆動信号を生成するＶ相ドライバＩＣである。駆動回路１２ｃは、絶縁素子１１ｃの出力信号を復調し、半導体素子１ｃを駆動する駆動信号を生成するＷ相ドライバＩＣである。
絶縁ドライバ３ａは、変調ＩＣ１０、絶縁素子１１ａ、及び駆動回路１２ａを有するが、これらの構成を１つのチップで構成することはできない。従って、絶縁ドライバ３ａは、複数のチップを一つのパッケージに封止したマルチチップ構成となる。絶縁ドライバ３ｂ，３ｃも同様にマルチチップ構成である。これらの絶縁ドライバ３ａ，３ｂ，３ｃが樹脂１３で封止されて内蔵用パッケージ５が構成されている。内蔵用パッケージ５内でフレームが分離されており、Ｕ相、Ｖ相、Ｗ相の駆動回路１２ａ，１２ｂ，１２ｃは入力側に対してそれぞれ絶縁性を担保している。
図４は、内蔵用パッケージの外形を示す斜視図である。内蔵用パッケージ５はＱＦＮ（Quad Flat Non-lead）パッケージであり、互いに対向する第１主面と第２主面を有する。四角形の内蔵用パッケージ５の第２主面の四辺に沿って複数の電極パッド１４ａ，１４ｂ，１４ｃが設けられている。電極パッド１４ａ，１４ｂ，１４ｃは、内蔵用パッケージ５の内部の絶縁ドライバ３ａ，３ｂ，３ｃにそれぞれ接続されている。ＱＦＮパッケージはリード端子が引き出されていないため、小型化が可能である。
図５は、内蔵用パッケージを実装した状態を示す斜視図である。内蔵用パッケージ５の第１主面が、銀ペースト又は樹脂ペーストなどの接合材を介してリードフレーム６に直接接合されている。即ち、内蔵用パッケージ５とリードフレーム６との間には接合材のみが存在し、スペーサなどの機構は存在しない。電極パッド１４ａ，１４ｂ，１４ｃが設けられた第２主面が上になるため、電極パッド１４ａ，１４ｂ，１４ｃとＰ側半導体素子１ａ，１ｂ，１ｃをワイヤ７ａ，７ｂ，７ｃにより容易に接続することができる。
以上説明したように、本実施の形態では、マルチチップ構成の絶縁ドライバ３ａ，３ｂ，３ｃを１つの内蔵用パッケージ５に集約し、内蔵用パッケージ５をリードフレーム６の上に直接接合する。これにより、内蔵用パッケージ５を支えるためのスペーサなどの機構が不要となる。従って、絶縁性能と信頼性の低下を防ぐことができる。よって、本実施の形態の半導体モジュールは、パワーモジュールのような高い絶縁性と信頼性を求められる用途に使用可能である。
また、内蔵用パッケージ５をリードフレーム６の上に直接接合する。このため、新規のリードフレームの開発は不要であり、従来のパワーモジュールのリードフレームを流用できる。従って、コストと実装性を改善することができる。
従来、半導体素子にはＡＬワイヤが用いられ、ドライバチップにはＡｕ又はＡｇなどＡＬ以外の材質からなるワイヤが用いられていた。これに対して、本実施の形態では、内蔵用パッケージ５の電極パッド１４ａ，１４ｂ，１４ｃにボンディングするワイヤ７ａ，７ｂ，７ｃとしてＡＬワイヤを使用することができる。これにより、半導体素子と絶縁ドライバでワイヤ材を使い分ける必要がなくなるため、製造性が向上する。また、ＡＬワイヤを用いることでＡｕワイヤ又はＡｇワイヤと比較してコストを低減することができる。
また、本実施の形態では、３つの高圧側絶縁ドライバ３ａ，３ｂ，３ｃが１つの内蔵用パッケージ５に集約されている。これにより、相毎の伝達速度のずれが少なくなるため、従来のレベルシフトを用いたＰ側ゲートドライバと比較して高速動作が可能となる。また、Ｐ側の基準電位の配線の引き回しが少なくなるため、寄生Ｌ成分が小さくなり、２次側基準電位変動による誤動作を防止することができる。
ここで、低圧側ドライバ４ａ，４ｂ，４ｃの基準電位は客先のシステムの基準電位と同電位で使用するため、動作上、低圧側ドライバ４ａ，４ｂ，４ｃの信号絶縁は必ずしも必要ではない。従って、低圧側ドライバ４ａ，４ｂ，４ｃは絶縁ドライバではなく、それぞれ安価なＳｉチップで構成されている。これにより、コストを低減することができる。
実施の形態２．
図６は、実施の形態２に係る半導体パッケージの回路図である。図７は、実施の形態２に係る半導体パッケージの内部を示す平面図である。実施の形態１と同様に、３つの高圧側絶縁ドライバ３ａ，３ｂ，３ｃが１つの内蔵用パッケージ５に集約されている。ここで、用途によっては、半導体モジュールと客先のシステムとの間のノイズによる影響を取り除くため、低圧側ドライバにも信号絶縁を必要とする場合がある。そこで、本実施の形態では、３相のＮ側半導体素子１ｄ，１ｅ，１ｆをそれぞれ駆動する低圧側ドライバとして低圧側絶縁ドライバ３ｄ，３ｅ，３ｆを用いている。また、実施の形態１の高圧側絶縁ドライバ３ａ，３ｂ，３ｃと同様に、３つの低圧側絶縁ドライバ３ｄ，３ｅ，３ｆを１つの内蔵用パッケージ１５に集約している。これにより、半導体モジュールと客先のシステムとの間の信号絶縁を達成することができる。また、パワーモジュールとして完全に信号絶縁が可能となる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図８は、実施の形態３に係る半導体パッケージの回路図である。図９は、実施の形態３に係る半導体パッケージの内部を示す平面図である。Ｐ側／Ｎ側全６相である３つの高圧側絶縁ドライバ３ａ，３ｂ，３ｃと３つの低圧側絶縁ドライバ３ｄ，３ｅ，３ｆが１つの内蔵用パッケージ１６に集約されている。これにより、装置を小型化し、配線を減らすことができる。その他の構成及び効果は実施の形態２と同様である。
なお、半導体素子１ａ～１ｆは、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体素子を用いることで、この半導体素子を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
さらに、半導体素子１ａ～１ｆがＳｉＣ素子であれば、ＳｉＣ素子の高耐圧、高周波駆動というメリットを絶縁ドライバの絶縁性と高速性により実現することができる。また、半導体素子１ａ～１ｆがＧａＮ素子であれば、ＧａＮ素子の特徴である高キャリア駆動において、絶縁ドライバの高速性を活かすことができる。
１ａ，１ｂ，１ｃ Ｐ側半導体素子（半導体素子）、１ｄ，１ｅ，１ｆ Ｎ側半導体素子（半導体素子）、３ａ，３ｂ，３ｃ 高圧側絶縁ドライバ（絶縁ドライバ）、３ｄ，３ｅ，３ｆ 低圧側絶縁ドライバ（絶縁ドライバ）、５ 内蔵用パッケージ、６ リードフレーム、７ａ～７ｆ ワイヤ、８ 樹脂、１４ａ，１４ｂ，１４ｃ 電極パッド

Claims (9)

  1. 半導体素子と、
    リードフレームと、
    前記半導体素子を駆動するマルチチップ構成の絶縁ドライバを含む内蔵用パッケージと、
    前記内蔵用パッケージと前記半導体素子を接続するワイヤと、
    前記半導体素子、前記リードフレーム、前記内蔵用パッケージ及び前記ワイヤを封止する樹脂とを備え、
    前記内蔵用パッケージは前記リードフレームに直接接合されていることを特徴とする半導体パッケージ。
  2. 前記内蔵用パッケージは互いに対向する第１主面と第２主面を有し、
    前記第１主面が前記リードフレームに接合され、
    前記第２主面に前記絶縁ドライバに接続された電極パッドが設けられ、
    前記電極パッドが前記ワイヤにより前記半導体素子に接続されていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記ワイヤはＡＬワイヤであることを特徴とする請求項１又は２に記載の半導体パッケージ。
  4. 前記半導体素子は３相のＰ側半導体素子を有し、
    前記絶縁ドライバは、前記３相のＰ側半導体素子をそれぞれ駆動する３つの高圧側絶縁ドライバを有し、
    前記３つの高圧側絶縁ドライバが１つの前記内蔵用パッケージに集約されていることを特徴とする請求項１～３の何れか１項に記載の半導体パッケージ。
  5. 前記半導体素子は３相のＰ側半導体素子と３相のＮ側半導体素子を有し、
    前記絶縁ドライバは、前記３相のＰ側半導体素子をそれぞれ駆動する３つの高圧側絶縁ドライバと、前記３相のＮ側半導体素子をそれぞれ駆動する３つの低圧側絶縁ドライバとを有し、
    前記内蔵用パッケージは第１及び第２の内蔵用パッケージを有し、
    前記３つの高圧側絶縁ドライバが１つの前記第１の内蔵用パッケージに集約され、
    前記３つの低圧側絶縁ドライバが１つの前記第２の内蔵用パッケージに集約されていることを特徴とする請求項１～３の何れか１項に記載の半導体パッケージ。
  6. 前記半導体素子は３相のＰ側半導体素子と３相のＮ側半導体素子を有し、
    前記絶縁ドライバは、前記３相のＰ側半導体素子をそれぞれ駆動する３つの高圧側絶縁ドライバと、前記３相のＮ側半導体素子をそれぞれ駆動する３つの低圧側絶縁ドライバとを有し、
    前記３つの高圧側絶縁ドライバと前記３つの低圧側絶縁ドライバが１つの前記内蔵用パッケージに集約されていることを特徴とする請求項１～３の何れか１項に記載の半導体パッケージ。
  7. 前記半導体素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～６の何れか１項に記載の半導体パッケージ。
  8. 前記半導体素子はＳｉＣ素子であることを特徴とする請求項７に記載の半導体パッケージ。
  9. 前記半導体素子はＧａＮ素子であることを特徴とする請求項７に記載の半導体パッケージ。
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