CN110610920A - 半导体装置、引线框架以及半导体装置的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000003825 pressing Methods 0.000 claims abstract description 99
- 239000000463 material Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000004927 fusion Effects 0.000 claims abstract description 18
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 229920005989 resin Polymers 0.000 description 25
- 239000011347 resin Substances 0.000 description 25
- 238000007789 sealing Methods 0.000 description 13
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- 238000005304 joining Methods 0.000 description 8
- 238000001721 transfer moulding Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000007667 floating Methods 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000000994 depressogenic effect Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229920000106 Liquid crystal polymer Polymers 0.000 description 2
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- LTPBRCUWZOMYOC-UHFFFAOYSA-N Beryllium oxide Chemical compound O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229920002430 Fibre-reinforced plastic Polymers 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910020888 Sn-Cu Inorganic materials 0.000 description 1
- 229910019204 Sn—Cu Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000011151 fibre-reinforced plastic Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49531—Additional leads the additional leads being a wiring board
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- Wire Bonding (AREA)
Abstract
提供能够确保熔融接合材料的厚度、抑制基板的倾斜从而提高成品率、合格率的半导体装置、引线框架以及半导体装置的制造方法。半导体装置具备:电路基板(10),其具有电路图案层(12a);半导体元件,其搭载在电路基板(10)上;熔融接合部(22a),其配置于电路图案层(12a)的上表面;接合引线(3a),其具有接合部(31a),该接合部(31a)与电路图案层(12a)的上表面相向,经由熔融接合部(22a)来与电路图案层(12a)进行电连接;以及按压部(51a),其与电路基板(10)的上表面直接接触。
Description
技术领域
本发明涉及一种半导体装置、在该半导体的安装中使用的引线框架以及使用该引线框架的半导体装置的制造方法。
背景技术
已知在包括半导体元件等的功率模块的电气布线中使用引线框架。引线框架通过熔融接合材料、线接合(wire bonding)来搭载电路基板、半导体元件等,将外部电路与半导体元件等进行连接。电路基板除了搭载引线框架、半导体元件的面的相反侧的面以外均被环氧等树脂密封。
专利文献1公开了对将引线框架与布线基板接合的熔融接合材料在温度变化时产生裂纹进行抑制的技术。专利文献1通过将引线框架的端子部的应力容易集中的周缘部形成得比中央区域薄,来确保作为熔融接合材料的焊料层的厚度。像这样,引线框架与电路基板之间的熔融接合材料需要规定的厚度,以对于热应力具有耐受性。
另一方面,为了降低成本而使电路基板小型化和轻量化的结果是,在熔融接合材料膏(焊膏)的回流工艺时,熔融接合材料浸润到引线框架的侧面。此时,有时电路基板会因表面张力而被向接合对象侧上拉。因此,有可能不能确保熔融接合材料的厚度、基板发生倾斜。如果在树脂的传递成型时电路基板发生倾斜,则有可能产生飞边(flash)。
现有技术文献
专利文献
专利文献1:国际公开第2016/084483号
发明内容
发明要解决的问题
本发明鉴于上述问题点,其目的在于提供一种能够简单地确保焊料等熔融接合材料的厚度、抑制基板的倾斜从而提高成品率的半导体装置、引线框架以及半导体装置的制造方法。
用于解决问题的方案
为了实现上述目的,本发明的第一方式的宗旨在于,一种半导体装置,具备:(a)电路基板,其具有电路图案层;(b)半导体元件,其搭载在电路图案层上;(c)熔融接合材料,其配置于电路图案层的上表面的一部分;以及(d)连接端子组,其由包括接合部和按压部的多个引线构成,其中,该接合部经由熔融接合材料来与电路图案层进行电连接,该按压部与电路基板的上表面进行机械接触。
本发明的第二方式的宗旨在于,一种引线框架,(a)与具有电路图案层的电路基板接合,该引线框架具备:(b)连接端子组,其由包括接合部和按压部的多个引线构成,其中,所述接合部经由熔融接合材料来与电路图案层进行电连接,所述按压部与电路基板的上表面进行机械接触;以及(c)框架部,其支承连接端子组。第二方式所涉及的引线框架的连接端子组的多个引线的形状被调整成在按压部与电路基板的上表面接触的状态下在接合部与电路图案层之间存在间隙。
本发明的第三方式的宗旨在于,一种半导体装置的制造方法,包括以下工序:(a)准备具有电路图案层的电路基板;(b)将半导体元件搭载在电路基板上;(c)在电路图案层的上表面涂布熔融接合材料;(d)在电路基板的上方配置具有连接端子组的引线框架,其中,连接端子组由包括接合部和按压部的多个引线构成,其中,该接合部经由熔融接合材料来与电路图案层进行电连接,该按压部与电路基板的上表面进行机械接触;(e)以通过按压部按压电路基板、且在接合部与电路图案层之间存在间隙的方式配置引线框架;以及(f)使熔融接合材料熔融。
发明的效果
根据本发明,能够提供能够简单地确保熔融接合材料的厚度、抑制基板的倾斜从而提高成品率的半导体装置、引线框架以及半导体装置的制造方法。
附图说明
图1是说明本发明的第一实施方式所涉及的半导体装置的基本构造的俯视图。
图2是从图1的II-II方向观察的第一接合引线的剖视图。
图3是说明本发明的实施方式所涉及的半导体装置的接合引线和接触引线的立体图。
图4是从图3的IV-IV方向观察的剖视图。
图5是说明第一实施方式所涉及的半导体装置的制造方法的俯视图。
图6是从图5的VI-VI方向观察的剖视图。
图7是说明第一实施方式所涉及的半导体装置的制造方法的接着图5和图6的俯视图。
图8是从图7的VIII-VIII方向观察的剖视图。
图9是说明第一实施方式所涉及的半导体装置的制造方法的接着图7和图8的剖视图。
图10是说明在第一实施方式所涉及的半导体装置的制造方法中使用的引线框架的俯视图。
图11是说明本发明的第二实施方式所涉及的半导体装置的基本构造的俯视图。
图12是从图11的XII-XII方向观察的剖视图。
图13是说明本发明的第三实施方式所涉及的半导体装置的基本构造的俯视图。
图14是从图13的XIV-XIV方向观察的剖视图。
图15是说明本发明的第四实施方式所涉及的半导体装置的基本构造的俯视图。
图16是从图15的XVI-XVI方向观察的剖视图。
图17是说明本发明的第五实施方式所涉及的半导体装置的基本构造的俯视图。
图18是从图17的XVIII-XVIII方向观察的剖视图。
图19是将图18的接合部和接触部附近放大来进行说明的剖视图。
附图标记说明
3a~3d、3Ba、3Bd:接合引线;51a、51b、51d、51Ba、51Bd:按压部;5a、5d:接触引线;6:密封树脂;7:输送治具;10:电路基板;11:绝缘板;12a~12d、12Ca、12Cd:电路图案层;13:金属板;15a~15f:半导体元件;21a~21f、22a~22d:熔融接合部;25、25a~25f:电力用线;31a~31d:接合部;32:下降部;34:第一延伸部;33:连结部;35:宽广部;36:第二延伸部;37:外引线;40:引线框架;42:信号用引线;43:芯片焊盘;44:第一连接条;45:第二连接条;46:框架部;100、200、300、400、500:半导体装置;401、401A、401B:连接端子组(电力用端子组);402:信号用端子组;310:相向面;510:接触部。
具体实施方式
下面,参照附图来说明本发明的实施方式。在附图的记载中,对相同或类似的部分标注相同或类似的标记,省略重复的说明。其中,附图是示意性的,厚度与平面尺寸之间的关系、各层的厚度的比率等有时与实际情况不同。另外,附图彼此之间也可能包括尺寸的关系、比率不同的部分。另外,下面示出的实施方式用于例示用于将本发明的技术思想具体化的装置、方法,本发明的技术思想不将结构部件的材质、形状、构造、配置等特定为下述的材质、形状、构造、配置等。
另外,下面的说明中的上下等方向的定义单纯是便于说明的定义,并不限定本发明的技术思想。例如,如果将对象旋转90°来观察,则将上下变换为左右来读,如果旋转180°来观察,则将上下反过来读,这是理所当然的。
(第一实施方式)
如图1和图2所示,本发明的第一实施方式所涉及的半导体装置100具备电路基板10、多个第一半导体元件15a~第六半导体元件15f以及连接端子组(401、402)。半导体装置100也可以具备密封树脂6。电路基板10在其上表面搭载多个第一半导体元件15a~第六半导体元件15f。第一半导体元件15a~第六半导体元件15f是如下的元件:内部的活性区域构成pn结,由此主电流的流动得到控制。连接端子组(401、402)由与电路基板10、第一半导体元件15a~第六半导体元件15f等连接的多个连接端子(引线)构成。密封树脂6对电路基板10的上表面的一部分、第一半导体元件15a~第六半导体元件15f的一部分、连接端子组(401、402)的一部分等进行密封。能够将半导体装置100用作电力用半导体装置(功率器件)等,所述电力用半导体装置例如使用电力用的第一半导体元件15a~第六半导体元件15f来将所输入的电力变换为规定的电力。
电路基板10具备绝缘板11、配置于绝缘板11的上表面的电路图案层组(12a、12b、12c、12d)以及配置于绝缘板11的下表面的金属板13。作为绝缘板11的材料,例如能够采用各种绝缘材料,如环氧树脂、液晶聚合物等树脂、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氮化硼(BN)、氮化硅(Si3N4)等陶瓷、纤维增强塑料等复合材料等。电路图案层组(12a~12d)和金属板13的材料也没有特别限定,能够采用铝(Al)、Al合金、铜(Cu)、Cu合金等电阻率低的各种金属。特别是,在绝缘板11为陶瓷基板的情况下,作为电路基板10,能够采用直接铜键合(DCB)基板、活性金属钎焊(AMB)基板等。
电路图案层组(12a~12d)具有第一电路图案层12a、第二电路图案层12b、第三电路图案层12c以及第四电路图案层12d。第一电路图案层12a在其上表面搭载3个半导体元件、即第一半导体元件15a、第二半导体元件15b以及第三半导体元件15c。第二电路图案层12b在其上表面搭载第四半导体元件15d。第三电路图案层12c在其上表面搭载第五半导体元件15e。第四电路图案层12d在其上表面搭载第六半导体元件15f。第一半导体元件15a~第六半导体元件15f以沿电路基板10的长度方向(Y方向)平行地排成一列的方式配置在电路基板10上。在图1等中,为了方便而示出了右手系XYZ坐标。另外,在本说明书中,“在俯视时”是指从Z轴的正方向观察半导体装置100的上表面的情况。
如图2所示,电路基板10除了冷却用的金属板13的下表面以外均被密封树脂6密封。密封树脂6例如是长方体状。金属板13的下表面例如直接或间接地与散热器等冷却器接触。电路基板10将第一半导体元件15a~第六半导体元件15f的、因主电流流过各自的活性区域而发出的热传递到与金属板13的下表面接合的冷却器。由此,半导体装置100能够将第一半导体元件15a~第六半导体元件15f发出的热经由电路基板10散放到外部。电路图案层组(12a~12d)具有与第一半导体元件15a~第六半导体元件15f及连接端子组(401、402)所包含的引线端子进行接合所需的面积即可。能够根据电路图案层组(12a~12d)的绝缘距离等设计上的限制尽可能地使电路基板10小型化和轻量化,来降低电路基板10的制造成本。
第一半导体元件15a~第六半导体元件15f例如是在硅(Si)、碳化硅(SiC)、氮化镓(GaN)等半导体基板上形成开关元件而成的半导体芯片。第一半导体元件15a~第六半导体元件15f包括双极结型晶体管(BJT)、场效应晶体管(FET)、静电感应晶体管(SIT)等。第一半导体元件15a~第六半导体元件15f也可以包括绝缘栅型双极晶体管(IGBT)、门极可关断(GTO)晶闸管、静电感应(SI)晶闸管等。并且,第一半导体元件15a~第六半导体元件15f除了这些半导体开关元件以外还能够包括肖特基势垒二极管等二极管。除此以外,第一半导体元件15a~第六半导体元件15f可以包括将IGBT和续流二极管设置于一个芯片而得到的反向阻断IGBT(RB-IGBT)、反向导通IGBT(RC-IGBT)。
作为第一半导体元件15a~第六半导体元件15f,例如能够例示在上表面配置第一主电极、在下表面配置第二主电极的纵向构造的半导体元件。在第一半导体元件15a~第六半导体元件15f为IGBT、BJT的情况下,第一主电极是指发射极电极和集电极电极中的任一方的电极,第二主电极是指另一方的电极。在IGBT的情况下,控制电极是指栅极电极,在BJT的情况下,控制电极是指基极电极。在FET、SIT等中,第一主电极是指源极电极和漏极电极中的任一方的电极,第二主电极是指另一方的电极,控制电极是指栅极电极。在GTO晶闸管等晶闸管中,第一主电极是指阳极电极和阴极电极中的任一方的电极,第二主电极是指另一方的电极,控制电极是指栅极电极。
如图1和图2所示,第一半导体元件15a经由熔融接合部21a来与第一电路图案层12a的上表面接合。同样地,第二半导体元件15b和第三半导体元件15c分别经由熔融接合部21b、21c来与第一电路图案层12a的上表面接合。第四半导体元件15d经由熔融接合部21d来与第二电路图案层12b的上表面接合。第五半导体元件15e经由熔融接合部21e来与第三电路图案层12c的上表面接合。第六半导体元件15f经由熔融接合部21f来与第四电路图案层12d的上表面接合。作为熔融接合部21a~21f,例如能够采用锡(Sn)-锑(Sb)系、Sn-Cu系的共晶焊料等。或者,也可以将纳米银膏等接合材料代用作熔融接合部21a~21f。
如图1所示,连接端子组(401、402)被分类为能够流通大电流的电力用端子组401和控制信号用的信号用端子组402。连接端子组(401、402)是由Cu、Cu合金、Al、Al合金等形成的引线框架。电力用端子组401包括接合引线组(3a、3b、3c、3d)、负极引线组(41a、41b、41c)以及接触引线组(51a、51d)。
接合引线组(3a~3d)包括第一接合(正极)引线3a、第二接合引线3b、第三接合引线3c以及第四接合引线3d。在第一实施方式所涉及的半导体装置中,第一接合引线3a、第二接合引线3b、第三接合引线3c以及第四接合引线3d沿第一半导体元件15a~第六半导体元件15f的排列方向平行地排列配置。即,第一接合引线3a、第二接合引线3b、第三接合引线3c以及第四接合引线3d以沿呈矩形的电路基板10的长度方向(长边方向)排成一列的方式配置。负极引线组(41a、41b、41c)包括第一线引线(wire lead)41a、第二线引线41b以及第三线引线41c。负极引线组(41a、41b、41c)以与接合引线组(3a~3d)一起排成一列的方式配置。接触引线组(51a、51d)包括第一按压部51a和第二按压部51d。
信号用端子组402包括多个信号用引线42a、42b、42c、…(下面,将多个信号用引线42a、42b、42c、…总称为“信号用引线42”。)。多个信号用引线42分别选择性地与芯片焊盘43连结。省略了图示的控制电路(IC)通过芯片接合(die bonding)来搭载于芯片焊盘43的上表面。在搭载于芯片焊盘43的IC的半导体芯片中集成有对第一半导体元件15a~第六半导体元件15f进行驱动控制、保护的控制电路。另外,信号用引线42能够经由省略了图示的控制线来与其它控制电路、第一半导体元件15a~第六半导体元件15f的控制电极等连接。即,利用多条控制线将信号用引线42、控制电路、第一半导体元件15a~第六半导体元件15f的控制电极等适当地相互线接合。
图2是着眼于第一接合引线3a的剖视图,如图1、图2所示,第一接合引线3a具有经由熔融接合部22a来与第一电路图案层12a连接的接合部31a。虽然省略了剖视图的图示,但是同样地,第二接合引线3b具有经由熔融接合部22b来与第二电路图案层12b连接的接合部31b。第三接合引线3c具有经由熔融接合部22c来与第三电路图案层12c连接的接合部31c。第四接合引线3d具有经由熔融接合部22d来与第四电路图案层12d连接的接合部31d。熔融接合部22a、22b、22c、22d是在回流工序中被加热从而熔融的接合材料固化后得到的构件。
如图3中示出详细的构造那样,第一接合引线3a例如还具有下降部32、连结部33、第一延伸部34、宽广部35以及第二延伸部36。根据图3所示的构造,第一接合引线3a的接合部31a按下降部32、连结部33、第一延伸部34、宽广部35的顺序连续到第二延伸部36为止。在第一接合引线3a中,下降部32延伸的方向与连结部33的长度方向相互正交。在从Z轴的正方向进行观察的俯视时,第一延伸部34相对于连结部33的长度方向(Y轴方向)朝向X轴倾斜,宽广部35的长度方向与连结部33的长度方向平行。如图4中示出截面的一部分那样,第一接合引线3a被配置成除了下降部32以外的部分与电路基板10平行。第二延伸部36的前端部构成从密封树脂6露出的外引线37。第二延伸部36向外引线37连续的方向与连结部33的长度方向正交。图3所示的第一按压部51a在连结部33处沿与连结部33正交的方向来与第一接合引线3a连结。即,第一按压部51a在连结部33处从第一接合引线3a呈L字形分支,与接合部31a、下降部32一起分支为两叉。接合部31a和下降部32例如可以配置为U字形。
如图4所示,接合部31a具有相向面310(下表面),该相向面310与第一电路图案层12a的上表面平行地相向,且经由熔融接合部22a来与第一电路图案层12a的上表面进行电连接。在图4的剖视图中隐藏在第一按压部51a的背侧的下降部32从沿水平方向延伸的连结部33向右下方向倾斜来支承沿水平方向延伸的接合部31a。即,在从图4所示的方向观察的情况下,连结部33、下降部32以及接合部31a呈Z字形,连结部33与接合部31a为高度不同的构造。连结部33与接合部31a具有互不相同的水平位置,由此接合部31a与第一电路图案层12a的上表面平行地相对。在图4中,下降部32以随着远离连结部33而去向下方的方式倾斜至接合部31a为止,但是也可以将下降部32设置成相对于接合部31a及连结部33呈90°。
在图3的俯视图案中,接合部31a与下降部32的连续体同第一按压部51a呈U字形状,在图4中,下降部32以被第一按压部51a隐藏的方式与第一按压部51a平行地延伸。即,连结部33将接合部31a与下降部32的连续体及第一按压部51a例如支承为相互平行地延伸。第一按压部51a在前端侧具有接触部510,该接触部510与在电路基板10的上表面定义的接触区域直接进行机械接触。在图4中,接触部510被示出为在第一按压部51a的下表面的端部(顶部)处进行点接触的点,但是实际上被设置为沿与纸面垂直的方向延伸的线状。即,在第一实施方式中,电路基板10的接触区域被定义为第一电路图案层12a的上表面的、与接触部510接触的线状的区域。
图4所示的熔融接合部22a的厚度T相当于第一电路图案层12a的上表面与相向面310之间的距离。第一接合引线3a被设计成:在接触部510与电路基板10接触时,第一电路图案层12a的上表面与接合部31a的相向面310之间的距离同预先决定的厚度T一致。即,在第一实施方式中,第一接合引线3a被设计成以与接合部31a的相向面310一致的平面为基准的到接触部510为止的距离为T。厚度T例如是10μm~100μm。例如利用压力机等对第一接合引线3a和第一按压部51a进行折弯加工,使得第一接合引线3a具有第一接合部31a、下降部32以及连结部33,并且使得第一按压部51a具有接触部510。
在图1所示的从上方观察的俯视图案中,图3所示的接合部31a、下降部32以及第二延伸部36向与第一半导体元件15a~第六半导体元件15f的排列方向正交的方向延伸。在从上方观察的俯视图案中,第一延伸部34向与第一半导体元件15a~第六半导体元件15f的排列方向不同的方向延伸。具体地说,图3所示的第一延伸部34以越远离电路基板10则越接近在图1的俯视图案中相邻地示出的第二接合引线3b侧的方式延伸。如图3所示,第二延伸部36同接合部31a与下降部32连续地延伸的方向平行地、向远离电路基板10的方向延伸。宽广部35以具有比第一延伸部34和第二延伸部36宽的宽度的方式设置为垫状。接合部31a和下降部32以及第一按压部51a与第一延伸部34、宽广部35以及第二延伸部36的沿着延伸方向测量出的长度相比足够短。
除设计上的要求造成的尺寸差异等以外,第二接合引线3b、第三接合引线3c以及第四接合引线3d均具有与第一接合引线3a基本相同的结构。即,虽然省略了图示,但是例如第二接合引线3b与第一接合引线3a同样地,还具有下降部、连结部、第一延伸部、宽广部以及第二延伸部。但是,第二接合引线3b和第三接合引线3c不具有第一按压部51a那样的接触引线的构造。因此,第二接合引线3b和第三接合引线3c的连结部不需要与接触引线进行连结所需的面积。
而且,如图1所示,第四接合引线3d与第一接合引线3a同样地具有包括第二按压部51d的U字形状的分支构造,第四接合引线3d在连结部处与第二按压部51d连结。第二按压部51d与图4所示的第一按压部51a同样地,以随着远离第四接合引线3d的连结部而去向下方的方式延伸。第二接合引线3b、第三接合引线3c以及第四接合引线3d的未被说明的结构与第一接合引线3a实质上相同。
第一接合引线3a如图2所示那样经由第一电路图案层12a和熔融接合部21a、22a来与第一半导体元件15a的下表面侧的第二主电极进行电连接。同样地,第一接合引线3a与同第一半导体元件15a相邻的第二半导体元件15b及第三半导体元件12c各自的下表面侧的第二主电极进行电连接。第二接合引线3b的宽广部通过线接合来与第一电力用线25a的一端进行接合。第一电力用线25a的另一端与第一半导体元件15a的上表面侧的第一主电极进行电接合。同样地,第三接合引线3c的宽广部经由第二电力用线25b来与第二半导体元件15b的第一主电极进行电连接。第四接合引线3d的宽广部经由第三电力用线25c来与第三半导体元件15c的上表面侧的第一主电极进行电连接。
第二接合引线3b经由第二电路图案层12b和熔融接合部22b、21d来与第四半导体元件15d的第二主电极进行电连接。第一线引线41a具有通过线接合来与第四电力用线25d的一端进行接合的宽广部。第四电力用线25d的另一端与第四半导体元件15d的上表面接合。由此,第一线引线41a经由第四电力用线25d来与第四半导体元件15d的第一主电极进行电连接。
同样地,第三接合引线3c经由第三电路图案层12c和熔融接合部22c、21e来与第五半导体元件15e的第二主电极进行电连接。第二线引线41b经由第五电力用线25e来与第五半导体元件15e的第一主电极进行电连接。第四接合引线3d经由第四电路图案层12d和熔融接合部22d、21f来与第六半导体元件15f的第二主电极进行电连接。第三线引线41c经由第六电力用线25f来与第六半导体元件15f的第一主电极进行电连接。
通过这种连接,能够在半导体装置100中构成3相逆变器电路。在逆变器电路的U、V以及W的各相中,半导体元件15a、15d、半导体元件15b、15e以及半导体元件15c、15f分别进行串联连接,这些串联连接体被并联连接。半导体元件15a、15b、15c的第二主电极经由第一接合引线3a来与外部电源的正极连接。半导体元件15a、15b、15c的第一主电极和半导体元件15d、15e、15f的第二主电极分别经由第二接合引线3b、第三接合引线3c以及第四接合引线3d来与外部负载的U、V以及W端子连接。半导体元件15d、15e、15f的第一主电极分别经由第一线引线41a、第二线引线41b以及第三线引线41c来与外部电源的负极连接。在本例中,半导体元件15a~15f可以分别是将IGBT和续流二极管设置于一个芯片而成的RC-IGBT。IGBT等开关元件可以由搭载于芯片焊盘43的控制用IC来驱动、保护。
虽然省略了图示,但是与图4所示的构造同样地,第二按压部51d与第一按压部51a同样地在前端侧具有接触部,该接触部与在电路基板10的上表面定义的接触区域直接进行机械接触。在此,电路基板10的接触区域被定义为第四电路图案层12d的上表面的、与第二按压部51d的接触部接触的线状的区域。
接合部31a~31d如图1所示那样被配置成沿电路基板10的长度方向平行地排成一列。第一按压部51a和第二按压部51d被配置成与接合部31a~31d一起排成一列,位于与接合部31a~31d一起形成的排列的两端。第一按压部51a和第二按压部51d的各接触部以及接合部31a~31d优选被配置成具有镜像对称性。关于该镜像对称的镜面(对称面),选择穿过电路基板10的长度方向的中心且与电路基板10的长度方向正交的平面即可。
第一按压部51a与第一电路图案层12a直接接触,第二按压部51d与第四电路图案层12d直接接触。在该状态下,各接合部31a~31d下的熔融接合部22a~22d分别具有预先决定的厚度T。
<半导体装置的制造方法>
接着,参照图5~图10来说明第一实施方式所涉及的半导体装置的制造方法的一例。
首先,如图5和图6所示,在由Al等形成的矩形平板状的金属板13的上表面形成由液晶聚合物等热塑性树脂或环氧树脂等热固性树脂形成的绝缘板11。然后,在绝缘板11的上表面图案化形成电路图案层组(12a~12d)。例如通过以上那样的工序来准备电路基板10。或者,绝缘板11的材料也可以是陶瓷。在该情况下,也可以采用DCB基板或AMB基板来作为电路基板10。
接着,如图7和图8所示,利用分配器等在电路图案层组(12a~12d)的上表面涂布膏状的熔融接合部21a~21f、22a~22d(熔融接合材料膏)。熔融接合部21a~21c选择性地涂布在第一电路图案层12a的上表面的、预定搭载第一半导体元件15a~第六半导体元件15c(参照图1)的各区域。熔融接合部21d选择性地涂布在第二电路图案层12b的上表面的、预定搭载第四半导体元件15d的区域。熔融接合部21e选择性地涂布在第三电路图案层12c的上表面的、预定搭载第五半导体元件15e的区域。熔融接合部21f选择性地涂布在第四电路图案层12d的上表面的、预定搭载第六半导体元件15f的区域。熔融接合部21a~21f被涂布成在电路图案层组(12a~12d)的各上表面沿电路基板10的长度方向排成一列。
熔融接合部22a选择性地涂布在第一电路图案层12a的上表面的、预定与第一接合引线3a的接合部31a(参照图1)接合的区域。熔融接合部22b选择性地涂布在第二电路图案层12b的上表面的、预定与第二接合引线3b的接合部31b接合的区域。熔融接合部22c选择性地涂布在第三电路图案层12c的上表面的、预定与第三接合引线3c的接合部31c接合的区域。熔融接合部22d选择性地涂布在第四电路图案层12d的上表面的、预定与第四接合引线3d的接合部31d接合的区域。熔融接合部22a~22d被涂布成在电路图案层组(12a~12d)的各上表面与熔融接合部21a~21f平行地排成一列。
接着,如图9所示,将电路基板10以其下表面与输送治具7内的底部接触的状态水平地进行收容,并将电路基板10相对于输送治具7进行固定。另外,将第一半导体元件15a载置于熔融接合部21a上。虽然在图9中省略了图示,但是其它的第二半导体元件15b~第六半导体元件15f也同样地分别载置于熔融接合部21b~21f上。然后,以将第一接合引线3a的接合部31a配置在熔融接合部22a上的方式将引线框架40载置于输送治具7。虽然在图9中省略了图示,但是此时,其它的接合部31b~31d也同样地分别配置在熔融接合部22b~22d上。与电路基板10平行地载置引线框架40。
如图10所示,引线框架40具有电力用端子组401和信号用端子组402。引线框架40还具有支承电力用端子组401的第一连接条(tie bar)44、支承信号用端子组402的第二连接条45、以及支承第一连接条44和第二连接条45的框架部46。引线框架40由通过冲裁、蚀刻来形成有引线等的图案并对引线的前端选择性地进行折弯加工而成的锥状的金属板构成。通过折弯加工形成的引线的前端构成接合部31a~31d、第一按压部51a以及第二按压部51d。
如图9所示,在将载置有第一半导体元件15a~第六半导体元件15f的电路基板10和引线框架40固定于输送治具7的状态下,将输送治具7输送到省略了图示的回流炉。涂布在电路基板10上的熔融接合部21a~21f、22a~22d通过在回流炉中被加热而熔融。
当在图9所示的状态下熔融接合部21a~21f、22a~22d发生熔融时,引线框架40的第一按压部51a和第二按压部51d与在电路基板10的上表面定义的接触区域接触。第一按压部51a和第二按压部51d与电路基板10的接触区域接触从而对电路基板10进行按压,由此能够实现电路基板10的整个下表面与输送治具7的底部紧密接合的状态。同时,接合引线组(3a~3d)的各接合部31a~31d与电路图案层组(12a~12d)的上表面之间以具有间隙(间距)的方式平行地相向。这些间距与熔融接合部22a~22d的厚度T相等(参照图4)。
在不由第一按压部51a和第二按压部51d进行按压时,由于熔融的熔融接合部22a~22d的表面张力,电路基板10有可能被向引线框架40侧上拉。与此相对,在第一实施方式所涉及的半导体装置中,第一按压部51a和第二按压部51d在回流工艺时能够向输送治具7的底部按压电路基板10,维持紧密贴合状态。因此,即使在回流工艺时熔融接合部22a~22d发生熔融,由于电路基板10被第一按压部51a和第二按压部51d按住,因此也不会上浮。
之后,使用第一电力用线25a~第六电力用线25f(参照图1)来将第一半导体元件15a~第六半导体元件15f与电力用端子组401之间电连接。另外,将控制电路与芯片焊盘43接合,使用控制线将信号用引线42与控制电路及第一半导体元件15a~第六半导体元件15f的控制电极等之间电连接。此外,与第一电力用线25a~第六电力用线25f相比,控制线中流动的电流小,因此控制线的直径比第一电力用线25a~第六电力用线25f的直径小。例如第一电力用线25a的直径是控制线的约10倍。
在熔融接合部21a~21f、22a~22d等凝固之后,将包括相互接合的电路基板10和引线框架40的构造体收容到传递成型用的省略了图示的模具。模具被设置成:使得如图1、图2所示那样密封树脂6例如形成为长方体状,电路基板10的下表面和连接端子组(401、402)的各外引线从密封树脂6露出。并且,模具被设置成用于向模腔内注入材料的浇口位于电力用端子组401侧(图2中的左侧)。由此,能够防止细的控制线由于树脂材料的流入而过度地发生位移。
接着,将加热后的环氧树脂等热固性树脂转送到减压后的模具的模腔内。电路基板10以其上表面与第一按压部51a及第二按压部51d接触且其下表面与模腔内的底面接触的状态收容于模腔内。因此,树脂材料不会进入电路基板10之下,能够抑制在密封树脂6的下表面产生飞边(flash)的情况。对树脂材料进行冷却并去除引线框架40的不需要的第一连接条44、第二连接条45以及框架部46,由此得到图1和图2所示的第一实施方式所涉及的半导体装置100。
根据第一实施方式所涉及的半导体装置100,通过具备第一按压部51a和第二按压部51d,能够抑制在回流工艺时电路基板10产生上浮。由此,能够确保接合引线组(3a~3d)与电路图案层组(12a~12d)之间的熔融接合部22a~22d的厚度T。因此,第一实施方式所涉及的半导体装置100能够提高对于热应力的耐受性。
另外,根据第一实施方式所涉及的半导体装置100,通过具备第一按压部51a和第二按压部51d,能够抑制在回流工艺时电路基板10发生倾斜。由此,能够抑制传递成型时树脂材料进入电路基板10之下,能够抑制密封树脂6产生飞边(flash)。因此,第一实施方式所涉及的半导体装置100及其制造方法能够提高成品率、合格率,提高可靠性,延长产品寿命。
另外,根据第一实施方式所涉及的半导体装置100,从第一接合引线3a分支出来的第一按压部51a与第一接合引线3a所接合的第一电路图案层12a接触。第一按压部51a以相同电位与第一接合引线3a的接合对象连接,因此不会产生电路设计上的问题。
此外,对于会被上拉的电路基板10,考虑例如利用针(pin)状的治具来按住电路基板10的4个角部附近,来代替第一按压部51a和第二按压部51d。然而,在该情况下,制造成本增加,并且会在电路基板10内残存多余的应力。与此相对,根据第一实施方式所涉及的半导体装置,能够利用能够以与以往的引线框架相同的成本制造出来的引线框架40,来简单地抑制电路基板10的上浮。因此,第一实施方式所涉及的半导体装置能够减少制造成本,并且不会过度地按压电路基板10,因此电路基板10的应力也被减少。
(第二实施方式)
如图11和图12所示,本发明的第二实施方式所涉及的半导体装置200在具备1个按压部51b来代替接触引线组(51a、51d)这一方面与第一实施方式不同。在第二实施方式中未说明的其它结构、作用及效果与第一实施方式相同。此外,在下面的俯视图中,省略了将电力用端子组401A及第一半导体元件15a~第六半导体元件15f之间适当连接的多个电力用线25(参照图12等)的显示。
如图11所示,第二实施方式中的电力用端子组401A具有第一接合引线3Aa和第四接合引线3Ad,该第一接合引线3Aa和第四接合引线3Ad均不与接触引线连结。而且,按压部51b与第二接合引线3Ab的连结部连结。按压部51b的接触部被配置成与接合部31a~31d一起沿电路基板10的长度方向平行地排成一列。在从上方观察的俯视图案中,按压部51b的接触部位于排列方向上的接合部31a~31d的中央、且电路基板10的长度方向上的中央。按压部51b的接触部和接合部31a~31d被配置成关于穿过电路基板10的长度方向上的中心且与电路基板10的长度方向正交的镜面(对称面)具有镜像对称性。如图11和12所示,按压部51b与第二接合引线3Ab经由熔融接合部22b来电连接的第二电路图案层12b的上表面接触。
根据以上那样的结构,能够由按压部51b抑制电路基板10因熔融的熔融接合部22a~22d的表面张力而上浮的方向的力。因此,能够确保接合引线组(3Aa~3Ad)与电路图案层组(12a~12d)之间的熔融接合部22a~22d的厚度T。另外,能够简单地抑制在回流工艺时电路基板10因熔融接合部22a~22d的表面张力而发生倾斜。
(第三实施方式)
如图13和图14所示,本发明的第三实施方式所涉及的半导体装置300在具备与接合引线组(3Ba、3b、3c、3Bd)分离的第一按压部51Ba及第二按压部51Bd这一方面与第一实施方式不同。在第三实施方式中未说明的其它结构、作用及效果与第一实施方式相同。
如图13所示,第三实施方式中的电力用端子组401B具有分别独立于其它引线的第一接触引线5a和第二接触引线5d。在图14的剖视图中,沿水平方向延伸的第一接触引线5a在前端部具有向右下方向倾斜的第一按压部51Ba。同样地,沿水平方向延伸的第二接触引线5d在前端部具有以越去向前端则越去向下方的方式延伸的第二按压部51Bd。第一按压部51Ba和第二按压部51Bd被配置成与接合部31a~31d一起沿电路基板10的长度方向平行地排成一列。在从上方观察的俯视图案中,第一按压部51Ba和第二按压部51Bd位于与接合部31a~31d一起形成的排列的两端。优选的是,第一接触引线5a和第二接触引线5d的各接触部被配置成与接合部31a~31d具有镜像对称性。关于该镜像对称性,能够将穿过电路基板10的长度方向的中心且与电路基板10的长度方向正交的面选作镜面(对称面)。
在第三实施方式所涉及的半导体装置300中,第一接触引线5a及第二接触引线5d与其它引线之间物理分离。因此,如果电路基板10上的电位互不相同的部位不短路,则第一接触引线5a及第二接触引线5d也可以与其它电路图案层组(12a~12d)的上表面接触。或者也可以是,第一接触引线5a及第二接触引线5d与绝缘板11的上表面接触。
根据第三实施方式所涉及的半导体装置300,通过具备第一按压部51Ba和第二按压部51Bd,能够抑制在回流工艺时电路基板10上浮而倾斜。由此,能够确保熔融接合部22a~22d的厚度T,能够提高对于热应力的耐受性。另外,能够抑制在传递成型时树脂材料进入电路基板10之下,从而能够抑制密封树脂6产生飞边(flash)。因此,第三实施方式所涉及的半导体装置300及其制造方法能够提高成品率、合格率,提高可靠性,延长产品寿命。
(第四实施方式)
如图15和图16所示,本发明的第四实施方式所涉及的半导体装置400在具备第一接触图案层17a和第二接触图案层17d这一方面与第一实施方式不同。在此,“第一接触图案层17a”是供第一按压部51a接触的接触区域,“第二接触图案层17d”是供第二按压部51d接触的接触区域。在第四实施方式中未说明的其它结构、作用及效果与第一实施方式相同。
第一接触图案层17a和第二接触图案层17d例如能够采用由与电路图案层组(12a~12d)相同的材料形成的、具有相同的厚度的金属图案层。第一按压部51a的接触部与在第一接触图案层17a的上表面定义的接触区域直接接触。第一接触图案层17a例如在从上方观察的俯视图案中形成为比第一按压部51a的接触部宽广的矩形形状。第一接触图案层17a与第一电路图案层12Ca相离地形成于绝缘板11的上表面。因此,第一电路图案层12Ca具有切掉了一部分的图案,以避开第一接触图案层17a。
同样地,第二按压部51d的接触部与在第二接触图案层17d的上表面定义的接触区域直接接触。第二接触图案层17d例如在从上方观察的俯视图案中形成为比第二按压部51d的接触部宽广的矩形形状。第二接触图案层17d与第四电路图案层12Cd相离地形成于绝缘板11的上表面。因此,第四电路图案层12Cd具有切掉了一部分的图案,以避开第二接触图案层17d。
根据第四实施方式所涉及的半导体装置400,通过具备第一按压部51a和第二按压部51d,能够抑制在回流工艺时电路基板10上浮而倾斜。由此,能够确保熔融接合部22a~22d的厚度T,能够提高对于热应力的耐受性。另外,能够抑制在传递成型时树脂材料进入电路基板10之下,从而能够抑制密封树脂6产生飞边(flash)。因此,第四实施方式所涉及的半导体装置400及其制造方法能够提高成品率、合格率,提高可靠性,延长产品寿命。
(第五实施方式)
如图17和图18所示,本发明的第五实施方式所涉及的半导体装置500在供第一按压部51a及第二按压部51d接触的接触区域被定义在绝缘板11的上表面这一方面与第四实施方式不同。在第五实施方式中未说明的其它结构、作用及效果与第四实施方式相同。
如图19所示,第一按压部51a的接触部510与在绝缘板11的上表面定义的接触区域直接接触。在第五实施方式中,第一接合引线3a和第一按压部51a被设计成:在接触部510与绝缘板11的上表面接触的状态下,第一电路图案层12a的上表面与相向面310之间的距离为厚度T。即,在第五实施方式中,以与相向面310一致的平面为基准的到接触部510为止的距离是厚度T与第一电路图案层12a的厚度之和。关于第四接合引线3d和第二按压部51d的关系也是相同的。在第一接合引线3a中,第一按压部51a优选被设置成:接触部510不给绝缘板11带来损伤,不对绝缘板11的绝缘性能造成影响。并且,在第一接合引线3a中,可以将第一按压部51a设置成绝缘板11的上表面与第一按压部51a的下表面所形成的角为锐角,可以对接触部510进行倒棱加工,使得接触部510的该角成为倒角或倒圆。
根据第五实施方式所涉及的半导体装置500,通过具备第一按压部51a和第二按压部51d,能够抑制在回流工艺时电路基板10上浮而倾斜。由此,能够确保熔融接合部22a~22d的厚度T,能够提高对于热应力的耐受性。另外,能够抑制在传递成型时树脂材料进入电路基板10之下,从而能够抑制密封树脂6产生飞边(flash)。因此,第五实施方式所涉及的半导体装置500及其制造方法能够提高成品率、合格率,提高可靠性,延长产品寿命。
(其它实施方式)
如上所述,记载了本发明的实施方式,但是不应理解为形成本公开的一部分的论述和附图用于对本发明进行限定。本领域技术人员根据本公开会明确各种代替实施方式、实施例以及应用技术。
例如,在第一实施方式~第五实施方式中,第一按压部51a等的各接触部也可以被设置为面状。即,接触引线例如也可以像第一接合引线3的接合部31a那样,在前端部具有维持为水平的部位。由此,接触引线能够与电路基板10的接触区域进行面接触,从而能够稳定地按压电路基板10。
另外,在第五实施方式中,通过采用陶瓷作为绝缘板11的材料,能够抑制接触引线导致绝缘板11的上表面产生伤痕。或者,也可以对接触区域使用聚酰亚胺等硬质材料来设置保护膜,还可以对绝缘板11的上表面进行使硬度增加的表面处理。
除此以外,本发明包括任意地应用在上述的实施方式以及各变形例中说明的各结构所得的结构等在此没有记载的各种实施方式等,这是理所当然的。因而,本发明的技术范围仅由基于上述的说明妥当地得出的权利要求书所涉及的发明技术特征来决定。
Claims (7)
1.一种半导体装置,其特征在于,具备:
电路基板,其具有电路图案层;
半导体元件,其搭载在所述电路图案层上;
熔融接合材料,其配置于所述电路图案层的上表面的一部分;以及
连接端子组,其由包括接合部和按压部的多个引线构成,其中,所述接合部经由所述熔融接合材料来与所述电路图案层进行电连接,所述按压部与所述电路基板的上表面进行机械接触。
2.根据权利要求1所述的半导体装置,其特征在于,
所述连接端子组包括接合引线和接触引线,
所述接合引线经由所述熔融接合材料来与所述电路图案层进行电连接,
所述接触引线与所述电路基板的上表面进行机械接触,
所述接合部设置于所述接合引线的前端,所述按压部设置于所述接触引线的前端。
3.根据权利要求1所述的半导体装置,其特征在于,
所述连接端子组包括经由所述熔融接合材料来与所述电路图案层进行电连接的接合引线,
所述按压部和所述接合部从所述接合引线的前端侧的一部分分别分支出来。
4.根据权利要求1~3中的任一项所述的半导体装置,其特征在于,
所述电路基板还具备绝缘板,
所述电路图案层配置于所述绝缘板的上表面。
5.根据权利要求4所述的半导体装置,其特征在于,
所述按压部与所述绝缘板的上表面直接接触。
6.一种引线框架,与具有电路图案层的电路基板接合,所述引线框架的特征在于,具备:
连接端子组,其由包括接合部和按压部的多个引线构成,其中,所述接合部经由熔融接合材料来与所述电路图案层进行电连接,所述按压部与所述电路基板的上表面进行机械接触;以及
框架部,其支承所述连接端子组,
其中,所述连接端子组的所述多个引线的形状被调整成在所述按压部与所述电路基板的上表面接触的状态下在所述接合部与所述电路图案层之间存在间隙。
7.一种半导体装置的制造方法,其特征在于,包括以下工序:
准备具有电路图案层的电路基板;
将半导体元件搭载在所述电路基板上;
在所述电路图案层的上表面涂布熔融接合材料;
在所述电路基板的上方配置具有连接端子组的引线框架,其中,所述连接端子组由包括接合部和按压部的多个引线构成,其中,所述接合部经由所述熔融接合材料来与所述电路图案层进行电连接,所述按压部与所述电路基板的上表面进行机械接触;
以通过所述按压部按压所述电路基板、且在所述接合部与所述电路图案层之间存在间隙的方式配置所述引线框架;以及
使所述熔融接合材料熔融。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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JP2018113685A JP7238277B2 (ja) | 2018-06-14 | 2018-06-14 | 半導体装置、リードフレーム及び半導体装置の製造方法 |
JP2018-113685 | 2018-06-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110610920A true CN110610920A (zh) | 2019-12-24 |
Family
ID=68840260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910358838.0A Pending CN110610920A (zh) | 2018-06-14 | 2019-04-30 | 半导体装置、引线框架以及半导体装置的制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11145584B2 (zh) |
JP (1) | JP7238277B2 (zh) |
CN (1) | CN110610920A (zh) |
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---|---|
JP7238277B2 (ja) | 2023-03-14 |
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JP2019216214A (ja) | 2019-12-19 |
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PB01 | Publication | ||
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