KR20190015443A - 상이한 용융 온도를 갖는 인터커넥션들을 가진 패키지 - Google Patents

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KR20190015443A
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KR
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interconnection
package
heat removal
electronic chip
removal body
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KR1020190013085A
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안드레아스 그라스만
위르겐 호에게를
안젤라 케슬러
이반 니키틴
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인피니온 테크놀로지스 아게
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
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    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/838—Bonding techniques
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    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
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Abstract

상이한 용융 온도를 갖는 인터커넥션들을 가진 패키지가 개시된다. 패키지는 적어도 하나의 전자 칩; 적어도 하나의 전자 칩이 제1 인터커넥션에 의해 제1 열 제거 보디 상에 장착되는 1 열 제거 보디; 적어도 하나의 전자 칩 위에, 제2 인터커넥션에 의해서 장착되는 제2 열 제거 보디; 적어도 하나의 전자 칩과 제2 열 제거 보디 사이에 배치된 적어도 하나의 전기적으로 전도성인 스페이서 보디 및 적어도 하나의 스페이서 보디를 제2 열 제거 보디와 직접 연결하는 제3 인터커넥션을 포함하고, 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션은 각각 다른 용융 온도를 갖는다.

Description

상이한 용융 온도를 갖는 인터커넥션들을 가진 패키지{PACKAGE WITH INTERCONNECTIONS HAVING DIFFERENT MELTING TEMPERATURES}
본 발명은 패키지, 차량, 사용 방법 및 패키지 제조 방법에 관한 것이다.
예를 들어, 자동차 응용을 위한 전력 모듈은, 보통은 하나 이상의 집적 회로 컴포넌트를 포함하는 전자 칩 형태의 전력 반도체 디바이스들인 전력 컴포넌트들을 위한 물리적 격납을 제공한다. 전력 모듈들의 집적 회로 컴포넌트들의 예들로는 절연 게이트 바이폴라 트랜지스터(IGBT: insulated-gate bipolar transistor) 및 다이오드가 있다.
이러한 패키지 및 기타 패키지들에 대해, 패키징 동안 다양한 요소들을 쌓는 것이 높은 공간 정확성, 재현성 및 신뢰성으로 수행되는 것이 바람직하다. 더욱이, 패키지의 설계가 너무 많은 제약들에 의해 과도하게 제한되지 않는 것이 바람직하다. 그러나 이는 기존 접근 방식으로는 달성하기가 어렵다.
높은 자유도로 제조할 수 있는 신뢰성 있는 패키지에 대한 필요가 있을 수 있다.
예시적인 실시예에 따르면, 적어도 하나의 전자 칩, 적어도 하나의 전자 칩이 제1 인터커넥션에 의해 그 상에 장착되는 제1 열 제거 보디, 제2 인터커넥션에 의해 적어도 하나의 전자 칩 상에 또는 그 위에 장착되는 제2 열 제거 보디, 및 선택적으로 적어도 하나의 전자 칩의 적어도 일부, 제1 열 제거 보디의 일부 및 제2 열 제거 보디의 일부를 캡슐화하는 캡슐화제를 포함하는 패키지가 제공되며, 제1 인터커넥션은 제2 인터커넥션과 다른 용융(또는 재 용융) 온도를 갖도록 구성된다.
또 다른 예시적인 실시예에 따르면, 적어도 하나의 전자 칩, 적어도 하나의 전자 칩이 제1 인터커넥션에 의해 그 상에 장착되는 제1 열 제거 보디, 적어도 하나의 전자 칩 위에 장착된 제2 열 제거 보디, 적어도 하나의 전자 칩과 제2 열 제거 보디 사이에 배치된 적어도 하나의 스페이서 보디와, 적어도 하나의 전자 칩과 적어도 하나의 스페이서 보디를 연결하는 제2 인터커넥션, 적어도 하나의 스페이서 보디를 제2 열 제거 보디와 연결하는 제3 인터커넥션, 및 선택적으로 적어도 하나의 전자 칩의 적어도 일부, 적어도 하나의 스페이서 보디의 적어도 일부, 제1 열 제거 보디의 일부 및 제2 열 제거 보디의 일부를 캡슐화하는 캡슐화제를 포함하는 패키지가 제공되며, 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 중 하나는 제1 인터커넥션, 제2 인터커넥션, 및 제3 인터커넥션 중 적어도 하나의 다른 것과 다른 용융(또는 재 용융) 온도를 갖는다.
또 다른 예시적인 실시예에 따르면, 전술한 특징을 갖는 패키지들 중 하나를 포함하는 차량이 제공된다.
또 다른 예시적인 실시예에 따르면, 패키지를 제조하는 방법이 제공되는데, 이 방법은 제1 인터커넥션에 의해 적어도 하나의 전자 칩을 제1 열 제거 보디상에 장착하는 단계, 제2 인터커넥션에 의해 적어도 하나의 전자 칩 상에 또는 그 위에 제2 열 제거 보디를 장착하는 단계, 및 선택적으로 캡슐화제에 의해 적어도 하나의 전자 칩의 적어도 일부, 제1 열 제거 보디의 일부 및 제2 열 제거 보디의 일부를 캡슐화하는 단계, 및 제1 인터커넥션이 제2 인터커넥션과 다른 용융(또는 재 용융) 온도를 갖도록 구성하는 단계를 포함한다.
또 다른 예시적인 실시예에 따르면, 패키지를 제조하는 방법이 제공되는데, 이 방법은 적어도 하나의 전자 칩을 제1 인터커넥션에 의해 제1 열 제거 보디 상에 장착하는 단계, 적어도 하나의 스페이서 보디를 제2 인터커넥션에 의해 적어도 하나의 전자 칩 상에 장착하는 단계, 및 제2 열 제거 보디를 제3 인터커넥션에 의해 스페이서 보디 상에 장착하는 단계를 포함하고, 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 중 하나는 제1 인터커넥션, 제2 인터커넥션, 및 제3 인터커넥션 중 다른 2개와 상이한 용융(또는 재 용융) 온도를 갖는다.
또 다른 예시적인 실시예에 따르면, 전술한 특징을 갖는 패키지들 중 하나는 자동차 응용을 위해 사용된다.
본 발명의 예시적인 실시예에 따르면, 매우 높은 신뢰성 및 설계 자유도를 갖는, 양면 냉각을 위해 구성될 수 있는 패키지 또는 모듈이 제공된다. 이러한 패키지는 2개의 대향하는 열 제거 보디 사이에 적어도 하나의 전자 칩을 샌드위치하고, 전체 배치는 선택적으로 캡슐화제에 의해 캡슐화될 수 있다. 제조 공정 동안, 제1 열 제거 보디와 전자 칩 사이뿐만 아니라 전자 칩과 제2 열 제거 보디 사이에도(그 사이에 선택적 스페이서 보디를 가짐) 인터커넥션들이 형성된다. 설명된 구성요소들을 인터커넥팅하기 위해 사용되는 인터커넥션들이 모두 동일하게 구성되고(예를 들어 모두 동일한 재료로 이루어짐) 모두 동일한 융점을 가지면, 모든 인터커넥션들(심지어 이미 완성된 인터커넥션들)이 인터커넥션 형성 공정 동안에 동시에 용융될 수 있다는 사실이 밝혀졌다. 그러나, 패키지의 2개, 3개 또는 이를 넘는 인터커넥션의 동시적인 용융은 비 충전된 갭들의 형성, 패키지의 개개의 요소들의 위치 부정확성 및/또는 인터커넥션 재료의 패키지 내의 원하지 않는 공간들로의 리플로우와 같은 신뢰성 문제를 초래할 수 있다. 그러나, 상이한 용융 온도 또는 재 용융 온도를 갖는 상이한 인터커넥션들의 재료, 유형, 온도 특성 등의 선택이 다양한 인터커넥션들에 의해 다양한 요소들을 인터커넥팅하는 인터커넥션 공정 동안 상기 언급된 문제 및 다른 신뢰성 문제를 강하게 억제하거나 심지어 제거할 수 있다는 것을 본 발명자들이 알게 되었다.
추가의 예시적인 실시예의 설명
이하에서, 패키지, 차량 및 방법의 또 다른 예시적인 실시예가 설명될 것이다.
본 출원의 맥락에서, "인터커넥션(interconnection)"이라는 용어는 특히, 인접한 구성요소들과의 인터커넥팅 재료들 간의 또는 추가적 인터커넥션 재료 없이 인접한 구성요소들 간의 인터커넥션이 시작되는 인터커넥션 온도까지 또는 이를 넘어 온도를 증가시킴으로써 패키지의 2개의 구성요소(특히 열 제거 보디들 중 하나를 갖는 전자 칩 및/또는 그 사이에 선택적 스페이서 보디를 갖는 전자 칩 및/또는 선택적 스페이서 보디를 갖는 열 제거 보디들 중 하나)를 인터커넥팅할 수 있는 인터페이스 또는 재료를 나타낼 수 있다.
땜납 재료의 경우, 그러한 온도는 땜납 가능한 인터커넥션 재료의 용융 온도일 수 있다.
"소결(Sintering)은 특히, 액화점을 넘어서까지 재료를 완전히 용융시키지 않고 열 및/또는 압력에 의해 고체 재료를 압축 및 형성하는 공정을 나타낼 수 있다. 치밀화를 위한 원동력은 표면적 감소와 표면 자유 에너지의 저하로 인한 자유 에너지의 변화이다. 소결은 자유 에너지의 총 감소에 따라 변형된 그러나 낮은 에너지의 고체-고체 계면들을 형성할 수 있다. 따라서, 소결의 경우에, 인터커넥션 온도는 인터커넥팅될 분말 또는 입상 구조가 일체 구조를 형성하기 시작하는 온도일 수 있다.
용접은 인터커넥팅될 구성요소들의 재료 이외에 어떠한 또는 어떤 상당한 양의 재료를 수반하지 않거나 또는 필수적으로 수반하지 않는 인터커넥션 기술이다. 이러한 부가적인 재료 대신에, 인터커넥팅될 2개의 구성요소의 계면에 단순히 열에너지를 공급함으로써 용접 인터커넥션이 형성될 수 있다. 따라서, 용접은 구성 요소들의 이들 기본 재료들을 직접 함께 용융시킴으로써 이들 사이의 융합을 야기함으로써 구성요소들의 재료들을 접합시킨다. 기본 재료를 용융시키는 것 이외에, 필러 재료가 선택적으로 접합부(joint)에 첨가되어, 냉각되어 기본 재료만큼 강하거나 그보다 더 강할 수 있는 접합부를 형성하는 용융 재료 풀(pool)을 형성할 수 있다. 압력은 또한 용접하는 동안 열과 결합하여 또는 자체적으로 용접을 생성하는 데 사용될 수 있다.
본 출원의 맥락에서, "용융 또는 재 용융 온도(melting or re-melting temperature)"라는 용어는, 2개의 구성요소의 재료가 또는 이것들의 계면에서 액체가 되거나 다시 유동성을 가지므로, 이미 형성된 인터커넥션이 손실되거나 또는 구성요소들이 다시 분리되는 온도를 나타낼 수 있다. 인터커넥션들이 인터커넥션 재료(납땜 가능한 재료를 수반하는 납땜 연결 또는 소결 가능한 재료를 포함하는 소결 연결과 같은 것)를 수반함에 따라, 인터커넥트 재료 자체는 이전 인터커넥션 재료의 용융 온도를 넘어서는 온도를 수반하는 또 다른 인터커넥션이 확립될 때 재 용융되는 경향을 가질 수 있다. 그러나, 이전 인터커넥션이 이러한 인터커넥션 재료로 확립되었다면, 인터커넥션 재료에 의해 인터커넥팅된 2개의 요소 사이의 계면에서 합금이 형성될 수 있다. 그러한 합금은 인터커넥션 재료의 재료를 포함할 수 있고, 어떤 경우에는 인터커넥팅된 구성요소들 중 하나 또는 둘 모두의 재료를 추가로 포함할 수 있다. 따라서, 인접 재료들과 이제 서로 혼합되는 인터커넥트 재료는 다른 재료 조성을 가질 수 있고 따라서 인터커넥션을 처음으로 확립하기 전의 원래의 인터커넥션 재료와 다른 재 용융 온도를 가질 수 있다. 따라서, 인터커넥션의 제1 형성 이후의 인터커넥션 재료의 재 용융 온도는 원래의 용융 온도와 다를 수 있다.
전술한 견지에서, 2개의 열 제거 보디 사이에 전자 칩(들) 및 스페이서 보디/스페이서 보디들을 쌓는 것이 유리할 수 있는데, 여기서 적어도 2개의 상이한 용융 및/또는 재 용융 온도의 인터커넥션들이 구현될 수 있다. 더욱이, 적어도 제각기 인터커넥션 온도까지의 가열을 수반하는 인터커넥션들 중 하나 이상을 확립한 후에, 후속하여 형성된 인터커넥션들은 이들이 이미 미리 확립된 하나 이상의 인터커넥션의 용융 또는 재 용융 온도보다 낮은 인터커넥션 온도(예를 들어, 인터커넥션 재료의 용융 온도와 같은 것)까지 가열하는 것을 수반하도록 구성되어야 한다. 그런 다음 이미 형성된 인터커넥션이 용융되거나 재 용융되어 패키지의 구성요소들이 공간적으로 부정확하게 되는 것을 방지할 수 있다.
실시예에서, 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 중 최종 인터커넥션을 형성하는 것은, 최종 인터커넥션을 형성하는 동안 이전에 형성된 다른 2개의 인터커넥션이 재 용융되는 것을 방지할 수 있는 충분히 낮은 인터커넥션 온도에서 수행된다. 상응하는 조치는 2개의 인터커넥션만이 형성될 때 취해질 수 있다: 제1 인터커넥션 및 제2 인터커넥션 중 최종 인터커넥션을 형성하는 것은 이전에 형성된 다른 인터커넥션이 이후의 인터커넥션을 형성하는 동안 재 용융되지 않는 충분히 낮은 인터커넥션 온도에서 이후 수행될 수 있다. 따라서, 인터커넥션들 중 최종 인터커넥션을 형성하는 동안, 충분히 알맞은 온도가 그 형성을 위해 사용될 수 있어서 사전에 미리 형성된 다른 하나 또는 두 개 또는 이를 넘는 수의 인터커넥션의 재 용융이 회피되도록 할 수 있다. 이것은 이미 형성된 다른 인터커넥션(들)이, 패키지의 다양한 구성요소들 사이의 레지스트레이션 정확도의 바람직하지 못한 손실을 초래할 수도 있는, 물러지는 것 또는 심지어 다시 액체가 되는 것을 불가능하게 만든다. 기술된 거동은 인터커넥션 재료들의 상응하는 선택(상응하는 용융 온도를 가짐), 인터커넥션 기술(상응하는 가공 온도를 수반하는 소결, 납땜 및 용접) 및 상응하는 인터커넥션 온도뿐만 아니라 제조 중인 패키지의 모든 재료들의 열 전도도 선택 등에 의해 보장될 수 있다.
실시예에서, 제1 인터커넥션은 땝납 구조체와 소결 구조체로 이루어진 그룹 중 하나를 포함한다. 예를 들어, 제1 인터커넥션이 고온 안정 SnSb 땜납 재료에 의해 실현되는 것이 바람직하다. 또한, 제1 인터커넥션은 확산 땝납 재료(diffusion solder material)에 의해 실현되는 것이 바람직하다. 땝납은 저비용이라는 장점이 있으며 200°C 내지 400°C의 온도를 수반할 수 있다. 소결은 높은 신뢰성을 제공하는 장점이 있으며 200°C 내지 250°C의 온도를 수반한다. 그러나, 온도 증가에 의해 트리거되는 다른 인터커넥션들이 마찬가지로 구현될 수 있다.
특히, 제2 인터커넥션은 땝납 구조체와 소결 구조체로 이루어진 그룹 중 하나를 포함할 수 있다. 예를 들어, 제2 인터커넥션은 Pb 땝납 또는 SnAg 땝납에 의해 얻어 질 수 있는 바와 같이 높은 연성(ductility)을 갖는 땝납 재료에 의해 실현되는 것이 바람직하다. 또한, 제1 인터커넥션은 확산 땝납 재료(diffusion solder material)에 의해 실현되는 것이 바람직하다. 그러나, 온도 증가에 의해 트리거되는 다른 인터커넥션들이 마찬가지로 구현될 수 있다.
실시예에서, 패키지는 적어도 하나의 전기 전도성 스페이서 보디, 특히 적어도 하나의 전기 전도성 및 열 전도성 스페이서 보디를, 적어도 하나의 전자 칩과 제2 열 제거 보디 사이에 포함한다. 이러한 스페이서 보디는 예를 들어 선택 가능한 높이를 가지며 또한 제조될 패키지의 다양한 요소들 간의 높이 차이를 균형잡을 수 있는 구리 블록일 수 있다. 수직 전류 흐름은 패키지의 동작 동안 적어도 하나의 스페이서 보디를 관통해 흐를 수 있다. 더욱이, 이러한 스페이서 보디는 구리 또는 알루미늄과 같은 열 전도성이 높은 재료로 제조될 수 있고, 그에 의해 2개의 열 제거 보디에 추가하여 패키지로부터 열을 제거하는 데에 기여할 수 있다.
실시예에서, 제2 인터커넥션은 적어도 하나의 전자 칩을 적어도 하나의 스페이서 보디와 직접 연결한다. 추가 실시예에서, 패키지는 적어도 하나의 스페이서 보디와 제2 열 제거 보디를 직접 연결하는 제3 인터커넥션을 포함한다. 이러한 실시예에서, 용융 또는 재 용융 온도 또는 인터커넥션 온도의 관점에서 서로 개별적으로 조정될 수 있는 모두 3 개의 인터커넥션이 존재한다.
실시예에서, 제3 인터커넥션은 용접 구조체(예를 들어, 마찰 용접 또는 초음파 용접), 땝납 구조체 및 소결 구조체로 이루어진 그룹 중 하나를 포함한다. 용접은 비용 효율적이며 적당한 온도에서 수행될 수 있다. 예를 들어, 제3 인터커넥션은 용접에 의해 실현되는 것이 바람직하다. 또한, 제3 인터커넥션은 확산 땝납 재료(예를 들어, CuSn 층)에 의해 실현되는 것이 바람직하다. 전술한 바와 같이, 특성 온도 또는 그를 넘어서만 연결을 트리거링하는 것을 수반하는 다른 인터커넥션 기술도 마찬가지로 구현될 수 있다.
실시예에서, 제3 인터커넥션은 제1 인터커넥션 및 제2 인터커넥션 중 적어도 하나의 인터커넥션의 재료보다 낮은 용융 또는 재 용융 온도를 갖도록 구성된다. 이러한 시나리오에서, 시스템 용융 공정 동안 제3 인터커넥션의 재료가 먼저 용융된다. 이것은 3개의 인터커넥션 모두가 동일한 온도에서 용융되기를 개시하지 않기 때문에 제조된 패키지의 신뢰성을 증가시키는 것으로 밝혀졌다.
실시예에서, 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 중 하나는 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 중 다른 2 개의 인터커넥션보다 높은 용융 또는 재 용융 온도를 갖도록 구성된다. 이러한 실시예에서, 인터커넥션들 중 하나의 인터커넥션의 용융이 방지되는 한편 다른 두 개의 인터커넥션은 이미 특정 온도에서 용융을 개시한다. 이는 결과적 패키지의 작용과 속성을 보다 잘 정의할 수 있게 한다.
실시예에서, 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 중 2개는 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 중 나머지 하나보다 높은 용융 또는 재 용융 온도를 갖도록 구성된다. 그러한 실시예에서, 특히 인터커넥션들 중 하나는 상대적으로 낮은 용융 온도에서 용융을 개시하고, 따라서 인터커넥팅의 관점에서 다른 인터커넥션들과는 별개로 취급될 수 있다. 이에 따라, 제조된 패키지의 신뢰성이 개선될 수 있다.
실시예에서, 제1 열 제거 보디는 적어도 하나의 전자 칩의 제1 주 표면에 열적으로 결합되고 또한 적어도 하나의 전자 칩으로부터 열 에너지를 제거하도록 구성된다. 추가 실시예에서, 제2 열 제거 보디는 적어도 하나의 전자 칩의 제2 주 표면에 (직접적으로 또는 간접적으로) 열적으로 결합되고 또한 적어도 하나의 전자 칩으로부터 열 에너지를 제거하도록 구성된다(예를 들어, 도 1 참조). 제2 열 제거 보디는 제1 열 제거 보디에 열적으로 결합되는 전자 칩 이외의 다른 전자 칩의 주 표면에 열적으로 또한 결합될 수 있다. 따라서, 제각기 열 제거 보디의 적어도 한 구성요소는 세라믹(알루미늄 산화물, 알루미늄 질화물, 실리콘 질화물 등과 같은 것)과 같은 높은 열 전도성 재료로 만들어질 수 있다.
실시예에서, 패키지는 양면 냉각을 위해 구성된다. 이러한 실시예에서, 열은 하나 이상의 전자 칩의 2개의 대향하는 주 표면으로부터 제거된다. 열은 패키지의 외부 표면의 일부를 형성할 수 있는 열 제거 보디들을 통해 소산될 수 있다.
실시예에서, 패키지는 전기 전도성인 접점 구조체, 특히 캡슐화제의 내부에서 부분적으로 그리고 외부에서 부분적으로 연장하고 또한 적어도 하나의 전자 칩과 전기적으로 결합되는 리드 프레임을 포함한다. 이것은 캡슐화된 전자 칩을 전자 장치 주변부와 전기적으로 연결하게 할 수 있다. 언급된 리드 프레임은 캡슐화제의 내부에서 부분적으로 그리고 외부에서 부분적으로 연장할 수 있고(특히 하나 이상의 노출된 리드들을 형성함), 적어도 하나의 전자 칩과 (예를 들어, 와이어 본딩에 의해) 전기적으로 결합될 수 있다. 이러한 전기 전도성 접점 구조체에 의해, 적어도 하나의 전자 칩은 패키지의 전자 장치 환경에 결합될 수 있다. 이 목적을 위해, 전기 전도성 접점 구조체의 하나 이상의 레그가 캡슐화제를 넘어 연장될 수 있다.
실시예에서, 패키지는 적어도 하나의 전자 칩이 그 상에 장착되는 칩 캐리어를 포함한다. 패키지 내에 두 개 이상의 칩 캐리어가 제공되고 및/또는 하나의 동일한 칩 캐리어 상에 두 개 이상의 전자 칩이 장착되는 것도 가능하다. 예를 들어, 적어도 하나의 전자 칩은, 예를 들어 납땜, 소결, 접착 등에 의해 칩 캐리어 상에 기계적으로 및/또는 전기적으로 연결될 수 있다. 제1 열 제거 보디는 칩 캐리어로서 구체화될 수 있다.
실시예에서, 패키지는 전기적 연결 요소들, 특히 본딩 와이어, 본드 리본 및 땝납 구조체로 이루어진 그룹 중 적어도 하나를 포함하여 칩 캐리어를 전기 전도성 접점 구조체와 전기적으로 연결한다. 예를 들어, 이러한 전기적 연결 요소들은 알루미늄 또는 구리로 만들어질 수 있다.
실시예에서, 제1 열 제거 보디는 적어도 하나의 전자 칩의 제1 주 표면에 열적으로 결합되고 또한 적어도 하나의 전자 칩으로부터 열 에너지를 제거하도록 구성되며, 여기서 캡슐화제는 제1 열 제거 보디의 일부를 캡슐화할 수 있다. 실시예에서, 제1 열 제거 보디(및/또는 제2 열 제거 보디)는 하나 이상의 전자 칩으로부터의 열을 패키지의 환경으로 효율적으로 제거할 수 있도록 하기 위해 높은 열 전도성을 갖는 재료를 포함할 수 있다. 특히, 열 제거 보디들 중 적어도 하나의 열 제거 보디 전체적으로의 또는 이것의 재료의 열 전도율은 적어도 10W/mK, 특히 적어도 50W/mK일 수 있다.
실시예에서, 제2 열 제거 보디는 적어도 하나의 전자 칩의 또는 적어도 하나의 추가 전자 칩의 제2 주 표면에 열적으로 결합되고 또한 적어도 하나의 전자 칩의 또는 적어도 하나의 추가 전자 칩으로부터의 열 에너지를 제거하도록 구성되는데, 여기서 캡슐화제는 제2 열 제거 보디의 일부를 캡슐화할 수 있다. 캡슐화제는 제2 열 제거 보디의 일부를 (특히, 제2 열 제거 보디가 패키지의 외부 표면의 일부를 형성하도록 하고, 열 제거 능력의 관점에서 이점이 있는 부분만을) 캡슐화할 수 있다. 두 개의 열 제거 보디를 제공함으로써 양면 냉각 구조가 가능해질 수 있다.
실시예에서, 제1 열 제거 보디는 전술한 칩 캐리어로서 구성된다. 이러한 구성에서, 제1 열 제거 보디는 적어도 하나의 전자 칩을 운반하는 역할과 패키지의 동작 동안 칩(들)에 의해 발생되는 열을 패키지로부터 제거하는 역할을 동시에 할 수 있다.
실시예에서, 제1 열 제거 보디 및 제2 열 제거 보디 중 적어도 하나는 제1 전기 전도성 층에 의해 덮이는 제1 주 표면과 제2 전기 전도성 층에 의해 덮이는 제2 주 표면을 갖는 전기적 절연 (바람직하게는 높은 열 전도성) 층을 포함한다. 예를 들어, 전기적 절연 층은 동시에 열 전도성이 높을 수 있는데, 이는 예를 들어 세라믹 층을 제공함으로써 달성될 수 있다. 전기 전도성 층들 중 적어도 하나는 높은 열 전도성과 높은 전기 전도성을 조합하는 구리 층일 수 있다. 그러나, 알루미늄도 전기 전도성 층들 중 적어도 하나에 대한 적절한 재료 선택이다. 예를 들어, 제1 열 제거 보디 및 제2 열 제거 보디 중 적어도 하나는 DCB(Direct Copper Bonding substrate) 및 DAB(Direct Aluminum Bonding Substrate)로 이루어진 그룹 중 적어도 하나로서 구성될 수 있다.
다른 실시예들에서 사용될 수 있는 대안적 칩 캐리어들은 기판, 세라믹 기판, 라미나 기판(laminar substrate), 리드 프레임, IMS(Insulated Metal Substrate), PCB(printed circuit board) 등과 같은 임의의 인터포저(interposer)일 수 있다.
실시예에서, 제2 열 제거 보디는, 적어도 하나의 전자 칩 상에 적어도 하나의 스페이서 보디를 장착하기 전에 적어도 하나의 스페이서 보디 상에 장착된다. 이러한 실시예에서, 제2 열 제거 보디는 스페이서 보디 상에 장착될 수 있고, 별개로 적어도 하나의 전자 칩은 제1 열 제거 보디 상에 장착될 수 있다. 이에 의해, 2개의 이중 층 스택이 취득된다. 이어서, 2개의 이중 층 스택은 제2 인터커넥션에 의해 적어도 하나의 전자 칩을 적어도 하나의 스페이서 보디와 인터커넥팅함으로써 인터커넥팅될 수 있다. 이러한 실시예는 제3 인터커넥션이 고온에서 제조될 때 매우 바람직한데, 이는 그렇지 않은 경우에는 제1 인터커넥션 및/또는 제2 인터커넥션이 재 용융될 위험을 야기했을 것이다. 이는 하부 요소들이 재 용융된 제1 인터커넥트 상에 뜨거나 부유하는 것을 야기할 것이고, 이는 패키지의 공간적 정확성 및 신뢰성을 감소시킬 것이다.
여전히 전술한 실시예를 참조하면, 적어도 하나의 전자 칩은, 적어도 하나의 전자 칩 상에 적어도 하나의 스페이서 보디를 장착하기 전에 제1 열 제거 보디 상에 장착될 수 있다. 따라서, 두 개의 개별 이중 구조 스택이 (예를 들어 납땜, 소결 또는 용접에 의해) 인터커넥팅되기 전에 먼저 두 개의 개별 이중 구조 스택(즉, 제1 열 제거 보디 상의 전자 칩(들) 및 스페이서 보디/보디들 상의 제2 열 제거 보디)이 형성되는 것이 유리할 수 있다.
실시예에서, 캡슐화제는 몰드 화합물 및 라미네이트로 이루어진 그룹 중 적어도 하나를 포함한다. 바람직한 실시예에서, 캡슐화제는 몰드 화합물이다. 몰딩에 의한 캡슐화를 위해, 플라스틱 재료 또는 세라믹 재료가 사용될 수 있다. 캡슐화제는 에폭시 재료를 포함할 수 있다. 예를 들어 열 전도성을 향상시키기 위한 필러 입자들(Filler particles)(예를 들어, SiO2, Al2O3, Si3N4, BN, AlN, 다이아몬드 등)은 캡슐화제의 에폭시계 매트릭스에 매립될 수 있다.
실시예에서, 전자 칩은 전력 반도체 칩으로서 구성된다. 따라서, 전자 칩(반도체 칩과 같은 것)은 예를 들어 자동차 분야의 전력 응용에 사용될 수 있고, 예를 들어 적어도 하나의 집적된 절연 게이트 바이폴라 트랜지스터(IGBT) 및/또는 다른 타입(MOSFET, JFET 등과 같은 것) 중 적어도 하나의 트랜지스터 및/또는 적어도 하나의 집적 다이오드를 가질 수 있다. 이러한 집적 회로 요소들은 예를 들어 실리콘 기술로 또는 와이드 밴드 갭 반도체들(탄화 규소, 질화 갈륨 또는 실리콘상의 질화 갈륨과 같은 것)을 기반으로 만들어질 수 있다. 반도체 전력 칩은 하나 이상의 전계 효과 트랜지스터, 다이오드, 인버터 회로, 하프 브리지들(half-bridges), 풀 브리지들(full-bridges), 구동기, 로직 회로, 추가 디바이스들 등을 포함할 수 있다.
실시예에서, 전자 칩은 수직 전류 흐름을 경험한다. 본 발명의 예시적인 실시예에 따른 패키지 아키텍처는 수직 전류 흐름, 즉 전자 칩의 2개의 대향하는 주 표면에 수직한 방향으로의 전류 흐름 - 이 표면들 중 하나는 캐리어 상에 전자 칩을 장착하기 위해 사용됨 - 이 요망되는 고 전력 응용에 특히 적합하다.
실시예에서, 패키지는 하프 브리지, 캐스코드 회로, 서로 병렬로 연결된 전계 효과 트랜지스터 및 바이폴라 트랜지스터에 의해 구성된 회로, 또는 전력 반도체 회로로서 구성될 수 있다. 따라서, 예시적인 실시예에 따른 패키징 아키텍처는 매우 다른 회로 개념의 요건들과 양립가능하다.
실시예에서, 패키지는 리드 프레임 연결된 전력 모듈, TO(Transistor Outline) 전자 컴포넌트, QFN(Quad Flat No Leads Package) 전자 컴포넌트, SO(Small Outline) 전자 컴포넌트, SOT(Small Outline Transistor) 전자 컴포넌트 및 TSOP(Thin More Outline Package) 전자 컴포넌트로 구성되는 그룹 중 하나로서 구성된다. 따라서, 예시적인 실시예에 따른 패키지는 표준 패키징 개념들과 완전히 양립 가능하며(특히 표준 TO 패키징 개념들과 완전히 양립 가능), 외부적으로는 고도의 사용자 편리성을 갖는 종래의 전자 컴포넌트로서 보여진다. 일 실시예에서, 패키지는 전력 모듈, 예를 들어 몰딩 전력 모듈로서 구성된다. 예를 들어, 전자 콤포넌트의 예시적인 실시예는 지능형 전력 모듈(IPM: intelligent power module)일 수 있다.
전자 칩들의 기초를 형성하는 기판 또는 웨이퍼로서, 반도체 기판, 바람직하게는 실리콘 기판이 사용될 수 있다. 대안적으로, 실리콘 산화물 또는 다른 절연체 기판이 제공될 수 있다. 게르마늄 기판 또는 III-V족 반도체 재료를 구현하는 것도 가능하다. 예를 들어, 예시적인 실시예들은 GaN 또는 SiC 기술로 구현될 수 있다.
더욱이, 예시적인 실시예는 적절한 에칭 기술(등방성 및 이방성 에칭 기술, 특히 플라즈마 에칭, 건식 에칭, 습식 에칭 포함), 패터닝 기술(리소그래피 마스크를 수반할 수 있음), 퇴적 기술(CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), ALD(atomic layer deposition), 스퍼터링 등)과 같은 표준 반도체 공정 기술을 활용할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면과 관련하여 취해진 다음의 설명 및 첨부된 청구 범위로부터 명백해질 것이며, 도면들에서 동일한 부분 또는 요소는 동일한 참조 번호로 표시된다.
예시적인 실시예의 추가적 이해를 제공하고 명세서의 일부를 구성하기 위해 포함되는 첨부 도면은 예시적인 실시예를 도시한다.
도면에서:
도 1은 예시적인 실시예에 따른 양면 냉각 패키지의 단면도를 도시한다.
도 2는 예시적인 실시예에 따른 패키지의 단면도를 보여주는 이미지이다.
도 3은 본 발명의 또 다른 실시예에 따른 패키지의 단면도이다.
도 4는 예시적인 실시예에 따른 패키지를 갖는 차량의 개략도를 보여준다.
도면에서의 예시는 개략적이다.
추가의 예시적인 실시예를 더 상세히 기술하기 전에, 동작 중에 낮은 손실을 갖는 전자적으로 신뢰성 있는 패키지를 제공하는 어떤 예시적인 실시예가 개발되었는지에 기초하여 본 발명자들의 몇몇 기본 고려 사항이 요약될 것이다.
본 발명의 예시적인 실시예에 따르면, 상이한 특성을 갖는 인터커넥션 층들을 구현하는 양면 냉각 패키지가 제공된다.
패키지 또는 모듈은 제1 열 제거 보디를 형성하는 하부 DCB(Direct Copper Bonding) 기판, 제1 땜납 층(제1 인터커넥션을 형성함), 적어도 하나의 전자 칩, 제2 땜납 층(제2 인터커넥션을 구성함), 제3 땝납 층, 및 제2 열 제거 보디로서의 상부 DCB로 구성될 수 있다. 그러나, 3 개의 인터커넥션(즉, 전술한 제1, 제2 및 제3 땝납 층)에 대해 동일한 재료를 사용하는 종래의 접근법은 신뢰성 문제를 수반한다는 것이 밝혀졌다.
본 발명자들은 동일한 재료로 된 언급된 3개의 인터커넥션이 시스템 납땜 공정 동안 문제를 수반할 수 있다는 것을 발견했다. 이러한 시스템 납땜 공정은 하부 DCB, 칩, 스페이서 및 상부 DCB의 배열 형성에 관련된다. 동일한 온도에서 3개의 인터커넥션이 용융되거나 재용융되면 바람직하지 않은 영향이 발생할 수 있다. 이런 것들은 전자 칩 아래의 리세스 또는 보이드 영역, 스페이서 보디들의 정의되지 않은 위치 설정 또는 부유, 스페이서 주위에서의 땝납 재료의 원하지 않는 연결 형성 등이 될 수 있다. 이러한 효과는 통상적으로 제조된 패키지의 신뢰성을 감소시킬 수 있다.
또한, 땜납 재료는 제한된 열 전도성만을 가지므로, 그러한 종래 모듈의 열 성능은 고성능 전력 응용에 대해 충분하지 않을 수 있다. 또한, 스페이서 보디들이 전자 칩의 전면 상으로 부유되어 공간을 소비하게 되면, 스페이서의 크기가 이미터 패드보다 작게 제조되어야 할 필요가 있기 때문에 열적 성능이 저하될 수 있다.
전술한 단점 및 다른 단점을 극복하기 위해, 본 발명의 예시적인 실시예는 인터커넥션들 중 적어도 하나의 인터커넥션이 나머지 인터커넥션들보다 높은 융점을 갖도록 상이한 인터커넥션들이 구성되는 패키지를 제공한다. 이는 예를 들어 고온 용융 땝납 재료(J-Alloy 또는 High Lead와 같은 것)의 구현에 의해 성취될 수 있다. 또한, 종래의 땝납 구조체를 대체하는 하나 이상의 소결 층을 구현하는 것도 유리한 수단이다. 또한, 용접은 패키지의 인터커넥션들 중 임의의 것에 대한 인터커넥션 기술로서 구현될 수 있지만, 최상단 인터커넥션에 대해 매우 바람직하다.
바람직한 실시예에서, 모듈 또는 칩의 전체 높이는 시스템 납땜 동안 소위 솔더 지그(Solder Jig)로 실현될 수 있기 때문에, 언급된 3개의 인터커넥션 중 적어도 하나는 더 낮은 용융 온도를 갖는 재료로서 구체화된다. PCB, 칩 및 스페이서의 허용 오차들은 인터커넥션 재료의 브리징 특성(예를 들어 SnAg 땝납 재료가 제공)을 조정하여 적어도 부분적으로 균형이 이뤄질 수 있다. 전자 칩 아래의 인터커넥트와 관련해 관심 사항이 되는 것은, 이것이 하부 DCB에 관하여 열 전도성을 향상시킬 수 있다는 것이다. 더욱이, 부유가 신뢰성있게 방지될 수 있기 때문에, 전자 칩(들)의 위치 정확성이 향상될 수 있다. 이는 또한 디바이스의 소형화를 촉진시킨다. 더욱이, 신뢰성은 설명된 수단을 취함으로써 개선될 수 있다.
전자 칩과 스페이서 보디 사이의 인터커넥션은 스페이서 보디에 관한 열 전도성이 개선되도록 구성될 수 있다. 부유 효과가 억제될 수 있기 때문에 스페이서 보디의 위치 정확성이 크게 향상될 수 있다. 이것은 또한 더 큰 크기로 스페이서 보디를 구성할 수 있게 하며, 이는 다시 패키지의 열 성능을 추가로 증가시킨다.
스페이서 보디와 상부 열 제거 보디 사이의 인터커넥션에 관해 관심 사항이 되는 것은, 이것이 스페이서 보디를 향한 열 전도성이 개선될 수 있도록 구성될 수 있다는 것이다. 이러한 인터커넥션을 낮은 용융 재료로 형성하는 것이 바람직할 수 있다.
본 발명의 예시적인 실시예에 따르면, 패키지 또는 모듈 내에 통합된 전기 절연성을 갖는, 전력 반도체 응용을 위한 양면 냉각 모듈이 제공된다. 이러한 패키지의 인터커넥션들은 3개의 인터커넥션 중 하나가 나머지 인터커넥션 층들보다 더 높은 용융점(melting point) 또는 재 용융점을 갖도록 구성될 수 있다. 또한, 3개의 인터커넥션 중 2개가 나머지 인터커넥션보다 더 높은 용융점 또는 재 용융점을 갖는 것이 유리하다.
특히 제3 인터커넥션에 대해, 용접은 납땜 또는 소결에 대한 흥미로운 대안으로 밝혀졌다. 용접은 반드시 별도의 인터커넥션 재료를 수반하지는 않지만, 두 개의 구성요소 사이의 온도가 충분히 높아 구성요소들 중 하나 또는 둘 모두를 녹일 수 있을 때 연결될 두 개의 구성요소를 간단하게 연결하게 된다.
하기 표 1은 본 발명의 상이한 실시예들을 다양한 인터커넥션들(제1 열 제거 보디와 적어도 하나의 전자 칩 사이의 제1 인터커넥션, 적어도 하나의 전자 칩과 적어도 하나의 스페이서 보디 사이의 제2 인터커넥션, 적어도 하나의 스페이서 보디와 제2 열 제거 보디 사이의 제3 인터커넥션)의 구성의 관점에서 보여준다:
Figure pat00001
하기 표 2는 다양한 인터커넥션들의 용융 또는 재 용융 온도의 관점에서 본 발명의 추가 실시예들을 제공한다. 이런 표 2에서, 언급된 3개의 용융 또는 재 용융 온도 X, Y, Z는 X> Y> Z 조건을 충족한다. 표 2를 참조하면, 제1 인터커넥션, 제2 인터커넥션 및 제3 인터커넥션 각각은 소결, 납땜 및 용접 그룹 중에서 자유롭게 선택될 수 있다.
Figure pat00002
이하에서, 3개의 구체적으로 바람직한 실시예가 보다 상세하게 설명될 것이다:
바람직한 제1 실시예에서, 제1 인터커넥션은 땝납 인터커넥션(예를 들어 Sb 계 땝납 재료를 사용함)으로서 구체화되고, 제2 인터커넥션은 제1 인터커넥션과 동일한 땝납 재료를 사용하여 땝납 인터커넥션으로서 구체화되며, 제3 인터커넥션은 용접 연결로서 구체화된다.
바람직한 제2 실시예에서, 제1 인터커넥션은 (예를 들어, 확산 땜납 재료를 사용하는) 땜납 인터커넥션으로서 구체화되고, 제2 인터커넥션은 제1 인터커넥션과는 또 다른 땜납 재료(예를 들어, SnSb-땜납 또는 Pb-땜납과 같은 연성(ductile) 고온 용융 땝납 재료)를 사용하여 땝납 인터커넥션으로서 구체화되고, 제3 인터커넥션은 용접 연결로서 구체화된다.
바람직한 제3 실시예에서, 제1 인터커넥션은 (예를 들어 SnAg-계 땝납 재료를 사용하여) 땝납 인터커넥션으로서 구체화되고, 제2 인터커넥션은 제1 인터커넥션과 동일한 땝납 재료를 사용하여 땝납 인터커넥션으로서 구체화되며, 제3 인터커넥션은 또 다른 땝납 연결(예를 들어 SnSb-계 땝납)로서 구체화될 수 있다.
세 가지 실시예 모두에서, 상부 DCB 상에 스페이서 보디를 장착하는 것은 칩들 및 하부 DCB의 재 용융없이 가능하다.
도 1은 예시적인 실시예에 따른 양면 냉각 패키지(100)의 단면도를 도시한다.
도 1에 따른 패키지(100)는 2 개의 전자 칩(102)을 포함하는데, 이것들은 여기서 전력 반도체 칩들로서 구체화된다. 도 1의 좌측에 도시된 전자 칩(102)은 다이오드 칩일 수 있는 반면, 도 1의 우측에 도시된 전자 칩(102)은 IGBT(Insulated Gate Bipolar Transistor) 칩일 수 있다.
DCB(Direct Copper Bonding) 기판으로서 구현되는 제1 열 제거 보디(104)는 전자 칩들(102)의 제1 주 표면에 열적으로 및 기계적으로 결합되고 패키지(100)의 외부 표면의 일부를 형성한다. 제1 열 제거 보디(104)는 패키지(100)의 동작 동안의 전자 칩들(102)로부터의 열 에너지를 패키지 외부 냉각 보디 및/또는 냉각 유체(도시되지 않음)쪽으로 제거하도록 구성된다. 제1 열 제거 보디(104)는 여기서 세라믹 물질로 만들어진 중앙 전기 절연성 및 열 전도성 층(110)을 포함하는데, 이 층은 여기서 구리 층으로서 구체화되는 제1 전기 전도성 층(112)에 의해 덮이는 제1 주 표면을 가지고, 또한 여기서 추가의 구리 층으로서 구체화되는 제2 전기 전도성 층(114)에 의해 덮이는 대향하는 제2 주 표면을 가진다. 전자 칩들(102)은 제1 열 제거 보디(104) 상에 장착되고 납땜 또는 소결되며 또한 본딩 와이어들(176)에 의해 제1 전기 전도성 층(112)과 전기적으로 연결된다. 따라서, 제1 열 제거 보디(104)는 칩 캐리어로서 및 히트 싱크로서 기능한다. 제1 열 제거 보디(104)의 제2 전기 전도성 층(114)은 패키지(100)의 외부 표면의 일부를 형성하고, 그에 의해 패키지(100)의 동작 동안 전자 칩들(102)로부터의 열 제거에 크게 기여한다.
구리 블록들로서 구체화될 수 있는 선택적인 전기 전도성 및 열 전도성 스페이서 보디들(126)은 전자 칩들(102)의 상부 주 표면들 상으로 납땜 또는 소결된다.
더욱이, 제2 열 제거 보디(106)가 스페이서 보디들(126)을 경유해 전자 칩들(102)의 제2 주 표면에 열적으로 결합된다.
또한, 제2 열 제거 보디(106)는 세라믹 물질로 만들어질 수 있는 중앙 전기 절연성 및 열 전도성 층(110)을 포함하는데, 이 층은 여기서 구리 층으로서 구체화되는 제1 전기 전도성 층(112)에 의해 덮이는 제1 주 표면을 가지고, 또한 여기서 추가의 구리 층으로서 구체화되는 제2 전기 전도성 층(114)에 의해 덮이는 대향하는 제2 주 표면을 가진다. 제2 열 제거 보디(106)의 제1 전기 전도성 층(112)은 스페이서 보디(126) 상으로 납땜 또는 소결 또는 용접된다. 제2 열 제거 보디(106)의 제2 전기 전도성 층(114)은 패키지(100)의 외부 표면의 일부를 형성하고, 그에 의해 패키지(100)의 동작 동안 전자 칩들(102)로부터의 열 제거에 크게 기여한다. 전체적으로, 제2 열 제거 보디(106)는 전자 칩들(102)로부터 열 에너지를 제거하기 위한 히트 싱크로서 구성된다.
여기에서 리드 프레임으로 구체화된 전기 전도성 접점 구조체(118)는 캡슐화제(108)의 내부에서 부분적으로 연장하고 그리고 캡슐화제의 외부에서 부분적으로 연장하고, 제1 열 제거 보디(104)의 패터닝된 제1 전기 전도성 층(112)과의 땝납 또는 소결 연결을 경유해 및 본딩 와이어들(176)을 경유해 전자 칩들(102)과 전기적으로 결합된다.
더욱이, 패키지(100)는 전자 칩들(102), 스페이서 보디들(126), 전기 전도성 접점 구조체(118)의 일부만, 제1 열 제거 보디(104)의 일부만, 및 제2 열 제거 보디(106)의 일부만을 캡슐화하는 몰딩형 캡슐화제(108)를 포함한다. 캡슐화제(108)에 의해 캡슐화되는 전기 전도성 접점 구조체(118)의 일부는 전자 칩들(102)에 전기적으로 접촉하는 역할을 하는 반면, 캡슐화제(108)로부터 노출된 전기 전도성 접점 구조체(118)의 다른 부분은 전자 장치 주변 디바이스(도시되지 않음)와의 연결을 위한 하나 이상의 리드를 제공한다. 전기 전도성 접점 구조체(118)는 캡슐화제(108)의 내부에서 부분적으로 및 외부에서 부분적으로 연장되고 전자 칩들(102)과 전기적으로 결합되기 때문에, 이것은 패키지(100)의 외부와 내부 사이의 전기적 결합을 제공할 수 있다.
패키지(100)는 다음과 같이 제조될 수 있다: 열 제거 보디들(104, 106)뿐만 아니라 전기 전도성 접점 구조체(118)가 에칭에 의해 거칠어질 수 있다. 그 후, 전자 칩들(102)은 제1 열 제거 보디(104) 상으로 납땜 또는 소결될 수 있다. 그 후, 전기 전도성 접점 구조체(118)와 제1 열 제거 보디(104)와의 연결은 납땜 또는 소결, 와이어 본딩 등에 의해 달성될 수 있다. 그 다음, 선택적 스페이서 보디들(126)이 전자 칩들(102) 위에 납땜되거나 소결될 수 있다. 이것에 이어서 스페이서 보디(126) 상에서의 제2 열 제거 보디(106)의 납땜 또는 소결 또는 용접 연결이 따라올 수 있다. 그 후, 캡슐화제(108)가 언급된 구성요소들 사이의 갭들을 채우고 열 제거 보디들(104, 106)의 외부 표면들이 덮이지 않게 되도록 몰딩에 의한 캡슐화가 수행될 수 있다.
전자 칩들(102)은 제1 열 제거 보디(104)의 패터닝된 제1 전기 전도성 층(112) 상에 제1 인터커넥션(170)에 의해 장착된다. 스페이서 보디들(126)은 제2 인터커넥션(172)에 의해 전자 칩들(102) 상에 장착된다. 제2 열 제거 보디(106)의 제1 전기 전도성 층(112)은 제3 인터커넥션(174)에 의해 스페이서 보디들(126) 상에 및 전자 칩(102) 위에 장착된다. 제1 인터커넥션(170), 제2 인터커넥션(172) 및 제3 인터커넥션(174) 각각은 땜납 구조체 또는 소결 구조체일 수도 있고 용접으로 형성될 수도 있다.
제1 인터커넥션(170)은 제2 인터커넥션(172) 및 제3 인터커넥션(174)과는 다른 용융 또는 재 용융 온도를 갖도록 구성될 수 있다. 유리하게는, 제1 인터커넥션(170), 제2 인터커넥션(172) 및 제3 인터커넥션(174)의 재료들은 서로 상이할 수 있으며, 특히 상이한 융점들을 가질 수 있다. 예를 들어, 제1 인터커넥션(170)은 제2 인터커넥션(172)이 만들어진 재료와는 다른 용융 온도를 갖는 재료로 만들어질 수 있다. 또한 제3 인터커넥션(174)은 제1 인터커넥션(170) 및 제2 인터커넥션(172) 중 적어도 하나의 재료보다 낮은 용융 온도를 갖는 재료로 만들어진다. 그러나, 제3 인터커넥션(174)은 추가적인 재료를 수반하지 않는 용접 인터커넥션일 수 있다. 유리하게는, 제1 인터커넥션(170), 제2 인터커넥션(172) 및 제3 인터커넥션(174) 중 하나는 제1 인터커넥션(170), 제2 인터커넥션(172) 및 제3 인터커넥션(174) 중 다른 두 개보다 높은 용융 온도를 갖는 재료로 만들어진다. 특히, 제1 인터커넥션(170), 제2 인터커넥션(172) 및 제3 인터커넥션(174) 중 2개는 제1 인터커넥션(170), 제2 인터커넥션(172) 및 제3 인터커넥션(174) 중 나머지 하나보다 높은 용용 온도를 갖는 재료로 만들어질 수 있다.
전술한 방식으로 인터커넥션들(170, 172, 174)을 구성함으로써, 패키지(100)는 높은 신뢰성으로 제조될 수 있다. 특히, 모든 인터커넥션들(170, 172, 174)의 동시 용융으로 인한 정의되지 않은 부유가 방지될 수 있기 때문에, 전자 칩들(102) 및 스페이서 보디들(126)의 공간적 정확도가 높을 수 있다. 또한, 스페이서 보디들(126)의 정의되지 않은 표면들로의 땜납 재료의 원하지 않는 리플로우가 방지될 수 있다. 또한, 전자 칩들(102) 아래의 피요르드형 리세스들 또는 미 충전 볼륨들의 형성이 안전하게 방지될 수 있다.
도 2는 예시적인 실시예에 따른 패키지(100)의 단면도를 보여주는 이미지이다.
도 2는 전자 칩(102)이 하부 DCB(Direct Copper Bonding substrate) 상에 제1 열 제거 보디(104)로서 소결되는 실시예를 도시한다. 스페이서 보디들(126)은 전자 칩(102)의 전면 상으로 납땜된다. 또한, 스페이서 보디들(126)은 상부 DCB 상으로 제2 열 제거 보디(106)로서 납땜될 수 있다. 이러한 유형의 패키지(100)로 매우 높은 신뢰도가 얻어질 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 패키지(100)의 단면을 보여주는 이미지이다.
도 3의 실시예를 참조하면, 전자 칩(102)은 하부 DCB 상에 제1 열 제거 보디(104)로서 소결되었다. 스페이서 보디들(126)은 전자 칩(102)의 전면 측 상에 소결된다. 또한, 스페이서 보디들(126)은 상부 DCB 상으로 제2 열 제거 보디(106)로서 더욱 납땜된다.
도 3의 실시예에 의해서도, 매우 높은 신뢰성이 달성될 수 있다.
도 4는 예시적인 실시예에 따른 패키지(100)를 갖는 차량(122)의 개략도를 도시한다.
보다 구체적으로, 전력 패키지(100)는 엔진/배터리 블록(154)의 동작을 제어하는 제어 블록(152)의 일부를 형성할 수 있다. 따라서, 본 발명의 예시적인 실시예에 따른 패키지(100) 또는 전력 모듈은 자동차 응용을 위해 사용될 수 있다. 이러한 전력 패키지(100)의 바람직한 응용은 전기 구동 차량 또는 하이브리드 차량일 수 있는 차량용 인버터 회로 또는 인버터 정류기(122)로서의 구현이다. 이러한 인버터는 차량(122)의 전기 엔진을 구동하기 위해 배터리의 직류(DC)를 교류(AC)로 변환할 수 있다. 하이브리드 차량에서, 기계적 에너지를 적어도 부분적으로 회수하여 배터리를 충전하기 위해 인버터에 의해 전기 에너지로 다시 변환하는 것도 가능하다. 이러한 자동차 인버터 응용에서, 전력 패키지(100)의 동작 동안 극심한 열이 발생된다. 이 열은 앞서 설명한 양면 냉각 개념으로 효율적으로 제거될 수 있다. 그러나, 다른 실시예들에서, 단면 냉각이 충분할 수도 있다는 것을 말해 두고자 한다.
"포함하다"라는 용어는 다른 컴포넌트 또는 특징을 배제하지 않으며 단수 형태는 복수를 배제하지 않는다는 것을 유의해야 한다. 또한, 상이한 실시예들과 관련하여 설명된 요소들이 조합될 수 있다. 또한, 참조 부호들은 청구 범위를 한정하는 것으로 해석해서는 안된다는 점에 유의해야 한다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시예로만 한정되는 것으로 의도되지 않는다. 따라서, 첨부된 청구 범위는 그러한 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 자신들의 범위 내에 포함하도록 의도된 것이다.

Claims (18)

  1. 패키지로서:
    적어도 하나의 전자 칩;
    제1 열 제거 보디- 상기 적어도 하나의 전자 칩이 제1 인터커넥션에 의해 상기 제1 열 제거 보디 상에 장착됨 -;
    상기 적어도 하나의 전자 칩 위에, 제2 인터커넥션에 의해서 장착되는 제2 열 제거 보디;
    상기 적어도 하나의 전자 칩과 상기 제2 열 제거 보디 사이에 배치된 적어도 하나의 전기적으로 전도성인 스페이서 보디;
    상기 적어도 하나의 스페이서 보디를 상기 제2 열 제거 보디와 직접 연결하는 제3 인터커넥션을 포함하고;
    상기 제1 인터커넥션, 상기 제2 인터커넥션 및 상기 제3 인터커넥션은 각각 다른 용융 온도를 갖도록 구성되는 패키지.
  2. 제1항에 있어서, 상기 적어도 하나의 전자 칩의 적어도 일부, 상기 제1 열 제거 보디의 일부, 및 상기 제2 열 제거 보디의 일부를 캡슐화하는 캡슐화제를 포함하는 패키지.
  3. 제1항에 있어서, 상기 제1 인터커넥션은 땜납 구조체 및 소결 구조체로 이루어진 그룹 중 하나를 포함하는, 패키지.
  4. 제1항에 있어서, 상기 제2 인터커넥션은 땝납 구조체 및 소결 구조체로 이루어진 그룹 중 하나를 포함하는, 패키지.
  5. 제1항에 있어서, 상기 적어도 하나의 스페이서 보디는 적어도 하나의 전기 전도성이면서 열 전도성인 스페이서 보디를 포함하는, 패키지.
  6. 제1항에 있어서, 상기 제2 인터커넥션은 상기 적어도 하나의 전자 칩을 상기 적어도 하나의 스페이서 보디와 직접 연결하는, 패키지.
  7. 제1항에 있어서, 적어도 상기 제1 인터커넥션은 Pb 계 땜납 재료 또는 SnSb 계 땜납 재료를 포함하는, 패키지.
  8. 제1항에 있어서, 상기 제3 인터커넥션은 용접 구조체, 땝납 구조체 및 소결 구조체로 이루어진 그룹 중 하나를 포함하는, 패키지.
  9. 제1항에 있어서, 상기 제3 인터커넥션은 상기 제1 인터커넥션 및 상기 제2 인터커넥션 중 적어도 하나보다 낮은 용융 온도를 갖도록 구성되는, 패키지.
  10. 제9항에 있어서, 상기 제2 인터커넥션 및 상기 제3 인터커넥션은 상기 제1 인터커넥션 보다 낮은 용융 온도를 갖도록 구성되는, 패키지.
  11. 제 1항에 있어서, 상기 제2 인터커넥션 및 상기 제3 인터커넥션 중 적어도 하나는 Pb 계 재료 또는 Ag 계 재료를 포함하는, 패키지.
  12. 제 1항에 있어서, 상기 제1 인터커넥션, 상기 제2 인터커넥션 및 상기 제3 인터커넥션 중 하나는 상기 제1 인터커넥션, 상기 제2 인터커넥션 및 상기 제3 인터커넥션 중 다른 2개보다 높은 용융 온도를 갖도록 구성되는, 패키지.
  13. 제 1항에 있어서, 상기 제1 인터커넥션, 상기 제2 인터커넥션 및 상기 제3 인터커넥션 중 2개는 상기 제1 인터커넥션, 상기 제2 인터커넥션 및 상기 제3 인터커넥션 중 나머지 하나보다 높은 용융 온도를 갖도록 구성되는, 패키지.
  14. 제1항에 있어서, 양면 냉각을 위해 구성되는 패키지.
  15. 제1항에 있어서, 상기 제1 열 제거 보디 및 상기 제2 열 제거 보디 중 적어도 하나는 제1 전기 전도성 층에 의해 덮이는 제1 주 표면을 갖고 또한 제2 전기 전도성 층에 의해 덮이는 제2 주 표면을 갖는 전기 절연 층을 포함하는, 패키지.
  16. 제1항에 있어서, 상기 적어도 하나의 전자 칩의 적어도 일부, 상기 적어도 하나의 스페이서 보디의 적어도 일부, 상기 제1 열 제거 보디의 일부 및 상기 제2 열 제거 보디의 일부를 캡슐화하는 캡슐화제를 포함하는 패키지.
  17. 제11항에 있어서, 상기 제2 인터커넥션 및 상기 제3 인터커넥션 중 적어도 하나는 SnAg를 포함하는, 패키지.
  18. 제1항에 따른 패키지를 포함하는 차량.
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