JP7183722B2 - 板はんだおよび半導体装置の製造方法 - Google Patents

板はんだおよび半導体装置の製造方法 Download PDF

Info

Publication number
JP7183722B2
JP7183722B2 JP2018216470A JP2018216470A JP7183722B2 JP 7183722 B2 JP7183722 B2 JP 7183722B2 JP 2018216470 A JP2018216470 A JP 2018216470A JP 2018216470 A JP2018216470 A JP 2018216470A JP 7183722 B2 JP7183722 B2 JP 7183722B2
Authority
JP
Japan
Prior art keywords
solder
plate
connecting portion
bonding
joining
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018216470A
Other languages
English (en)
Other versions
JP2020088030A (ja
Inventor
洋昭 外薗
慎司 多田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018216470A priority Critical patent/JP7183722B2/ja
Publication of JP2020088030A publication Critical patent/JP2020088030A/ja
Application granted granted Critical
Publication of JP7183722B2 publication Critical patent/JP7183722B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

この発明は、板はんだおよび半導体装置の製造方法に関する。
近年、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を中心として、パワー半導体モジュールが電力変換装置に広く用いられるようになっている。パワー半導体モジュールは１つまたは複数のパワー半導体チップを内蔵して変換接続の一部または全体を構成するパワー半導体デバイスである。
図２３は、従来のパワー半導体モジュールの構成を示す断面図である。図２３に示すように、パワー半導体モジュールは、パワー半導体チップ１０１と、絶縁基板１０２と、導電性板１０３と、放熱板１０４と、金属端子１０５と、放熱ベース１１０と、ワイヤ１１１と、を備える。パワー半導体チップ１０１は、ＩＧＢＴまたはダイオード等のパワー半導体チップであり、導電性板１０３上にはんだ１０９で接合されている。セラミック基板等の絶縁基板１０２のおもて面に銅などの導電性板１０３が備えられ、裏面に銅などの放熱板１０４が備えられたものを積層基板と称する。積層基板は、放熱ベース１１０にはんだ１０９で接合されている。外部に信号を取り出す金属端子１０５は、導電性板１０３上にはんだ１０９で接合されている。ワイヤ１１１は、パワー半導体チップ１０１と金属端子１０５とを電気的に接続している。なお、図示はしていないが、これらの部材は、１台の半導体装置に複数搭載されている。パワー半導体モジュールは、端子ケース（不図示）が接着され、金属端子１０５が貫通して外部に突き出ている蓋（不図示）を取り付け、積層基板１０２の沿面および基板上のパワー半導体チップ１０１を絶縁保護する封止樹脂（不図示）が、端子ケース内に充填されている。
はんだ１０９を用いて、パワー半導体チップ１０１、金属端子１０５等を接合する半導体装置の製造方法に関して、接合方法には大きく２方式がある。一つは、板はんだを複数箇所の接合部に複数並べたのち、酸化膜を還元できる水素（Ｈ2）、またはギ酸（ＣＨ2Ｏ2）雰囲気にて加熱し、接合する方法である。もう一つは、酸化膜を還元する溶媒を含んだペースト状のはんだを、複数箇所に塗布したのち、窒素（Ｎ2）などの不活性ガス雰囲気下にて加熱し、接合する方法である。
積層基板上の導電性板は、パワー半導体チップや金属端子等を接続するために、所定の形状（パターン）にエッチング等で加工される。また、放熱性を向上するために、厚い（例えば、１～５ｍｍ）金属層を用いられることがある。しかし、エッチング処理を利用する製造方法では、導電性板が厚いことで長い製造時間を要し、コストアップとなる。このため、薄い金属層が絶縁板上に形成された基板上に厚い金属パターンを配置し、接合材として板はんだを用いて複数の金属パターンを基板に接合することが考えられる。この際、複数のはんだランドが複数のタイバーにより接続して一体化されているはんだ板を用いることで、少ない工数で複数のはんだランドをそれぞれ複数の金属板片上に載せることができる技術が公知である（例えば、特許文献１参照）。
特開２０１７－１７４８４８号公報
ここで、板はんだによる接合プロセスは、接合箇所毎に板はんだを並べ、その上に半導体チップなどの被接合部材を搭載する。そのため、この個数よって作業時間が変化する。また、配置ずれや未実装により接合不良となる場合がある。一方、ペースト状のはんだは、スクリーン印刷工法により複数箇所に一括供給が可能であるが、溶媒の洗浄が必要となるため板はんだに比べて作業コスト、洗浄液の廃液処理、新液購入等ランニングコストがかかる。
また、板はんだを用いる方法で、板はんだを連結部でつなぎ、複数の板はんだを一工程で複数の被接合部材を搭載する技術がある。しかしながら、連結部を有する板はんだを用いても、切断される場所が一様ではないという課題がある。
例えば、連結部でつながれた板はんだの体積が同じでも、切断される個所が異なり、半導体チップが動いてしまう場合がある。また、導電性板上に半導体チップを板はんだで接合する例を示すと、半導体チップの大きさによって板はんだの面積および体積は異なる場合がある。早く加熱される板はんだに近い連結部の方が早く切断されるので、早く加熱された板はんだ上の半導体チップが動いてしまう場合がある。つまり、板はんだを加熱していくと、小さい体積の板はんだは早く加温され、溶解するが、大きな体積の板はんだは熱容量が大きいためまだ溶解しない段階である。大きな体積の板はんだが溶解しないうちに、連結部が溶けてしまうと、小さな板はんだ上の半導体チップが動いてしまう。これにより、半導体チップが導電性板に接合されずに、半導体装置が導電不良となるおそれがある。
この発明は、上述した従来技術による問題点を解消するため、板はんだの形状を変化させることにより、作業工数およびランニングコストを削減し、半導体チップ等の被接合部材が動かないように高い位置精度を実現する板はんだおよび半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる板はんだは、次の特徴を有する。板はんだは、半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、前記接合用はんだ部を連結する連結部と、を備える。前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記連結部が連結する前記接合用はんだ部の体積により前記切断部の位置が異なる。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる板はんだは、次の特徴を有する。板はんだは、半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、前記接合用はんだ部を連結する連結部と、を備える。前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記複数の接合用はんだ部の内、少なくとも２つの接合用はんだ部は、それぞれの表面が同一平面上にない。
また、この発明にかかる板はんだは、上述した発明において、前記連結部は、前記切断部に向かって前記連結部の幅が狭くなることを特徴とする。
また、この発明にかかる板はんだは、上述した発明において、前記連結部は、前記切断部に切り欠け溝を有することを特徴とする。
また、この発明にかかる板はんだは、上述した発明において、前記連結部は、四角柱であり、一部に前記連結部の幅が狭い切断部を有することを特徴とする。
また、この発明にかかる板はんだは、上述した発明において、前記連結部は、第１の接合用はんだ部と、前記第１の接合用はんだ部より体積の小さな第２の接合用はんだ部とを連結し、前記連結部の前記切断部は、前記連結部の中央より前記第１の接合用はんだ部側に位置することを特徴とする。
また、この発明にかかる板はんだは、上述した発明において、前記連結部は、前記連結部の幅が最も広い部分の幅に対する前記切断部の幅の比は０．３以上０．６以下であることを特徴とする。
また、この発明にかかる板はんだは、上述した発明において、前記連結部は、前記連結部の幅が最も広い部分の幅が０．１ｍｍ以上１ｍｍ以下であり、かつ、前記切断部の幅が０．１ｍｍ以上であることを特徴とする。
また、この発明にかかる板はんだは、上述した発明において、前記連結部は、前記接合用はんだ部の側面側の前記連結部の面に、前記連結部の中で幅が狭い第２の切断部を有することを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、板はんだを用いて、積層基板上の導電性板と半導体素子とを接合して、前記積層基板に前記半導体素子を搭載する第１工程を行う。次に、前記半導体素子と、外部に信号を取り出す金属端子とを電気的に接続する第２工程を行う。次に、封止樹脂を注入し、前記半導体素子と前記積層基板のおもて面とを内部に封入する第３工程を行う。前記板はんだは、半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、前記接合用はんだ部を連結する連結部と、を備え、前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記連結部が連結する前記接合用はんだ部の体積により前記切断部の位置が異なる。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、板はんだを用いて、積層基板上の導電性板と半導体素子とを接合して、前記積層基板に前記半導体素子を搭載する第１工程を行う。次に、前記半導体素子と、外部に信号を取り出す金属端子とを電気的に接続する第２工程を行う。次に、封止樹脂を注入し、前記半導体素子と前記積層基板のおもて面とを内部に封入する第３工程を行う。前記板はんだは、半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、前記接合用はんだ部を連結する連結部と、を備え、前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記複数の接合用はんだ部の内、少なくとも２つの接合用はんだ部は、それぞれの表面が同一平面上にない。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、リードフレームまたは配線基板を用いて、前記半導体素子と前記金属端子とを、電気的に接続し、前記板はんだが、前記リードフレームまたは前記配線基板と、前記半導体素子とを接合し、および前記リードフレームまたは前記配線基板と、前記金属端子とを接合することを特徴とする。
上述した発明によれば、接合用はんだ部が連結部で連結されているため、少ない工数で、パワー半導体チップ等の被接合部材に搭載可能となる。また、連結部は、接合用はんだ部の表面側の面に、連結部の中で幅が狭い切断部を有する。これにより、板はんだが溶解するときに切断部で切断されやすくなり、パワー半導体チップ等の被接合部材が動くことを防止できる。
本発明にかかる板はんだおよび半導体装置の製造方法によれば、板はんだの形状を変化させることにより、作業工数およびランニングコストを削減し、半導体チップ等の被接合部材が動かないように高い位置精度を実現するという効果を奏する。
実施の形態１にかかるパワー半導体モジュールの構成を示す断面図である。 実施の形態１にかかる下部板はんだを示す上面図である。 実施の形態１にかかる下部板はんだを絶縁基板に搭載した構成を示す上面図である。 実施の形態１にかかる下部板はんだを絶縁基板に搭載した構成を示す側面図である。 実施の形態１にかかる下部板はんだでパワー半導体チップおよび金属端子を絶縁基板に接合した構成を示す上面図である。 実施の形態１にかかる下部板はんだでパワー半導体チップおよび金属端子を絶縁基板に接合した構成を示す側面図である。 実施の形態１にかかる上部板はんだを示す上面図である。 実施の形態１にかかる上部板はんだを示す側面図である。 実施の形態１にかかる上部板はんだを絶縁基板に搭載した構成を示す側面図で、リードフレームに接合する例である。 実施の形態１にかかる上部板はんだを絶縁基板に接合した構成を示す側面図である。 実施の形態１にかかる板はんだの連結部を示す上面図である（その１）。 実施の形態１にかかる板はんだの連結部を示す上面図である（その２）。 実施の形態１にかかる板はんだの連結部を示す上面図である（その３）。 実施の形態１にかかる板はんだの連結部を示す上面図である（その４）。 実施の形態１にかかる板はんだの連結部を示す上面図である（その５）。 実施の形態１にかかる板はんだの連結部を示す側面図である（その１）。 実施の形態１にかかる板はんだの連結部を示す側面図である（その２）。 実施の形態２にかかるパワー半導体モジュールの構成を示す断面図である。 実施の形態２にかかる上部板はんだを示す上面図である。 実施の形態２にかかる上部板はんだを示す側面図である。 実施の形態２にかかる上部板はんだを絶縁基板に搭載した構成を示す側面図である。 実施の形態２にかかる上部板はんだを絶縁基板に接合した構成を示す側面図である。 従来のパワー半導体モジュールの構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる板はんだおよび半導体装置の製造方法の好適な実施の形態を詳細に説明する。
（実施の形態１）
図１は、実施の形態１にかかるパワー半導体モジュールの構成を示す断面図である。パワー半導体モジュールにおいては、絶縁基板２の一方の面であるおもて面に銅などの導電性板３、他方の面である裏面には銅などの放熱板４が配置されて積層基板を構成する。積層基板の導電性板３のおもて面には、下部はんだ９ａを介して、複数のパワー半導体チップ１が搭載されている。外部に信号を取り出す金属端子５は、導電性板３上に下部はんだ９ａで接合されている。さらにパワー半導体チップ１のおもて面には、上部はんだ９ｂを介して、リードフレーム６が取り付けられ、パワー半導体チップ１と金属端子５を電気的に接続している。パワー半導体モジュールには、導電性板３、金属端子５、リードフレーム６などの金属部材を有する。そして、これらの部材の表面は、封止樹脂７で被覆されている。
パワー半導体チップ１は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の材料からなる。パワー半導体チップ１は、ＩＧＢＴ、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏr）等のスイッチング素子を含んでいる。このようなパワー半導体チップ１は、例えば、裏面に主電極としてドレイン電極（または、コレクタ電極）を、おもて面に、主電極としてゲート電極及びソース電極（または、エミッタ電極）をそれぞれ備えている。
また、パワー半導体チップ１は、必要に応じて、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等のダイオードを含んでいる。このようなパワー半導体チップ１は、裏面に主電極としてカソード電極を、おもて面に主電極としてアノード電極をそれぞれ備えている。上記のパワー半導体チップ１は、その裏面側の電極が所定の導電性板３のおもて面に下部はんだ９ａにより接合されている。
積層基板は、絶縁基板２と、絶縁基板２の裏面に形成された放熱板４と、絶縁基板２のおもて面に形成された導電性板３とを有している。導電性板３は、パワー半導体チップ１や金属端子５等を接続するために、所定の形状（パターン）にエッチング等で加工される。絶縁基板２は、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の高熱伝導性のセラミックスにより構成されている。放熱板４は、熱伝導性に優れた銅、アルミニウム、鉄、銀、または、少なくともこれらの一種を含む合金等の金属により構成されている。導電性板３は、導電性に優れた銅、アルミニウム、または、少なくともこれらの一種を含む合金等の金属により構成されている。このような構成を有する積層基板として、例えば、ＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板、ＡＭＢ（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｌａｚｅｄ）基板を用いることができる。積層基板は、パワー半導体チップ１で発生した熱を導電性板３、絶縁基板２および放熱板４を介して半導体装置外部に伝導させることができる。また、積層基板は、金属ベース基板であってもよい。金属ベース基板は、アルミニウムまたは、銅などの金属からなる放熱板４上に樹脂からなる絶縁層、さらにその上に導電性板３を重ねて構成される。
封止樹脂７は、熱硬化性樹脂、または熱可塑性樹脂を用いることができる。更に、密着助剤を含んでいてもよい。また、目的に応じて、無機充填剤として、例えば、シリカ、アルミナ、窒化ボロン、窒化アルミニウムなどの無機粒子からなるマイクロフィラーやナノフィラーを含んでいても良い。
下部はんだ９ａ、上部はんだ９ｂは、パワー半導体モジュールの部材同士間の接合に用いられる接合材である。はんだとして、たとえば、スズ銀（Ｓｎ－Ａｇ）系、スズアンチモン（Ｓｎ－Ｓｂ）系、スズ銅（Ｓｎ－Ｃｕ）系のはんだを用いることができる。
実施の形態１のパワー半導体モジュールは、以下のようにして製造される。製造方法では、まず、絶縁基板２のおもて面に導電性板３が設けられ、裏面に放熱板４が設けられた積層基板を用意する。
次に、積層基板に設けられた導電性板３のおもて面にパワー半導体チップ１を実装する。具体的には、導電性板３の上に下部板はんだ１０とパワー半導体チップ１とを積層し、接合する。同様に、導電性板３上に下部板はんだ１０と金属端子５とを積層し、接合する。
図２は、実施の形態１にかかる下部板はんだを示す上面図である。図３は、実施の形態１にかかる下部板はんだを絶縁基板に搭載した構成を示す上面図である。図４は、実施の形態１にかかる下部板はんだを絶縁基板に搭載した構成を示す側面図である。その後、加熱して、図６に示すように各部材ははんだで接合される。下部板はんだ１０は、スズ、アンチモン、または銅等を含む鉛フリーはんだを用いた厚さ１００μｍ以上３００μｍ以下のはんだからなり、複数の接合用はんだ部１３と連結部１２とを有する。なお、板はんだの厚さが１００μｍ未満だと、熱抵抗や電気抵抗は小さくできるが、均一な接合が難しく、また、接合する必要のある領域を完全に接合できない場合がある。また、詳細は以下に示すが、板はんだの厚さが３００μｍより厚いと、はんだを加熱し接合する際に、板はんだの連結部が溶融・切断されない場合がある。また、３００μｍより厚いと、電気抵抗が大きくなってしまう。板はんだの厚さは、さらに好ましくは、１５０μｍ以上、２５０μｍ以下である。板はんだの連結部１２は、はんだ接合時に加熱されると、切断され、接合用はんだ部材側に凝集する。板はんだの厚さが１５０μｍ以上、２５０μｍ以下であれば、凝集部が大きくならず、切断、凝集がより良好に行われる。接合用はんだ部１３は、パワー半導体モジュールの部材同士間の接合に用いられる表面を有する薄く平たい板状の形状を有している。そして、上面と下面はほぼ平行の板状である。接合用はんだ部１３の表面の形状は、パワー半導体モジュールの部材の形状と１対１または近似する形状である。
連結部１２は、接合用はんだ部１３を連結する部分であり、細長い棒状の形状を有している。連結部１２の幅は０．１ｍｍ以上１ｍｍ以下であり細い方が好ましい。しかし、幅０．１ｍｍ未満になると下部板はんだ１０を搭載する際に下部板はんだ１０の形状が変形し、作業時間に悪影響を与えるため、０．１ｍｍ以上が好ましい。また、接合用はんだ部１３が所定の位置よりずれてしまうため好ましくない。また、幅１ｍｍを超えると加熱時の溶融の際に凝集しにくくなり未接合不良が発生したり、連結部１２が切断されずに連結したままになってしまう。そのため、１ｍｍ以下が好ましい。また、図２には図示されていないが、連結部１２は、板はんだの接合用はんだ部１３の表面側の面に、連結部１２の中で連結部１２の幅が狭い切断部を有する。つまり、図１１のように、上面から見て連結部１２の中で連結部１２の幅が狭い切断部を有する。切断部は、図１１～図１７で詳細に説明する。これにより、下部板はんだ１０が溶解するときに切断部で切断されやすくなり、半導体チップ等の被接合部材が動くことを防止できる。
このように、実施の形態１にかかる下部板はんだ１０は、接合用はんだ部１３が連結部１２で連結されているため、少ない工数で、下部板はんだ１０をパワー半導体チップ１やリードフレーム６に搭載可能となる。図２は、２つのパワー半導体チップ１と金属端子５を導電性板３に接合するための例である。この場合、従来の製造方法では、２つのパワー半導体チップ１と金属端子５に板はんだを搭載するために３工程を要するが、本発明では一工程で下部板はんだ１０を搭載可能となる。
次に、パワー半導体チップ１および金属端子５と、導電性板３と、下部板はんだ１０との積層体を加熱して、下部板はんだ１０を溶融し、パワー半導体チップ１および金属端子５と、導電性板３とを電気的に接続する（下部はんだ接合工程）。この接合プロセスは、従来と同様に酸化膜を還元できる水素、またはギ酸雰囲気にて加熱して、接合する。また、実施の形態１では、板はんだを用いるため、洗浄工程は必要としない。
図５は、実施の形態１にかかる下部板はんだでパワー半導体チップおよび金属端子を絶縁基板の導電性板に接合した構成を示す上面図である。図６は、実施の形態１にかかる下部板はんだでパワー半導体チップおよび金属端子を絶縁基板に接合した構成を示す側面図である。図５、図６に示すように、下部板はんだ１０の連結部１２は加熱過程（下部はんだ接合工程）で溶融・切断し、切断された箇所よりも片側の接合用はんだ部材側に凝集されるため、接合後に下部板はんだ１０の連結部１２は無くなる。例えば、図６において、パワー半導体チップ１と金属端子５とを繋ぐ連結部１２が切断されると、パワー半導体チップ１側の連結部１２はパワー半導体チップ１の方向に凝集される。このように、下部板はんだ１０は、図６に記載の複数の下部はんだ９ａとなる。この際、下部板はんだ１０の連結部１２が溶融・切断されていることを目視等で確認することが好ましい。
図７は、実施の形態１にかかる上部板はんだを示す上面図である。図８は、実施の形態１にかかる上部板はんだを示す側面図である。図９は、実施の形態１にかかる上部板はんだを絶縁基板に搭載した構成を示す側面図で、リードフレームに接合する例である。
絶縁基板２とパワー半導体チップ１を接合した後に、パワー半導体チップ１と、リードフレーム６とを上部板はんだ１１で積層する。同様に、金属端子５と、リードフレーム６とを上部板はんだ１１で積層する。上部板はんだ１１は、下部板はんだ１０と同様の形状を有している。ただし、パワー半導体チップ１は、種類によって高さが異なり、パワー半導体チップ１とリードフレーム６も高さが異なる場合がある。このため、上部板はんだ１１では、複数の接合用はんだ部１３は、少なくとも２つの接合用はんだ部１３で、それぞれ積層基板２からの高さが異なり、接合用はんだ部１３の表面は、それぞれ同一平面上にない形状となっている。例えば、図８に示すように、上部板はんだ１１では、接合用はんだ部１３の表面１３ａと接合用はんだ部１３の表面１３ｂは、それぞれ同一平面上にない形状となっている。
次に、図９に示すように、パワー半導体チップ１および金属端子５と、リードフレーム６と、上部板はんだ１１との積層体を加熱して（上部はんだ接合工程）、上部板はんだ１１を溶融し、パワー半導体チップ１および金属端子５と、リードフレーム６とを電気的に接続する。図１０は、実施の形態１にかかる上部板はんだを絶縁基板に接合した構成を示す側面図である。図１０に示すように、上部板はんだ１１の連結部１２は加熱過程で溶融・切断し、切断された箇所よりも片側の接合部材の電極面に凝集されるため、接合後に上部板はんだ１１の連結部１２は無くなる。このように、上部板はんだ１１は、図１０に記載の複数の上部はんだ９ｂとなる。この際、上部板はんだ１１の連結部１２が溶融・切断されていることを目視等で確認することが好ましい。以上のようにして、スイッチング回路を形成したパワー半導体回路部材が組み立てられる。なお、リードフレーム６の上面は、同一平面上になくてもよい。
ここでは、下部板はんだ１０の加熱と上部板はんだ１１の加熱は、別々の工程で行われているが、同じ工程で行うことも可能である。また、それぞれ接合工程の加熱では、下部板はんだ１０および上部板はんだ１１の連結部１２を溶融・切断するため、接合用はんだ部１３のはんだの融点より高い温度で行う必要がある。例えば、接合時の加熱温度は、はんだの融点より４０℃～８０℃程度高い温度で行う。融点より３０℃未満だと溶融が均一に行われず、８０℃以上にすると、切断が良好に行われない。より好ましくは、４０℃以上６０℃以下である。この範囲において、切断、凝集がより良好に行われる。板はんだを用いてはんだ接合する場合は、はんだや非接続部材表面の酸化膜を還元できる水素（Ｈ2）、またはギ酸（ＣＨ2Ｏ2）雰囲気にて加熱し、接合する。スズ系のはんだの場合融点は、２００～２５０℃であるため、３００℃～３３０℃程度の温度で行う。なぜならば、水素ガス等の還元力が３００℃付近から高くなる。一方で温度が高すぎるとパワー半導体チップの特性が低下するおそれがあるためである。なお、接合部用はんだ部１３と連結部１２は同じ材料で、一体であることが好ましい。接合用はんだ部１３が連結部１２により連結されている板はんだの形状にする方法として、板状のはんだ材をプレス加工等によって加工することができるからである。しかし、接合用はんだ部１３と連結部１２とが異なる材料である場合は、連結部１２の融点が接合用はんだ部１３より低いことが好ましい。融点が接合用はんだ部１３より低いと、連結部１２の溶融・切断が容易に起こるからである。
次に、樹脂成形用のモールド金型内に、パワー半導体回路部材をセットし、エポキシなどの硬質樹脂からなる封止樹脂７を充填する。封止樹脂７の成形は、トランスファー成形、射出成形でもよい。これにより、図１に示す実施の形態１にかかるパワー半導体モジュールが完成する。
ここで、板はんだの形状を詳細に説明する。図１１～図１５は、実施の形態１にかかる板はんだの連結部を示す上面図である。これらは、下部板はんだ１０、上部板はんだ１１の実施例である。なお、上部板はんだ１１と下部板はんだ１０の両方を示すとき、板はんだと称する。
図１１に示すように、板はんだの連結部１２は、板はんだの接合用はんだ部１３の表側の連結部１２の面に、切断部１４を有する。切断部１４は、連結部表面から見て連結部１２の中で連結部１２の幅が狭い部分である。溝状の矩形でもよいが、幅が狭くなる部分と最も狭い部分とを有してもよい。切断部１４の幅は、０．１ｍｍ以上が好ましい。幅０．１ｍｍ未満になると下部板はんだ１０を搭載する前に切断される場合があるため、０．１ｍｍ以上が好ましい。この狭くなった切断部１４において、溶融・切断されやすくなる。
切断部１４は、例えば、図１１のようなノッチ状（切り欠け溝）である。この切り欠き溝は、テーパー状でもラウンド状でもよい。図１１は、切断部１４以外では、幅が同程度で、凡そ平行なのストレート型がある。例えば四角柱の形状をしている。連結部１２の幅が最も広い部分、図１１では、連結部１２と接合用はんだ部１３が接する部分（連結部根本）の幅をＷ１とする。幅Ｗ１に対する切断部１４の幅Ｗ２の比は０．３以上０．６以下であることが好ましい。つまり、０．３≦Ｗ２／Ｗ１≦０．６である。この範囲にすることにより、前記加熱温度の範囲において、板はんだが溶解するときに切断部１４が切断されやすく凝集もしやすい。この範囲より大きいと切断部で切断されなかったり、また、小さいとハンドリング時に切断してしまったりする。
また、切断部１４は、連結部１２のように、中央付近、つまり、接合用はんだ部１３と一方の接合用はんだ部１３の間の中央付近に設けられることが好ましい。接合用はんだ部１３に近い位置にあると連結部１２の中央部分が、溶融されず、残渣（凝集部）が残る場合がある。この残渣により、絶縁距離を保てなくなり、回路がショートする危険性がある。
また、図１２、図１３示すように、連結部１２は、幅が狭くなる切断部１４を有し、切断部１４に向かって連結部１２の幅が徐々に狭くなる形状であってもかまわない。図１２のようにテーパー状に中央部が狭くなった（絞った）タイプでもよいし、図１３のように、ラウンド状に中央部が狭くなったタイプでもよい。図１２のようにテーパー状に中央部が狭くなった（絞った）タイプや図１３のようにラウンド状の場合は、最も幅の狭い箇所が切断部１４となる。このような形状にすることで、板はんだが溶融するときに切断しやすくなり、凝集するときに、凝集がしやすくなる。さらに、テーパー状、ラウンド状に中央部が狭くなった形状でも、切断部１４に、さらに、切り欠け溝（ノッチ）１７を設けてもよい。切り欠け溝（ノッチ）１７のもっとも狭い箇所の幅をＷ３とすると、切断部１４の幅Ｗ２に対するＷ３の比（Ｗ３／Ｗ２）は０．６以上０．８以下であることが好ましい。
また、図１４、図１５に示すように、板はんだの接合用はんだ部１３の大きさが異なることがある。例えば、接合するパワー半導体チップ１の大きさが異なるため、接合用はんだ部１３の大きさが異なることがある。この場合、図１４のように、ラウンド状に一端がが狭くなったタイプでもよい。
また、図１５のように、ストレート型で、切断部１４を有するタイプでもよい。この場合、図１５に示すように、切断部１４の位置が、体積の大きい方の接合用はんだ部１３に近いことが好ましい。大きな体積の接合用はんだ部１３から切断部１４までの距離をＬ１とし、小さな体積の接合用はんだ部１３から切断部１４までの距離をＬ２とすると、Ｌ１＜Ｌ２が好ましい。これは、板はんだを加熱していくと、小さい体積の接合用はんだ部１３は早く加温され、溶解するが、大きな体積の接合用はんだ部１３は熱容量が大きいため、まだ溶解しない段階になる。切断部１４を連結部１２の中央にすると、大きな体積の接合用はんだ部１３が溶解しないうちに、切断部１４が溶けてしまい、小さい体積の接合用はんだ部１３上のパワー半導体チップ１が動いてしまう。
このため、図１５のように、大きな体積の接合用はんだ部１３側に切断部１４を配置すると大きな体積の接合用はんだ部１３が溶解するのとほぼ同じに切断部１４が切断されるので、適切な位置で板はんだが凝集し、固定され、パワー半導体チップ１が移動することがなくなる。
また、切断部１４の位置は、接合用はんだ部１３の体積比率に応じて決められることが好ましい。例えば、大きな体積の接合用はんだ部１３の体積をＶ１とし、小さな体積の接合用はんだ部１３の体積をＶ２とする。この場合、Ｌ１／Ｌ２＝Ｖ２／Ｖ１が成り立つようにすることが好ましい。
図１６、図１７は、実施の形態１にかかる板はんだの連結部を示す側面図である。図１６、図１７に示すように、連結部１２は、接合用はんだ部の側面側の面にも、幅（厚さ）が狭い第２切断部１５を設けることができる。また、第２切断部１５は、切断部１４と同じ位置に設けることができる。また、図１７に示すように、連結部１２の厚さは、接合用はんだ部１３の厚さより薄くすることができる。連結部根本の厚さをＤ１とし、切断部１４の最も薄い厚さをＤ２とすると、この場合も、上面図における切断部１４の幅Ｗ２に対するＷ３の比（Ｗ３／Ｗ２）と同様に、Ｄ２／Ｄ１は０．６以上０．８以下であることが好ましい。
また、はんだを、実施の形態１の連結部１２を有する板はんだの形状にする方法として、金型を用いたプレス加工、または、レーザ加工、ワイヤ放電加工等、エッチングなどの加工方法がある。加熱を要する加工は、加工面が酸化しやすいため、冷間加工が可能なプレス加工が好ましい。
以上、説明したように、実施の形態１にかかる板はんだによれば、接合用はんだ部が連結部で連結されているため、少ない工数で、パワー半導体チップ等の被接合部材に搭載可能となる。また、連結部は、板はんだの接合用はんだ部の表面側の面に、連結部の中で連結部の幅が狭い切断部を有する。これにより、板はんだが溶解するときに切断部で切断されやすくなり、パワー半導体チップ等の被接合部材が動くことを防止できる。
（実施の形態２）
次に、実施の形態２にかかるパワー半導体モジュールの構造について説明する。図１８は、実施の形態２にかかるパワー半導体モジュールの構成を示す断面図である。実施の形態２にかかるパワー半導体モジュールが実施の形態１にかかるパワー半導体モジュールと異なる点は、リードフレームの代わりに配線基板８や導通ポスト１６を用いていることである。
配線基板８は、パワー半導体チップ１の電極を金属端子５に接続する基板であり、絶縁基板およびこの表面に形成された配線パターンを有する回路層（いずれも不図示）を有する。また、導通ポスト１６は、パワー半導体チップ１および金属端子５と配線基板８との間に設けられて、それらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。なお、導通ポスト１６は、その下端をはんだ等の接合材（上部板はんだ９ｂに対応）によりパワー半導体チップ１および金属端子５に接続することでそれらの上に立設され、上端をはんだ、ロウ付け、又はカシメにより配線基板８上の配線パターンに接続される。
図１９は、実施の形態２にかかる上部板はんだを示す上面図である。図２０は、実施の形態２にかかる上部板はんだを示す側面図である。なお、下部板はんだ１０は、実施の形態１と同様であるため、図示、説明を省略する。図１９、図２０に示すように実施の形態２にかかる上部板はんだ１１は、導通ポスト１６を立設するため、接合用はんだ部１３の形状は、板はんだの接合用はんだ部１３の表面１３ａ側の面に、四角形状Ｓ１と円形状Ｓ２、Ｓ３を有している。図１９の上部板はんだ９ｂは、例えば、図１８のように四角形状Ｓ１および円形状Ｓ２上に導通ポスト１６が立設され、円形状Ｓ２上に金属端子５が立設される。
実施の形態２のパワー半導体モジュールは、以下のようにして製造される。製造方法では、まず、実施の形態１と同様に、積層基板に設けられた導電性板３のおもて面にパワー半導体チップ１を実装し、パワー半導体チップ１と、導電性板３とを下部板はんだ１０で積層する。同様に、金属端子５と、導電性板３とを下部板はんだ１０で積層する。次に、パワー半導体チップ１および金属端子５と、導電性板３と、下部板はんだ１０との積層体を加熱して、下部板はんだ１０を溶融し、パワー半導体チップ１および金属端子５と、導電性板３とを電気的に接続する。
次に、図２１に示すように、パワー半導体チップ１と、配線基板８に設けられた導通ポスト１６とを上部板はんだ１１で積層する。図２１は、実施の形態２にかかる上部板はんだを絶縁基板に搭載した構成を示す側面図である。同様に、金属端子５と、配線基板８に設けられた導通ポスト１６とを上部板はんだ１１で積層する。
次に、図２２に示すように、パワー半導体チップ１および金属端子５と、配線基板８に設けられた導通ポスト１６と、上部板はんだ１１との積層体を加熱して、上部板はんだ１１を溶融し、配線基板８と導通ポスト１６とを介して、パワー半導体チップ１および金属端子５とを電気的に接続する。図２２は、実施の形態２にかかる上部板はんだを絶縁基板に接合した構成を示す側面図である。この後、実施の形態１と同様に、封止樹脂７を充填することにより、図１８に示す実施の形態２にかかるパワー半導体モジュールが完成する。
実施の形態２において、板はんだの連結部１２は、実施の形態１の板はんだの連結部１２と同様の形状を有する。また、実施の形態２の板はんだの形状は、実施の形態１と同様の方法により形成することができる。
以上、説明したように、実施の形態２にかかる板はんだによれば、実施の形態１にかかる板はんだと同様の効果を有する。また、配線基板を用いていることより、半導体チップの上面と金属端子とを電気的に接続する工数を削減できる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明の板はんだで接合する部材は、パワー半導体チップ、導電性板、放熱板、金属端子、ブロック等の半導体装置の関わる部材全般に適用可能である。
以上のように、本発明にかかる板はんだおよび半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のパワーコントロールユニットなどに使用されるパワー半導体装置に有用である。
１、１０１ パワー半導体チップ
２、１０２ 絶縁基板
３、１０３ 導電性板
４、１０４ 放熱板
５、１０５ 金属端子
６ リードフレーム
７ 封止樹脂
８ 配線基板
９、１０９ はんだ
９ａ 下部はんだ
９ｂ 上部はんだ
１０ 下部板はんだ
１１ 上部板はんだ
１２ 連結部
１３ 接合用はんだ部
１３ａ、１３ｂ 接合用はんだ部の表面
１４ 切断部
１５ 第２切断部
１６ 導通ポスト
１７ 切り欠け溝
１１０ 放熱ベース
１１１ ワイヤ

Claims (12)

  1. 半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、
    前記接合用はんだ部を連結する連結部と、
    を備え、
    前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記連結部が連結する前記接合用はんだ部の体積により前記切断部の位置が異なることを特徴とする板はんだ。
  2. 半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、
    前記接合用はんだ部を連結する連結部と、
    を備え、
    前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記複数の接合用はんだ部の内、少なくとも２つの接合用はんだ部は、それぞれの表面が同一平面上にないことを特徴とする板はんだ。
  3. 前記連結部は、前記切断部に向かって前記連結部の幅が狭くなることを特徴とする請求項１または２に記載の板はんだ。
  4. 前記連結部は、前記切断部に切り欠け溝を有することを特徴とする請求項３に記載の板はんだ。
  5. 前記連結部は、四角柱であり、一部に前記連結部の幅が狭い切断部を有することを特徴とする請求項１または２に記載の板はんだ。
  6. 前記連結部は、第１の接合用はんだ部と、前記第１の接合用はんだ部より体積の小さな第２の接合用はんだ部とを連結し、
    前記連結部の前記切断部は、前記連結部の中央より前記第１の接合用はんだ部側に位置することを特徴とする請求項１に記載の板はんだ。
  7. 前記連結部は、前記連結部の幅が最も広い部分の幅に対する前記切断部の幅の比は０．３以上０．６以下であることを特徴とする請求項１～６のいずれか一つに記載の板はんだ。
  8. 前記連結部は、前記連結部の幅が最も広い部分の幅が０．１ｍｍ以上１ｍｍ以下であり、かつ、前記切断部の幅が０．１ｍｍ以上であることを特徴とする請求項１～７のいずれか一つに記載の板はんだ。
  9. 前記連結部は、前記接合用はんだ部の側面側の前記連結部の面に、前記連結部の中で幅が狭い第２の切断部を有することを特徴とする請求項１～８のいずれか一つに記載の板はんだ。
  10. 板はんだを用いて、積層基板上の導電性板と半導体素子とを接合して、前記積層基板に前記半導体素子を搭載する第１工程と、
    前記半導体素子と、外部に信号を取り出す金属端子とを電気的に接続する第２工程と、
    封止樹脂を注入し、前記半導体素子と前記積層基板のおもて面とを内部に封入する第３工程と、
    を含み、
    前記板はんだは、半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、前記接合用はんだ部を連結する連結部と、を備え、前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記連結部が連結する前記接合用はんだ部の体積により前記切断部の位置が異なることを特徴とする半導体装置の製造方法。
  11. 板はんだを用いて、積層基板上の導電性板と半導体素子とを接合して、前記積層基板に前記半導体素子を搭載する第１工程と、
    前記半導体素子と、外部に信号を取り出す金属端子とを電気的に接続する第２工程と、
    封止樹脂を注入し、前記半導体素子と前記積層基板のおもて面とを内部に封入する第３工程と、
    を含み、
    前記板はんだは、半導体装置の部材同士間の接合に用いられる板状の複数の接合用はんだ部と、前記接合用はんだ部を連結する連結部と、を備え、前記連結部は、前記接合用はんだ部の表面側の前記連結部の面に、前記連結部の中で幅が狭い切断部を有し、前記複数の接合用はんだ部の内、少なくとも２つの接合用はんだ部は、それぞれの表面が同一平面上にないことを特徴とする半導体装置の製造方法。
  12. 前記第２工程では、リードフレームまたは配線基板を用いて、前記半導体素子と前記金属端子とを、電気的に接続し、
    前記板はんだが、前記リードフレームまたは前記配線基板と、前記半導体素子とを接合し、および前記リードフレームまたは前記配線基板と、前記金属端子とを接合することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
JP2018216470A 2018-11-19 2018-11-19 板はんだおよび半導体装置の製造方法 Active JP7183722B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018216470A JP7183722B2 (ja) 2018-11-19 2018-11-19 板はんだおよび半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018216470A JP7183722B2 (ja) 2018-11-19 2018-11-19 板はんだおよび半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020088030A JP2020088030A (ja) 2020-06-04
JP7183722B2 true JP7183722B2 (ja) 2022-12-06

Family

ID=70908825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018216470A Active JP7183722B2 (ja) 2018-11-19 2018-11-19 板はんだおよび半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP7183722B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012234710A (ja) 2011-04-29 2012-11-29 Jst Mfg Co Ltd 導電部材のハンダ付け方法
JP2017174848A (ja) 2016-03-18 2017-09-28 富士電機株式会社 配線基板製造方法、半導体装置の製造方法、及びはんだ板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3700900B2 (ja) * 1998-02-19 2005-09-28 株式会社住友金属エレクトロデバイス 半導体パッケージの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012234710A (ja) 2011-04-29 2012-11-29 Jst Mfg Co Ltd 導電部材のハンダ付け方法
JP2017174848A (ja) 2016-03-18 2017-09-28 富士電機株式会社 配線基板製造方法、半導体装置の製造方法、及びはんだ板

Also Published As

Publication number Publication date
JP2020088030A (ja) 2020-06-04

Similar Documents

Publication Publication Date Title
JP6234630B2 (ja) パワーモジュール
JP4635564B2 (ja) 半導体装置
JP4438489B2 (ja) 半導体装置
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
US8673691B2 (en) Method for manufacturing a semiconductor device
US9673129B2 (en) Semiconductor device
US8872332B2 (en) Power module with directly attached thermally conductive structures
CN110637366B (zh) 半导体器件及其制造方法
JP7238277B2 (ja) 半導体装置、リードフレーム及び半導体装置の製造方法
JP5895220B2 (ja) 半導体装置の製造方法
US11164846B2 (en) Semiconductor device manufacturing method and soldering support jig
CN111276447B (zh) 双侧冷却功率模块及其制造方法
JP2017174927A (ja) パワーモジュール及びその製造方法
JP7215206B2 (ja) 半導体装置の製造方法
JP5899952B2 (ja) 半導体モジュール
CN111433910B (zh) 半导体装置以及半导体装置的制造方法
JP3841007B2 (ja) 半導体装置
JP7183722B2 (ja) 板はんだおよび半導体装置の製造方法
JP7135293B2 (ja) 半導体装置および半導体装置の製造方法
JP7006015B2 (ja) 半導体モジュールの製造方法
JP2011176087A (ja) 半導体モジュール、及び電力変換装置
JP2016009819A (ja) パワー半導体モジュールおよびその製造方法
US20170323801A1 (en) Method of generating a power semiconductor module
CN116913790A (zh) 制造封装体的方法和封装体
JP2019140334A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220830

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221025

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221107

R150 Certificate of patent or registration of utility model

Ref document number: 7183722

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150