JP2714037B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2714037B2 JP2714037B2 JP63238742A JP23874288A JP2714037B2 JP 2714037 B2 JP2714037 B2 JP 2714037B2 JP 63238742 A JP63238742 A JP 63238742A JP 23874288 A JP23874288 A JP 23874288A JP 2714037 B2 JP2714037 B2 JP 2714037B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- post
- semiconductor
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に樹脂成形封止半導体装置に
おけるリードフレーム構造に関する。
おけるリードフレーム構造に関する。
低オン抵抗パワーMOSFETにおいて、半導体チップの活
性領域にボンディングパッドを配置したBPA（Bonding P
ad on Active area）の効果を利用した例としては、樹
脂成形封止方式で、いくつかのメーカーにより製品化さ
れている。BPAの効果としては、パッド部を活性領域と
して利用することでチップ効率が向上できる他に、超低
オン抵抗素子では無視できないワイヤ抵抗をワイヤのマ
ルチ化によって低減できるメリットがある。
性領域にボンディングパッドを配置したBPA（Bonding P
ad on Active area）の効果を利用した例としては、樹
脂成形封止方式で、いくつかのメーカーにより製品化さ
れている。BPAの効果としては、パッド部を活性領域と
して利用することでチップ効率が向上できる他に、超低
オン抵抗素子では無視できないワイヤ抵抗をワイヤのマ
ルチ化によって低減できるメリットがある。
上記のような一方電極（特にソース電極）からのワイ
ヤをマルチ化した樹脂封止半導体装置に使用するリード
フレームとしては、特開昭56−155557公報に記載されて
いるように、半導体チップが接続された金属タブのリー
ド（ドレイン）を挾んでゲート・ソース用のリードが左
右対称に配置されたリードフレームが使用されている。
ヤをマルチ化した樹脂封止半導体装置に使用するリード
フレームとしては、特開昭56−155557公報に記載されて
いるように、半導体チップが接続された金属タブのリー
ド（ドレイン）を挾んでゲート・ソース用のリードが左
右対称に配置されたリードフレームが使用されている。
このようなリードフレームでは、マルチ化したワイヤ
の本数が２−５本となった場合に、それが接続されるリ
ードのポスト側の面積がワイヤボンディングできる有効
面積を考慮すると狭いものとなり、ボンディング不良を
生じる原因となる。そのために一方のリードのポスト面
積を単に増加させるだけでは、リードの配置にアンバラ
ンスを生じ、樹脂成形体の外形の設計から変更しなけれ
ばならない。
の本数が２−５本となった場合に、それが接続されるリ
ードのポスト側の面積がワイヤボンディングできる有効
面積を考慮すると狭いものとなり、ボンディング不良を
生じる原因となる。そのために一方のリードのポスト面
積を単に増加させるだけでは、リードの配置にアンバラ
ンスを生じ、樹脂成形体の外形の設計から変更しなけれ
ばならない。
本発明の目的とするところは、樹脂成形体を変えるこ
となく、ワイヤボンディングの有効面積を増加できるリ
ードフレームを使用する半導体装置を提供することにあ
る。
となく、ワイヤボンディングの有効面積を増加できるリ
ードフレームを使用する半導体装置を提供することにあ
る。
上記の目的は、素子の取付けられるタブのリード（中
央のリード）とこれを挾む複数のリードの少なくともポ
スト側を非対称に形成し、左右のリードのうち一方のリ
ードのワイヤ接続部を広い面積としてここにチップ一方
の電極より複数のワイヤを接続するものである。
央のリード）とこれを挾む複数のリードの少なくともポ
スト側を非対称に形成し、左右のリードのうち一方のリ
ードのワイヤ接続部を広い面積としてここにチップ一方
の電極より複数のワイヤを接続するものである。
リードの配置を非対称として、中央のリードを一方側
に片寄らせて他方のリードのポスト部をカギ状に広く形
成し、ここに多数のワイヤをワイヤボンディングするこ
とにより低オン抵抗素子を構成することが可能となる。
このようにリードを配置すれば従来の樹脂成形体の外形
が変らず、金型の変更も不要となり実施が容易となる。
に片寄らせて他方のリードのポスト部をカギ状に広く形
成し、ここに多数のワイヤをワイヤボンディングするこ
とにより低オン抵抗素子を構成することが可能となる。
このようにリードを配置すれば従来の樹脂成形体の外形
が変らず、金型の変更も不要となり実施が容易となる。
実施例について図面を参照し説明する。
初めに従来例を示して、これと対照して本発明の実施
例につき説明する。
例につき説明する。
第１図は樹脂封止パワーMOSFETの従来のリードフレー
ム構造において通常のワイヤボンディングの形態を平面
図で示すものである。
ム構造において通常のワイヤボンディングの形態を平面
図で示すものである。
１はヘッダで金属のリードフレームの中心部分とな
り、半導体チップ２がその上に接続される。ヘッダの一
側にドレインリード７が一体に連設されている。このド
レインリードを左右から挾んでゲートリード６とソース
リード８が対称的に配置されている。チップ（MOSFET）
の電極とリードとの間をワイヤ（ゲートワイヤ3,ソース
ワイヤ４）で接続（ワイヤボンディング）してあり、リ
ード側にはワイヤボンディングのためのポスト５を設け
てある。ワイヤボンディングにあたって、ポスト５の有
効面積は大きいことがのぞましいが、リードフレームを
安定に固定するためにボンダーの押え部９（斜線ハツチ
ングを施す）を考慮した有効面積はポスト全体の半分程
度となる。
り、半導体チップ２がその上に接続される。ヘッダの一
側にドレインリード７が一体に連設されている。このド
レインリードを左右から挾んでゲートリード６とソース
リード８が対称的に配置されている。チップ（MOSFET）
の電極とリードとの間をワイヤ（ゲートワイヤ3,ソース
ワイヤ４）で接続（ワイヤボンディング）してあり、リ
ード側にはワイヤボンディングのためのポスト５を設け
てある。ワイヤボンディングにあたって、ポスト５の有
効面積は大きいことがのぞましいが、リードフレームを
安定に固定するためにボンダーの押え部９（斜線ハツチ
ングを施す）を考慮した有効面積はポスト全体の半分程
度となる。
第２図は従来のリードフレーム構造のソース側８にワ
イヤを２本打った場合の予想図である。この場合、ポス
ト側ではワイヤが互いに接近し、２本目のワイヤ10はボ
ンダのツールが１本目のワイヤ４のつぶれ部にあたり、
正常な形でのボンディングが困難となる。
イヤを２本打った場合の予想図である。この場合、ポス
ト側ではワイヤが互いに接近し、２本目のワイヤ10はボ
ンダのツールが１本目のワイヤ４のつぶれ部にあたり、
正常な形でのボンディングが困難となる。
第３図は本発明の実施例を示すものであって、中央の
ドレインリード11を「カギ状」に曲げて左側に片寄せ、
左側にあいた空間にソースポスト12を拡張したリード８
に３本のワイヤ４を打った場合の形態を示すものであ
る。
ドレインリード11を「カギ状」に曲げて左側に片寄せ、
左側にあいた空間にソースポスト12を拡張したリード８
に３本のワイヤ４を打った場合の形態を示すものであ
る。
このように拡張されるポスト面積は従来比では1.5〜
2.0倍であるが、ボンダの押え部（９）等の面積を除い
た有効面積では３〜５倍となり、マルチワイヤに充分に
対応できるものとなる。
2.0倍であるが、ボンダの押え部（９）等の面積を除い
た有効面積では３〜５倍となり、マルチワイヤに充分に
対応できるものとなる。
このようなリードフレーム構造は樹脂成形体の外形
（点線13で示す）を従来の外形をそのまま保って、リー
ド部分のみ変更すればよく、金型設計の変更の必要はな
い。
（点線13で示す）を従来の外形をそのまま保って、リー
ド部分のみ変更すればよく、金型設計の変更の必要はな
い。
本発明は以上説明したように構成されているので、下
記のような効果を奏する。
記のような効果を奏する。
マルチワイヤ化が可能となり、しかもパッケージ外形
を変える必要がない。超低オン抵抗（10〜200mΩ以下）
素子を例にとれば、ワイヤ（Au線）38μｍ径で70mΩ/mm
のワイヤ抵抗が追加されるところを、ワイヤ２本使えば
半分の35mΩ、３本で1/3の23mΩに低減できる。これはD
PAK（パッケージの型式）の外形に入れることのできる
チップ自体のオン抵抗が最小で120mΩであることを考慮
すると、全体のオン抵抗を190mΩから143mΩに低減する
ことが可能となり、低オン抵抗化の効果は大である。
を変える必要がない。超低オン抵抗（10〜200mΩ以下）
素子を例にとれば、ワイヤ（Au線）38μｍ径で70mΩ/mm
のワイヤ抵抗が追加されるところを、ワイヤ２本使えば
半分の35mΩ、３本で1/3の23mΩに低減できる。これはD
PAK（パッケージの型式）の外形に入れることのできる
チップ自体のオン抵抗が最小で120mΩであることを考慮
すると、全体のオン抵抗を190mΩから143mΩに低減する
ことが可能となり、低オン抵抗化の効果は大である。
本発明はBPAを利用した縦型パワーMOSFET、またはバ
イポーラトランジスタに適用した場合に最も効果があ
る。
イポーラトランジスタに適用した場合に最も効果があ
る。
【図面の簡単な説明】 第１図は従来構造のリードフレームを使用した半導体装
置においてワイヤボンディングを行う形態を示す平面図
である。 第２図は従来構造のリードフレームを使用した半導体装
置においてマルチワイヤボンディングを行う形態を示す
平面図である。 第３図は本発明の一実施例であるリードフレームを使用
した半導体装置においてマルチワイヤボンディングを行
う形態を示す平面図である。 １……リードフレームにおけるヘッダ、２……半導体チ
ップ、３……ゲート・ワイヤ、４……ソース・ワイヤ、
５……リードにおけるポスト、６……ゲートリード、７
……ドレインリード、８……ソース・リード、９……押
え部、10……２本目のワイヤ、11……カギ状ドレイン・
リード、12……拡張したリードポスト。
置においてワイヤボンディングを行う形態を示す平面図
である。 第２図は従来構造のリードフレームを使用した半導体装
置においてマルチワイヤボンディングを行う形態を示す
平面図である。 第３図は本発明の一実施例であるリードフレームを使用
した半導体装置においてマルチワイヤボンディングを行
う形態を示す平面図である。 １……リードフレームにおけるヘッダ、２……半導体チ
ップ、３……ゲート・ワイヤ、４……ソース・ワイヤ、
５……リードにおけるポスト、６……ゲートリード、７
……ドレインリード、８……ソース・リード、９……押
え部、10……２本目のワイヤ、11……カギ状ドレイン・
リード、12……拡張したリードポスト。
Claims (5)
- 【請求項１】一主面側に複数の電極を有する半導体素子
が形成された半導体チップと、上記半導体チップの他主
面側が接続された金属タブと、上記金属タブに接続され
た第１のリードと、上記第１のリードを挟んで配置さ
れ、かつ、上記金属タブとは絶縁された第２のリードお
よび第３のリードを有し、上記半導体素子の電極と上記
第２のリードの先端に設けられたポストとがワイヤによ
り電気的に接続され、また上記第２のリードと電気的に
接続された電極とは異なる電極と第３のリードの先端に
設けられたポストとがワイヤにより電気的に接続され、
上記半導体チップが樹脂成形体により封止されてなる半
導体装置であって、 上記第３のリードのポストの面積が、上記第２のリード
のポストの面積より広いことを特徴とする半導体装置。 - 【請求項２】上記半導体チップを封止した上記樹脂成形
体から突出した上記第１のリードと上記第２のリードと
の間の距離と、上記第１のリードと上記第３のリードと
の間の距離とは、ほぼ等しいことを特徴とする請求項１
記載の半導体装置。 - 【請求項３】上記半導体素子は、MOSトランジスタであ
り、上記第３のリードは上記半導体素子のソース電極に
接続され、上記第２のリードは上記半導体素子のゲート
電極に接続されていることを特徴とする請求項１又は２
記載の半導体装置。 - 【請求項４】上記半導体素子は、バイポーラトランジス
タであることを特徴とする請求項１又は２記載の半導体
装置。 - 【請求項５】上記第３のリードのポストには複数のワイ
ヤが接続されていることを特徴とする請求項１乃至４の
いずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238742A JP2714037B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238742A JP2714037B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287535A JPH0287535A (ja) | 1990-03-28 |
| JP2714037B2 true JP2714037B2 (ja) | 1998-02-16 |
Family
ID=17034583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238742A Expired - Lifetime JP2714037B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714037B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449370B2 (en) | 2002-08-19 | 2008-11-11 | Nec Electronics Corporation | Production process for manufacturing such semiconductor package |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476481B2 (en) | 1998-05-05 | 2002-11-05 | International Rectifier Corporation | High current capacity semiconductor device package and lead frame with large area connection posts and modified outline |
| JP4248953B2 (ja) | 2003-06-30 | 2009-04-02 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| WO2007036757A1 (en) * | 2005-09-27 | 2007-04-05 | Infineon Technologies Ag | Wire-bonded semiconductor component and manufacturing method thereof |
| JP2008085369A (ja) * | 2007-12-17 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
| JP2015019115A (ja) * | 2014-10-28 | 2015-01-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550648A (en) * | 1978-10-06 | 1980-04-12 | Mitsubishi Electric Corp | Resin sealing type semiconductor device |
| JPS5678562U (ja) * | 1979-11-22 | 1981-06-25 |
-
1988
- 1988-09-26 JP JP63238742A patent/JP2714037B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449370B2 (en) | 2002-08-19 | 2008-11-11 | Nec Electronics Corporation | Production process for manufacturing such semiconductor package |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287535A (ja) | 1990-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7586180B2 (en) | Semiconductor packaging device comprising a semiconductor chip including a MOSFET | |
| US7554210B2 (en) | Semiconductor device with semiconductor chip mounted in package | |
| US7227198B2 (en) | Half-bridge package | |
| US20120267682A1 (en) | Semiconductor device | |
| US7274092B2 (en) | Semiconductor component and method of assembling the same | |
| US6633080B2 (en) | Semiconductor device | |
| KR20010018990A (ko) | 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지 | |
| KR980006178A (ko) | 칩 사이즈 반도체 패키지 및 그 제조 방법 | |
| US20200176367A1 (en) | Thin profile power semiconductor device package having face-to-face mounted dice and no internal bondwires | |
| JP3675603B2 (ja) | 半導体装置 | |
| JP2714037B2 (ja) | 半導体装置 | |
| US6476495B2 (en) | Transistor which can minimize the DC resistance of the wiring and lead formed on a semiconductor chip | |
| TWI761123B (zh) | 封裝結構 | |
| JP3920753B2 (ja) | 半導体装置及びそれを組み込んだ電子装置 | |
| JP2588283B2 (ja) | 樹脂封止型半導体装置 | |
| US20080036070A1 (en) | Bond Wireless Package | |
| JPS62192641U (ja) | ||
| JPS61236144A (ja) | レジンモ−ルド型半導体装置 | |
| JPH0739237Y2 (ja) | 半導体装置 | |
| KR100539580B1 (ko) | 반도체 패키지의 구조 | |
| KR20010045680A (ko) | 리드 온 칩형 반도체 칩 패키지 | |
| JPS62152135A (ja) | 半導体装置 | |
| JPH06132475A (ja) | 半導体パッケージ | |
| JPH11121677A (ja) | 樹脂封止型半導体装置 | |
| KR970030744A (ko) | 다이패드를 가로질러 연장.형성된 내부리드를 갖는 리드프레임을 적용한 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071031 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |