TWI570858B - 半導體封裝結構 - Google Patents

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Description

半導體封裝結構
本發明是有關於一種半導體封裝結構，且特別是有關於一種引腳高度不等高的半導體封裝結構。
傳統半導體元件為了降低訊號串音(cross-talk)的干擾，需要在每隔數根引腳選擇一引腳做為接地引腳(grounding lead)。然而，這樣雖然可降低訊號串音干擾，卻會減少訊號引腳的數量。
因此，如何在不減少可利用之訊號引腳的數量下去降低訊號串音的干擾，是本技術領域業者努力方向之一。
本發明係有關於一種半導體封裝結構，可降低串音干擾，有利於高速訊號的傳輸。
根據本發明之一實施例，提出一種半導體封裝結構。半導體封裝結構包括一導電架、一晶片及一封裝體。導電架包括一承載盤及數根引腳。此些引腳之二者的高度位置係不等高。晶片設於承載盤。封裝體包覆晶片及各引腳的一部分。
根據本發明之一實施例，提出一種半導體封裝結構。半導體封裝結構包括一導電架、一晶片及一封裝體。導電架 包括一承載盤及數根引腳。此些引腳之二者的至少一部分係錯位。晶片設於承載盤。封裝體包覆晶片及各引腳的一部分。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧半導體封裝結構
110‧‧‧晶片
120‧‧‧封裝體
130‧‧‧焊線
140‧‧‧導電架
141‧‧‧承載盤
142、142_1、142_2、142_3‧‧‧引腳
1421‧‧‧外引腳
1421a‧‧‧第一端
1421b‧‧‧直立部
1422‧‧‧內引腳
1422a‧‧‧第二端
d‧‧‧第一間距
D1‧‧‧眼寬
x‧‧‧第二間距
第1圖繪示依照本發明一實施例之半導體封裝結構的局部示意圖。
第2圖，其繪示第1圖之半導體封裝結構的局部a’的放大圖。
第3圖繪示第1圖之半導體封裝結構的訊號傳輸的眼圖。
第4圖繪示第1圖之半導體封裝結構的局部b’的放大圖。
第5圖繪示第4圖之半導體封裝結構沿方向5-5’的剖視圖。
請參照第1圖，其繪示依照本發明一實施例之半導體封裝結構的局部示意圖。半導體封裝結構100包括晶片110、封裝體120、數條焊線130及導電架140。
導電架140包括承載盤141及數根引腳142。承載盤141可電連接於電路板(未繪示)的接地電位，以做為半導體封裝結構100的接地端。晶片110設於承載盤141上，並以焊線130電連接晶片110與導電架140的引腳142，使晶片110可透過焊線130及引腳142電連接於電路板。封裝體120包覆晶片110、焊線130及各引腳142的一部分，以保護此些元件。
請參照第2圖，其繪示第1圖之半導體封裝結構的局部 a’的放大圖。本實施例中，此些引腳142之二者的高度位置係不等高(或說是錯位)。各引腳142包括外引腳1421及內引腳1422，上述封裝體120包覆內引腳1422及外引腳1421的一部分，並露出外引腳1421的第一端1421a。
如第2圖所示，相鄰二外引腳1421的高度位置是不等高。在一實施例中，只有半導體封裝結構100的一些外引腳1421的任相鄰二者的高度位置是不等高；另一實施例中，半導體封裝結構100的全部外引腳1421的任相鄰二者的高度位置是不等高。
由於相鄰二外引腳1421的高度位置是不等高，可降低此些引腳142的訊號串音之間的互擾，進而可提升高速訊號的傳輸品質。此外，由於訊號串音干擾可由引腳的錯位配置來改善，因此可減少接地用的引腳數量，甚至是不需任何接地引腳，使整個半導體封裝結構100只有承載盤141接地。這樣一來，半導體封裝結構100具有更多的引腳142或其全部引腳142可做為訊號引腳。
再者，由於訊號串音干擾可由引腳的錯位配置來改善，因此可增加訊號傳輸速度。依據訊號模擬測試，相較於引腳等高配置，訊號傳輸的時間餘量可增加約2%至約21%之間的一比例值。傳輸速度可視錯位的引腳數量而定，例如，當錯位的引腳數量愈多，訊號傳輸的時間餘量愈多(表示傳輸速度愈快)，反之則愈少(表示傳輸速度愈慢)。
依據訊號模擬測試，相較於引腳等高配置，本發明實施例之半導體封裝結構100的引腳142_2與鄰近之引腳142_1之間的互感 值可降低約6%至約12%之間的一比率值；相似地，半導體封裝結構100的引腳142_2與鄰近之引腳142_3之間的互感值可降低約6%至約12%之間的一比率值。此外，相較於引腳等高配置，本發明實施例之半導體封裝結構100的引腳142_2與鄰近之引腳142_1之間的互容值可降低約42%至約47%之間的一比率值；相似地，本發明實施例之半導體封裝結構100的引腳142_2與鄰近之引腳142_3之間的互容值可降低約42%至約47%之間的一比率值。可見，由於本發明實施例之引腳的錯位配置或不等高配置，可有效降低數根引腳的串音之間的互擾。
如第3圖所示，其繪示第1圖之半導體封裝結構的訊號傳輸的眼圖。眼圖(eye diagram)是一項時間分析工具，讓使用者能夠清楚看見時間和強度的誤差。在第3圖之眼圖中，虛線表示引腳實質上等高的訊號傳輸特性，而實線表示本發明實施例之半導體封裝結構100的訊號傳輸特性。當訊號傳輸品質愈好時，眼圖的眼寬(eye width)D1愈大。如第3圖所示，在訊號傳輸測試(如晶片110發出訊號)時，相較於傳統半導體封裝結構(如虛線所示)，由於本發明實施例之半導體封裝結構100可降低此些引腳142的訊號串音之間的互擾，因此，半導體封裝結構100的眼寬D1(如實線所示)愈大；相似地，本發明實施例之半導體封裝結構100的訊號接收測試(如晶片110接收訊號)的眼圖特性具有相似優良現象，容此不再贅述。
此外，外引腳1421以其第一端1421a電性接觸於電路板(未繪示)的接墊。外引腳1421的第一端1421a的位置可配合 電路板之接墊的設計。例如，當電路板之數個接墊實質上等高時，本實施例中之對應的數個外引腳1421的第一端1421a的高度位置配合地實質上等高。如此，可使半導體封裝結構100的引腳142確實與電路板的接墊接觸。
此外，相鄰二外引腳1421的前後位置實質上相同。例如，各外引腳1421包括一連接於第一端1421a的直立部1421b，直立部1421b從封裝體120露出。本實施例中，數根外引腳1421的直立部1421b的前後位置實質上相同。
請參照第4圖，其繪示第1圖之半導體封裝結構的局部b’的放大圖。本實施例中，相鄰二內引腳1422的高度位置也可以不等高。例如，各內引腳1422具有第二端1422a，相鄰二第二端1422a的高度位置是不等高。此外，在一實施例中，可只有半導體封裝結構100的一些內引腳1422的任相鄰二者的高度位置是不等高；另一實施例中，半導體封裝結構100的全部內引腳1422的任相鄰二者的高度位置是不等高。
請參照第5圖，其繪示第4圖之半導體封裝結構沿方向5-5’的剖視圖。本實施例中，相鄰二引腳142的高度位置是不等高，不相鄰二引腳142的高度位置實質上等高。例如，如第5圖所示，數根內引腳1422的第二端1422a排列成不同高度位置的二排。另一實施例中，數根內引腳1422的第二端1422a可排列成不同高度位置的三排或三排以上。
如第5圖所示，引腳142包括依序排列的第一引腳 142_1、第二引腳142_2及第三引腳142_3。第一引腳142_1與第三引腳142_3的高度位置實質上等高。第一引腳142_1與第三引腳142_3之間具有第一間距d，第一引腳142_1與第二引腳142_2之間具有第二間距x，其中第二間距x大於第一間距d之半，即xd/2。也就是說，只要第二間距x大於第一間距d之半即可有效增加相鄰二引腳142的錯位間距，進而降低訊號串音之間的互擾。
綜上可知，本發明實施例之半導體封裝結構100的一些或全部引腳142的任相鄰二者可高低且/或前後錯位，以增加彼此的間距，進而降低彼此之間訊號串音的干擾。至於引腳142的錯位方式及/或錯位間距並不本發明實施例所限。此外，不限於引腳142的整根與鄰近引腳142的整根錯位，也可以是引腳142的局部與鄰近引腳142的對應部分錯位，而其餘部位可實質上對齊；也就是說，只要至少二引腳142的至少一部分彼此錯位即可。此外，錯位方向例如是前後方向(如半導體封裝結構100的側向或橫向)、上下方向(如半導體封裝結構100的直向)或斜向(如與半導體封裝結構100底面之間夾一介於0度至90度之間的夾角)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體封裝結構
120‧‧‧封裝體
142_1、142_2、142_3‧‧‧引腳
1421‧‧‧外引腳
1421a‧‧‧第一端
1421b‧‧‧直立部
1422‧‧‧內引腳

Claims (11)

  1. 一種半導體封裝結構，包括：一導電架，包括：一承載盤；及複數根引腳，各該引腳具有一內引腳，相鄰二該內引腳的高度位置係不等高；一晶片，設於該承載盤上；以及一封裝體，包覆該晶片及各該引腳的該內引腳。
  2. 如申請專利範圍第1項所述之半導體封裝結構，其中各該引腳具有一從該封裝體露出之一外引腳，相鄰二該外引腳的高度位置是不等高。
  3. 如申請專利範圍第1項所述之半導體封裝結構，其中各該引腳具有一從該封裝體露出之一外引腳，相鄰二該外引腳的前後位置實質上相同。
  4. 如申請專利範圍第1項所述之半導體封裝結構，其中各該引腳具有一從該封裝體露出之一外引腳，各該外引腳具有一第一端，相鄰二該第一端的高度位置實質上等高。
  5. 如申請專利範圍第1項所述之半導體封裝結構，其中各該內引腳具有一第二端，相鄰二該第二端的高度位置是不等高。
  6. 如申請專利範圍第1項所述之半導體封裝結構，其中相鄰二該引腳的高度位置是不等高，不相鄰的二該引腳的高度位置是實質上等高。
  7. 如申請專利範圍第6項所述之半導體封裝結構，其中各該內引腳具有一第二端，該些第二端排列成不同高度位置的複數排。
  8. 如申請專利範圍第1項所述之半導體封裝結構，其中該些引腳包括依序排列的一第一引腳、一第二引腳及一第三引腳，該第一引腳與該第三引腳之間具有一第一間距，該第一引腳與該第二引腳之間具有一第二間距，其中該第二間距大於該第一間距之半。
  9. 如申請專利範圍第8項所述之半導體封裝結構，其中該第一引腳與該第三引腳的高度位置實質上等高。
  10. 如申請專利範圍第1項所述之半導體封裝結構，其中該半導體封裝結構中只有該承載盤用以接地。
  11. 如申請專利範圍第1項所述之半導體封裝結構，，其中該些引腳之二者的至少一部分係彼此錯位。
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