KR20010046228A - 적층형 패키지 - Google Patents

Abstract

본 발명의 적층형 패키지는 상,하부 단품 패키지가 적층되어 있고, 그와 같이 적층된 하부 단품 패키지의 내부에 설치된 컨넥터(15)에 의하여 상부 단품 패키지의 리드(12)와 하부 단품 패키지의 리드(12')가 전기적으로 연결되어 있어서, 적층형 패키지를 경박단소화 시킴과 아울러 그에따른 실장면적을 감소 시키는 효과가 있다.

Description

적층형 패키지{STACKED PACKAGE}

본 발명은 적층형 패키지에 관한 것으로, 특히 여러개의 패키지를 적층하여 메모리 용량을 증대시킴과 아울러 실장면적을 적게 차지할 수 있도록 하는데 적합한 적층형 패키지에 관한 것이다.

메모리 반도체의 메모리 용량을 증대시키기 위한 방법으로 단품 패키지들을 적층하여 사용하는 방법이 소개되고 있는 바, 그 중 한예를 들어 설명하면 다음과 같다.

도 1은 종래 적층형 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 종래의 적층형 패키지는 칩(1)의 상면에 리드(2)의 인너리드(2a)들이 배치되어 있으며, 그 인너리드(2a)들과 칩(1)들은 금속와이어(3)로 전기적인 연결이 이루어져 있고, 상기 칩(1), 금속와이어(3), 인너리드(2a)는 봉지제(4)로 몰딩되어 있으며, 상기 인너리드(2a)에 연결됨과 아울러 봉지제(4)의 외측으로 돌출되도록 아웃리드(2b)들이 형성되어 하부 단품 패키지(5)를 이루고, 그와 동일한 구조로 되어 있는 상부 단품 패키지(5')가 하부 단품 패키지(5)의 상측에 적층된 상태로 상,하측의 아웃리드(2b)(2b')들이 솔더(6)로 접합되어 있다.

상기와 같이 구성되어 있는 본 발명 적층형 패키지는 상,하부 단품 패키지(5)(5')를 별도로 제작한 다음, 적층하여 패키지를 완성한다.

즉, 칩(1)의 상면에 인너리드(2a)들을 배치하고, 그 인너리드(2a)들과 칩(1)을 금속와이어(3)로 와이어본딩하며, 칩(1), 인너리드(2a), 금속와이어(3)의 일정부분을 감싸도록 봉지제(4)로 몰딩작업을 실시한 다음, 봉지제(4)의 외측으로 돌출된 아웃리드(5)를 포밍하여 하부 단품 패키지(5)를 완성한 다음, 동일 공정을 제작된 상부 단품 패키지(5')를 하부 단품 패키지(5)의 상측에 얹어 놓고, 상,하측의 아웃리드(2b)(2b')들을 솔더(6)로 솔더링접합하여 적층작업을 완료한다.

그러나, 상기와 같이 구성되어 있는 종래 적층형 패키지는 아웃리드(5)(5')들이 봉지제(4)(4')의 외부로 돌출되어 있어서, 실장시 면적을 넓게 차지하는 문제점이 있었고, 적층시에는 그와 같은 아웃리드(5)(5')들을 일일이 솔더(6)로 접합하여야 하기 때문에 작업이 어려운 문제점이 있었다.

상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 실장면적을 적게 차지하면서도 적층작업이 용이한 적층형 패키지를 제공함에 있다.

도 1은 종래의 적층형 패키지의 구성을 보인 종단면도.

도 2는 본 발명 적층형 패키지의 일실시예를 보인 단면도.

도 3은 본 발명에서의 컨넥터를 부분절결하여 보인 사시도.

도 4a 내지 도 4e는 본 발명의 상부 단품 패키지의 제조순서를 보인 단면도.

도 5a 내지 도 5e는 본 발명의 하부 단품 패키지의 제조순서를 보인 단면도.

도 6은 본 발명의 일실시예에 따른 적층방법을 설명하기 위한 단면도.

도 7은 본 발명 적층형 패키지의 다른 실시예를 보인 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

11,11' : 상,하부 반도체 칩 12,12' : 상,하부 리드

13,13' : 상,하부 금속와이어 14,14' : 상,하부 봉지제

15 : 컨넥터 16 : 연결관

16a : 플랜지 17 : 솔더

22,22' : 연결용 컨넥터

상기와 같은 본 발명의 목적을 달성하기 위하여 상,하부 반도체 칩과, 그 상,하부 반도체 칩의 하면에 각각 설치되는 복수개의 상,하부 리드와, 그 상,하부 리드와 상,하부 반도체 칩을 전기적으로 연결하는 복수개의 상,하부 금속와이어와, 상기 상,하부 리드의 양단부 하면이 외부로 노출됨과 아울러 상,하부 칩을 각각 감싸도록 몰딩되는 상,하부 봉지제와, 상기 상부 리드와 하부 리드가 연결되도록 하부 봉지제의 내측에 설치되는 복수개의 컨넥터를 구비하여서 구성되는 것을 특징으로 하는 적층형 패키지가 제공된다.

이하, 상기와 같이 구성되는 본 발명 적층형 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.

도 2는 본 발명 적층형 패키지의 일실시예를 보인 단면도로서, 도시된 바와 같이, 본 발명 적층형 패키지는 상부 칩(11)과 하부 칩(11')이 일정 높이차를 두고 상,하측에 위치되어 있고, 그 상,하부 칩(11)(11')의 하면 양측으로는 각각 외측방향으로 하향경사지도록 절곡된 상,하부 리드(12)(12')들이 절연성 접착제(미도시)로 부착되어 있으며, 그 상,하부 리드(12)(12')와 상,하부 칩(11)(11')들은 각각 상,하부 금속와이어(13)(13')로 전기적인 연결이 이루어져 있고, 상기 상부 칩(11), 상부 금속와이어(13), 상부 리드(12)를 감싸도록 상부 봉지제(14)가 몰딩됨과 아울러 그 상부 봉지제(14)의 하측에 하부 칩(11'), 하부 금속와이어(13'), 하부 리드(12')를 감싸도록 하부 봉지제(14')가 몰딩되어 있으며, 그 하부 봉지제(14')의 내부에는 하부 리드(12')와 상기 상부 리드(12)를 전기적으로 연결되도록 다수개의 컨넥터(15)들이 설치되어 있다.

상기 컨넥터(15)는 도 3에 도시된 바와 같이, 상,하부 플랜지(16a)가 일체로 구비된 원통형의 연결관(16)과 그 연결관(16)의 내부에 채워짐과 아울러 전체 표면에 도포되어 있는 솔더(17)로 구성되어 있다.

도면중 미설명 부호 20은 솔더 크림이다.

상기와 같이 구성되는 본 발명 적층형 패키지는 도 4a와 같은 상부 리드(12)의 하면에 절연성접착제를 이용하여 도 4b에서와 같이 상부 칩(11)을 고정부착하는 다이본딩을 실시하고, 도 4c와 같이 상기 상부 리드(12)와 상부 칩(11)의 챕패드를 상부 금속와이어(13)로 연결하는 와이어본딩을 실시하며, 그와 같이 리드(12)가 와이어본딩된 칩(11)을 몰딩금형(18)의 내부에 넣고, 도 4d와 같이 몰딩작업을 실시하여 상부 봉지제(14)를 형성함과 동시에 도 4e와 같은 상부 단품 패키지(19)를 제작한다.

그런 다음, 도 5a와 같이 하부 리드(12')의 하측에 컨넥터(15)를 접합하고, 그와 같이 컨넥터(15)의 접합된 하부 리드(12')의 하면에 도 5b와 같이 하부 반도체 칩(11')을 고정부착하며, 도 5c와 같이, 하부 반도체 칩(11')의 칩패드와 하부 리드(12')를 하부 금속와이어(13')로 와이어본딩한 다음, 도 5d와 같이 그 와이어본딩된 칩(11')를 몰딩금형(18')에 넣고 몰딩하여 하부 봉지제(14')를 형성함과 아울러 도 5e와 같이 하부 단품 패키지(19')를 완성한다.

그와 같이 완성된 하부 단부 패키지(19')의 하면으로 노출된 컨넥터(15)의 하면에 솔더 크림(20)을 도포하고, 도 6에서와 같이 하부 단품 패키지(19')를 뒤집은 상태에서 솔더 크림(20)이 도포된 컨넥터(15)의 노출면에 상부 단품 패키지(19)의 리드(12) 노출면에 일치되도록 정렬하여 얹어 놓은 다음, 리플로우 퍼내스를 통과시켜서 리플로우를 실시함으로써 본 발명의 일실시예에 따른 적층형 패키지(21)를 완성하게 된다.

도 7은 본 발명 적층형 패키지의 다른 실시예를 보인 단면도로서, 도시된 바와 같이, 기본적인 구조는 도 2의 일실시예와 유사하다.

다만, 실장상태를 기준으로 상부 단품 패키지의 리드(12)의 하측으로는 연결용 컨넥터(22)를 설치하여 하부 단품 패키지의 컨넥터(15)에 연결되도록 되어 있고, 하부 단품 패키지의 리드(12')의 하측에도 연결용 컨넥터(22')를 설치함과 아울러 그 하단부에 솔더볼(23)을 부착하여 외부단자가 되도록 하였다.

이상에서 상세히 설명한 바와 같이, 본 발명 적층형 패키지는 비엘피형의 단품 패키지를 상,하측에 적층하되, 하측의 단품 패키지 내부에 컨넥터를 설치하여 상,하부 리드가 연결되도록 함으로써, 리드가 외부로 돌출되지 않는 상태에서 적층이 이루어지므로 경박단소화의 실현에 따른 피시비 상에서의 실장면적을 적게 차지하는 효과가 있고, 상,하부 단품 패키지를 리플로우에 의하여 일시에 접합하므로 적층이 용이한 효과가 있다.

Claims (3)

1. 상,하부 반도체 칩과, 그 상,하부 반도체 칩의 하면에 각각 설치되는 복수개의 상,하부 리드와, 그 상,하부 리드와 상,하부 반도체 칩을 전기적으로 연결하는 복수개의 상,하부 금속와이어와, 상기 상,하부 리드의 양단부 하면이 외부로 노출됨과 아울러 상,하부 칩을 각각 감싸도록 몰딩되는 상,하부 봉지제와, 상기 상부 리드와 하부 리드가 연결되도록 하부 봉지제의 내측에 설치되는 복수개의 컨넥터를 구비하여서 구성되는 것을 특징으로 하는 적층형 패키지.
2. 제 1항에 있어서, 상기 컨넥터는 상,하부 플랜지가 일체로 구비된 원통형의 연결관과 그 연결관의 내부에 채워짐과 아울러 전체 표면에 도포되어 있는 솔더로 구성되는 것을 특징으로 하는 적층형 패키지.
3. 제 1항에 있어서, 상기 상,하부 리드의 하측에 연결용 컨넥터가 더 구비되는 것을 특징으로 하는 적층형 패키지.