KR100253393B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 종래 반도체 패키지는 아웃리드가 몰딩부의 양측으로 돌출형성되어 있어서, 경박단소화에 한계가 있을뿐아니라, 피시비에 실장시 실장면적을 많이 차지하는 문제점이 있었다. 본 발명 반도체 패키지(15)는 외부단자가 되는 리드(13)들을 몰딩부(14)의 내측에 위치되도록 설계하여 패키지(15)를 경박단소화시킴과 동시에 피시비에서의 실장면적을 감소시키는 효과가 있고, 또한 본 발명의 패키지를 적층시에 패키지의 노출된 리드 상,하면을 범프로 연결하는 방법으로 용이하게 적층할 수 있는 효과가 있다.

Description

반도체 패키지
본 발명은 반도체 패키지에 관한 것으로, 특히 패키지를 경박단소화시킬뿐만 아니라, 적층이 용이하고, 실장면적을 감소시키도록 하는데 적합한 반도체 패키지에 관한 것이다.
도1은 일반적인 반도체 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 일반적인 반도체 패키지는 리드 프레임(1)의 패들(1a) 상면에 반도체 칩(2)이 접착제(3)로 고정부착되어 있고, 그 칩(2)의 주변에는 다수개의 인너리드(1b)가 설치되어 있어서 상기 칩(2)의 상면에 형성되어 있는 칩패드(2a)들과 인너리드(1b)들은 각각 금속와이어(4)로 연결되어 있으며, 상기 칩(2), 금속와이어(4), 인너리드(1b)들의 일정부분을 감싸도록 칩(2)을 보호하기 위한 몰딩부(5)가 형성되어 있고, 몰딩부(5)의 외측으로는 상기 인너리드(1b)들에 연장되도록 아웃리드(1c)들이 소정형태로 절곡형성되어 있다.
상기와 같이 구성되어 있는 일반적인 반도체 패키지는 패들(1a)의 상면에 접착제(3)로 반도체 칩(2)을 고정부착하는 다이본딩을 실시하고, 상기 반도체 칩(2)의 상면에 형성되어 있는 칩패드(2a)들과 인너리드(1b)들을 금속와이어(4)로 연결하는 와이어본딩을 실시하며, 상기 칩(2), 금속와이어(4), 인너리드(1b)들의 일정부분을 감싸도록 칩(2)을 보호하기 위한 몰딩부(5)가 형성하는 몰딩공정을 실시하고, 트리밍/포밍공정을 실시하여 패키지(6)를 완성한다.
그리고, 상기와 같이 구성되어 있는 반도체 패키지(6)는 상측에 다른 반도체 패키지(6')를 위치시키고, 상, 하부에 위치한 아웃리드(1c)(1c')들을 각각 납땜으로 고정하고, 적층된 반도체 패키지(6')의 상부에 동일한 방법으로 또다른 패키지(6")를 얹어놓고, 아웃리드(1c)(1c')들을 납땜고정하는 방법으로 적층하여 도2에 도시된 바와 같은 적층형 패키지(7)를 완성하게 된다.
그러나, 상기와 같이 구성되어 있는 반도체 패키지 및 그 반도체 패키지를 이용한 적층형 패키지는 아웃리드(1c)들이 몰딩부(5)의 외측으로 돌출형성되어 있어서 피시비의 실장면적을 감소시키는데 한계가 있는 문제점이 있었다.
또한, 상기와 같이 구성된 패키지를 적층하여 메모리를 확장시에 적층되는 패키지(6)(6')(6")들의 아웃리드(1c)(1c')(1c")들을 일일이 납땜고정하므로 적층이 어려울뿐만 아니라, 시간이 많이 소용되어 생산성이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 여러 문제점을 갖지 않는 반도체 패키지 및 그 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 패키지를 피시비에 실장시 실장면적을 감소시키도록 하는데 적합한 반도체 패키지를 제공함에 있다.
본 발명의 또다른 목적은 적층이 용이하고, 생산성을 향상시키도록 하는데 적합한 반도체 패키지를 제공함에 있다.
도1은 종래 반도체 패키지의 구성을 보인 종단면도.
도2는 종래 적층형 패키지의 구성을 보인 사시도.
도3은 본 발명 반도체 패키지의 구성을 보인 종단면도.
도4는 본 발명 반도체 패키지를 적층한 상태를 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 칩 12 : 범프
13 : 리드 14 : 몰딩부
상기와 같은 본 발명의 목적을 달성하기 위하여 반도체 칩과, 그 칩의 하면에 형성된 칩패들에 각각 연결되도록 설치되어 있는 다수개의 범프와, 그 범프에 연결되도록 칩의 하부에서 외측방향으로 상향절곡되도록 설치되어 있는 다수개의 리드와, 그 리드의 상단부와 하단부를 외부로 노출시킴과 아울러 상기 칩, 범프, 리드들의 일정부분을 감싸도록 에폭시로 몰딩한 몰딩부를 구비하여서 구성되는 반도체 패키지가 제공된다.
상기와 같이 구성되어 있는 본 발명 반도체 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도3은 본 발명 반도체 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 본 발명 반도체 패키지는 반도체 칩(11)의 하면 양측에 칩패드(미도시)가 다수개 형성 되어 있고, 그 칩패드(미도시)들의 하면에는 각각 범프(12)가 형성되어 있다.
그리고, 상기 범프(12)의 하면에는 "Z"자형 리드(13)의 하단부 상면이 접속되도록 다수개의 리드(13)가 나열설치되어 있고, 그 리드(13)의 상, 하단부 상, 하면을 외부로 노출시킴과 아울러 상기 칩(11), 범프(12), 리드(13)의 일정부분을 감싸도록 에폭시로 몰딩부(14)가 형성되어 있다.
상기와 같이 구성되어 있는 반도체 패키지(15)는 칩(11)에 형성되어 있는 다수개의 칩패드(미도시)에 각각 범프(12)를 형성하고, 그 다수개의 범프(12)가 "Z"자형 리드(13)의 하단부 상면에 부착되도록 칩(11)을 리드(13)들의 상면에 부착하며, 상기 리드(13)들의 상, 하단부 상, 하면을 노출시킴과 아울러, 상기 칩(11), 범프(12), 리드(13)의 일정부분을 감싸도록 에폭시로 몰딩부(14)를 형성하여 패키지(15)를 완성한다.
상기와 같이 구성되는 단품 반도체 패키지(15)의 상면에 노출된 다수개의 리드(13)상면에 각각 범프(20)를 형성하고, 그 범프(20)들의 상면에 각각 다른 패키지(15')의 리드(13')하면이 부착되도록 적층하며, 그 다른 패키지(15')의 몰딩부(14')상면에 노출된 다수개의 리드(13') 상면에 범프(20')를 형성하고, 그 범프(20')들의 상면에 또다른 패키지(15")의 몰딩부(14")하면에 노출된 리드(13")들의 하면이 각각 부착되도록 적층하여 도4에 도시된 바와 같은 적층형 패키지(21)를 구성하게 된다.
상기와 같이 구성되어 있는 본 발명 반도체 패키지는 외부단자가 되는 리드들을 몰딩부의 내측에 위치되도록 설계하여 패키지를 경박단소화시킴과 동시에 피시비의 실장면적을 감소시키는 효과가 있고, 또한 본 발명의 패키지를 적층시에 패키지의 노출된 리드 상, 하면을 범프로 연결하는 방법으로 용이하게 적층할 수 있는 효과가 있다.

Claims (2)

  1. 반도체 칩과, 그 칩의 하면에 형성된 칩패들에 각각 연결되도록 설치되어 있는 다수개의 범프와, 그 범프에 연결되도록 칩의 하부에서 외측방향으로 상향절곡되도록 설치되어 있는 다수개의 리드와, 그 리드의 상단부와 하단부를 외부로 노출시킴과 아울러 상기 칩, 범프, 리드들의 일정부분을 감싸도록 에폭시로 몰딩한 몰딩부를 구비하여서 구성되는 반도체 패키지.
  2. 제1항에 있어서, 상기 리드는 "Z"자형으로 형성되어 있는 것을 특징으로 하는 반도체 패키지.
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