JP2007123753A - インターポーザ、半導体チップユニットおよび半導体チップ積層モジュール、ならびに製造方法 - Google Patents

Abstract

【課題】 貫通電極を形成することなく半導体チップを積層実装することのできるインターポーザ、ならびにこのインターポーザを用いた半導体チップユニットおよび半導体チップ積層モジュールを提供する。
【解決手段】 ベース基材３１に設けられた貫通電極３２、ベース基材３１の第一主面に設けられた薄膜配線層３３、および薄膜配線層３３の第一主面に設けられたポスト電極３４を備え、貫通電極３２、薄膜配線層３３、およびポスト電極３４は互いに電気的接続されており、薄膜配線層３３の第一主面におけるポスト電極３４で囲まれた領域に搭載される半導体チップ１の表面端子電極１４を、薄膜配線層３３の表面電極パッドと接合させ、薄膜配線層３３を通して再配線して、ポスト電極３４に電気的接続し、さらにこのポスト電極３４から、ベース基材３１の貫通電極３２を通して再配線して、ベース基材３１の第二主面に設けられた端子電極３５に電気的接続する。
【選択図】 図１

Description

本願発明は、ＬＳＩ等の半導体チップの三次元実装に有用なインターポーザ、このインターポーザを用いた半導体チップユニットおよび半導体チップ積層モジュール、ならびにこれらの製造方法に関するものである。

従来、図２５および図２６に例示したように、複数の半導体チップ１を配線基板２’上に積層する三次元実装では、積層前に個々の半導体チップ１に貫通電極１１を形成することがしばしば行われている（たとえば特許文献１−３参照）。

貫通電極１１は、半導体チップ１を厚み方向に貫通して、表裏の外部電極１２間を垂直方向に電気的に接続するものであり、貫通ビアあるいはスルービアとも呼ばれる。

図２５では、４層の半導体チップ１が配線基板２’上に積層されており、各層は、各々の貫通電極１１によって互いに電気的接続され、且つ配線基板２’の裏面に形成された半田ボール２１に電気的接続されている。また、各層はエポキシ系樹脂等の樹脂材１３によって封止されている。

しかしながら、貫通電極１１の形成には、半導体チップ１そのものの作製工程に複雑な加工を行う工程を追加する必要があり、全体の工程が煩雑なものとなってしまう。工程の煩雑化は、単に大幅なコストアップを招くだけでなく、半導体チップ１の回路特性の劣化、あるいは長期寿命信頼性に悪影響を及ぼす可能性もある。

そこで、貫通電極１１を形成することなく半導体チップ１を積層実装する手法が、既にいくつか提案されている（たとえば特許文献４，５参照）。

特許文献４，５では、導電性の突起部あるいは接続ランドと呼ぶ突出部位を設けた絶縁基板に半導体チップをフリップチップ実装し、突出部位を介して垂直方向に電気的接続させて積層実装している。

特許文献４における突起部は、絶縁基板上の半導体チップの実装面からの高さとほぼ同じ高さになるように設けられ、特許文献５における接続ランドは、絶縁基板の表面から厚さ方向に最も突き出た部位となるように設けられている。

特開２００３−４６０５７号公報 特開２００１−５３２１８号公報 特開平１０−２２３８３３号公報 特開２００３−３４７５０１号公報 特開２００２−１７６１３５号公報

本願発明は、以上のとおりの事情に鑑み、上記従来技術とは異なるさらに別の、貫通電極を形成することなく半導体チップを積層実装することのできるインターポーザ、このインターポーザを用いた半導体チップユニットおよび半導体チップ積層モジュール、ならびにこれらの製造方法を提供することを課題としている。

本願発明のインターポーザは、上記の課題を解決するものとして、第１には、ベース基材に設けられた貫通電極、ベース基材の第一主面に設けられた薄膜配線層、および薄膜配線層の第一主面に設けられたポスト電極を備え、貫通電極、薄膜配線層、およびポスト電極は互いに電気的接続されており、薄膜配線層の第一主面に搭載される半導体チップの表面端子電極を、薄膜配線層の表面電極パッドと接合させ、薄膜配線層を通して再配線して、ポスト電極に電気的接続し、さらにこのポスト電極から、ベース基材中の貫通電極を通して再配線して、ベース基材の第一主面とは反対側の第二主面に設けられた端子電極に電気的接続することを特徴とする。

第２には、ポスト電極が、半導体チップの実装高さよりも低くないことを特徴とする。

第３には、ポスト電極が、薄膜配線層の第一主面における半導体チップの搭載部位以外の部位に配設されていることを特徴とする。

第４には、ポスト電極が、薄膜配線層の第一主面の周辺部、もしくは周辺部以外の部位に配設されていることを特徴とする請求項３記載のインターポーザ。

第５には、ポスト電極の外部表面の一部もしくは全面に接合用金属膜が被覆されていることを特徴とする。

第６には、薄膜配線層が、微細配線が可能な、複数の有機系の絶縁層と複数の薄膜金属層によって構成される多層の薄膜配線層であることを特徴とする。

第７には、薄膜配線層が、電気信号の伝送特性を向上させる配線構造を有していることを特徴とする。

第８には、配線構造が、ストリップ構造またはマイクロストリップ構造であることを特徴とする。

第９には、多薄膜配線層の絶縁材料が、低誘電率材料であることを特徴とする。

第１０には、ベース基材が、電気絶縁性および高熱伝導性を有する非有機系材料からなることを特徴とする。

第１１には、前記非有機系材料が、シリコン、炭化珪素、窒化アルミニウムのいずれかであることを特徴とする。

第１２には、ベース基材に、前記貫通電極と同じ構造を有するサーマルビアが設けられていることを特徴とする。

第１３には、薄膜配線層に、サーマルビアが設けられていることを特徴とする。

第１４には、ベース基材にサーマルビアが設けられ、薄膜配線層にサーマルビアが設けられており、それぞれのサーマルビアが直結されていることを特徴とする。

第１５には、ベース基材の厚みが、搭載対象の半導体チップよりも厚いことを特徴とする。

第１６には、ウエハに複数形成されていることを特徴とする。

第１７には、ウエハに形成されている複数のベース基材それぞれに貫通電極、薄膜配線層、およびポスト電極が備えられてなることを特徴とする。

また、本願発明の半導体チップユニットは、第１８には、前記インターポーザにおける薄膜配線層上に半導体チップが搭載されていることを特徴とする。

そして、本願発明の半導体チップ積層モジュールは、第１９には、前記半導体チップユニットが、ポスト電極を下層におけるベース基材の端子電極に接合して、積層されていることを特徴とする。

第２０には、上層の半導体チップユニットにおける半導体チップと下層の半導体チップユニットにおけるベース基材とが、樹脂材または低融点金属材を介して接合されていることを特徴とする。

第２１には、半導体チップユニットにおける半導体チップとインターポーザの薄膜配線層との間が、樹脂材で封止されていることを特徴とする。

本願発明のインターポーザの製造方法は、第２２には、前記インターポーザを製造する方法であって、ウエハに形成されている複数のベース基材それぞれに貫通電極、薄膜配線層、およびポスト電極を形成することを特徴とする。

第２３には、ウエハに形成されている複数のベース基材それぞれに貫通電極を形成し、各ベース基材の第一主面に、貫通電極と電気的接続するように薄膜配線層を形成し、各薄膜配線層の第一主面に、薄膜配線層と電気的接続するようにポスト電極を形成することを特徴とする。

本願発明の半導体チップユニットの製造方法は、第２４には、前記半導体チップユニットを製造する方法であって、ウエハに形成された複数のインターポーザそれぞれに半導体チップを搭載させることを特徴とする。

第２５には、ウエハに形成されている複数のベース基材それぞれに貫通電極を形成し、各ベース基材の第一主面に、貫通電極と電気的接続するように薄膜配線層を形成し、各薄膜配線層の第一主面に、薄膜配線層と電気的接続するようにポスト電極を形成し、各薄膜配線層の第一主面に、半導体チップを搭載させることを特徴とする。

第２６には、ウエハに形成された各半導体チップユニットを個片化することを特徴とする。

上記第１の発明によれば、上記のとおりの互いに電気的接続されてベース基材に設けられた貫通電極、薄膜配線層、およびポスト電極によって、貫通電極を持たないＬＳＩチップ等の半導体チップを、前述した従来技術のように貫通電極を形成することなく、電気的接続させて積層実装することができる、チップキャリアとしてのインターポーザが実現される。

このインターポーザに搭載された半導体チップは、まず、自身の表面端子電極から薄膜配線層を通してポスト電極に電気的接続されることで、ベース基材上での水平方向の再配線つまりFan-outが行われ、さらに、ポスト電極から貫通電極を通して端子電極に電気的
接続されることで、ベース基材表裏間での垂直方向の再配線が行われる。

これにより、半導体チップを搭載した状態のインターポーザを積層することで、ベース基材から突出したポスト電極が、各層のインターポーザを支える支持体として機能するとともに、ベース基材上の薄膜配線層およびベース基材中の貫通電極と一緒に再配線構造を形成して、各インターポーザの半導体チップ同士が、互いにダイレクトに接続されるのではなく、上記再配線構造を介して間接的に電気的につながり、積層実装されることとなる。

すなわち、貫通電極を持たない一般的な半導体チップを、それに対する貫通電極の形成加工を施すことなく、チップキャリアとしてのインターポーザに搭載させるだけで、積層実装を行うことができるようになる。

さらには、従来の貫通電極付き半導体チップの積層実装では困難であった、異なる外形サイズのチップ同士あるいは外部端子配置の異なるチップ同士の積層を容易にするだけでなく、メモリーデバイス等、同一回路構成のチップ同士の積層実装において、従来必須となっていた各層ごとに異なる再配線層の付与に伴う設計・製造コストの増大を低減することができる。

半導体チップに貫通電極を必要としないので、高コストを招く貫通電極形成工程を省略して、高価格チップの低歩留化を抑制でき、また回路層や配線層のない廉価な再生基板や低純度基板などのベース基材を用いることもでき、インターポーザ単体はもちろんのこと積層実装全体としての低コスト化を進めることができる。もちろん、半導体チップの動作回路素子への貫通電極形成工程ダメージもなくなり、長期信頼性を実現できることとなる。

ポスト電極については、上記第２の発明のように、半導体チップの実装高さよりも低くない、つまり実装高さよりも高いかそれと同じ高さとなるように設けることで、積層時に下層のインターポーザに確実に接触して、より安定した積層実装を実現することができる。

また、上記第３および第４の発明のように、ポスト電極を、薄膜配線層の第一主面における半導体チップの搭載部位以外の部位に配設させる、たとえば、薄膜配線層の第一主面の周辺部や周辺部以外の部位に配設させることで、全体としてより確実かつ安定した支持による積層実装が実現される。

また、上記第５の発明によれば、上記第１の発明と同様な効果が得られるとともに、ポスト電極の外部表面の一部もしくは全面に接合用金属膜を被覆することで、積層時における上下層のインターポーザ間の接合をより簡易かつ確実ならしめることができる。

上記第６の発明によれば、上記第１の発明と同様な効果が得られるとともに、薄膜配線層として微細配線が可能な、複数の有機系の絶縁層と複数の薄膜金属層によって構成される多層の薄膜配線層を用いることで、再配線構造における電気信号伝送の高速化および低損失化を実現して、全体としての電気特性のさらなる向上を図ることができる。

このとき、上記第７〜第９の発明のように、多層の薄膜配線層を、電気信号の伝送特性を向上させるストリップ構造やマイクロストリップ構造等の配線構造を有するものとしたり、薄膜配線層の絶縁材料を、低誘電率材料としたりすることで、電気信号の伝送特性をさらに一層向上させることができる。

上記第１０および図１１の発明によれば、上記第１の発明と同様な効果が得られるとともに、インターポーザを構成するベース基材として、シリコン、炭化珪素、窒化アルミニウムなどの電気絶縁性および高熱伝導性のある非有機系材料からなるものを用いることで、ベース基材が熱拡散板として作用し、熱特性の向上を図ることができる。

さらには、上記第１２および第１３の発明のように、ベース基材にサーマルビアを設けたり、薄膜配線層にサーマルビアを設けたりすることで、熱特性をより向上させることができる。

サーマルビアについては、上記第１４の発明のように、ベース基材および薄膜配線層の両方に設けてそれぞれを直結することで、さらに一層の熱特性の向上を実現できる。

なお、ベース基材に上記非有機系材料であるシリコンを用いることの効果としては、一般的な半導体チップと同じシリコン材料であるので、熱膨張係数差によるミスフィット歪みをほぼゼロにまで抑制できることも挙げられる。また、請求項１１で挙げたその他の非有機系のベース基材は、いずれもシリコン材料に極めて近い熱膨張係数を有する材料であり、シリコン材料を用いた場合に対して大きな遜色のない効果が期待できる。

上記第１５の発明によれば、上記第１の発明と同様な効果が得られるとともに、ベース基材の厚みを搭載対象の半導体チップよりも厚くすることで、極薄化した半導体チップを搭載した際に、その湾曲を防止し、熱応力や外力等の外部応力から受けるダメージを抑制して、極薄チップ全体を補強するチップキャリアまたはチップ支持体としての機能を向上でき、長期信頼性ならびにハンドリング容易性を実現できるようになる。

また、上記第１６および第１７の発明によれば、上記インターポーザをウエハ形態で提供でき、より一層の低コスト化などを図ることができる。

そして、上記第１８の発明によれば、上述したとおりの積層実装を可能ならしめる半導体チップユニットが実現され、さらに上記第１９の発明によれば、この半導体チップユニットを積層した半導体チップ積層モジュールが実現される。

半導体チップ積層モジュールについては、上記第２０の発明のように、上層の半導体チップユニットにおける半導体チップと下層の半導体チップユニットにおけるベース基材とを、樹脂材または低融点金属材を介して接合することで、厚さ方向の熱抵抗を低減して、熱特性の向上を図ることができる。

またさらには、上記第２１の発明のように、各半導体チップユニットにおける半導体チップとインターポーザの薄膜配線層との間を、樹脂材で封止することで、耐疲労性および耐湿性を向上させて、半導体チップモジュール全体のさらなる長期信頼性を実現することができる。

そして、上記第２２〜第２６の発明によれば、上記のとおりのインターポーザおよび半導体チップユニットをウエハ形態で製造でき、製造の低コスト化、製造ラインにおける搬送の容易化、それに伴う製造歩留り向上を実現できる。

［第１の実施形態］
図１〜４は、各々、上記のとおりの特徴を有する本願発明の一実施形態を示したものである。

本実施形態におけるインターポーザ３では、まず、インターポーザ３の基礎となるリジッドな基板状のベース基材３１に対して、厚み方向に貫通した複数の貫通電極３２が設けられている。各貫通電極３２は、後述するポスト電極３４と垂直方向にほぼ同位置となるように、ベース基材３１内の周辺部に配置されている。

ベース基材３１における半導体チップ１が搭載される側の第一主面上には、そのほぼ全面を覆うように薄膜配線層３３が設けられている。薄膜配線層３３は、絶縁材料でなる薄膜中に配線構造が形成されたものである。

この薄膜配線層３３における半導体チップ１が搭載される側の第一主面上には、複数の柱状のポスト電極３４が配設されている。各ポスト電極３４は、図３に例示したように、薄膜配線層３３の周縁に沿って第一主面の周辺部に並設され、半導体チップ１が搭載された際に半導体チップ１を囲むように配置されている。言い換えると、半導体チップ１はポスト電極３４で囲まれた領域に搭載されることになる。

これらベース基材３１を基礎として設けられた貫通電極３２、薄膜配線層３３、およびポスト電極３４は、互いに電気的接続されている。より具体的には、貫通電極３２と薄膜配線層３３は、互いに対向する部位に設けられた端子電極としての表面電極パッド（図示なし）が接合して、電気的に接続されており、薄膜配線層３３とポスト電極３４は、薄膜配線層３３におけるポスト電極３４と対向する部位に設けられた端子電極としての表面電極パッド（図示なし）とポスト電極３４の端面とが接合して、電気的に接続されており、貫通電極３２とポスト電極３４は、薄膜配線層３３を介して互いに電気的に接続されている。

そして、薄膜配線層３３の第一主面におけるポスト電極３４で囲まれた領域に半導体チップ１が搭載されると、半導体チップ１の表面端子電極１４（本実施形態ではバンプ電極）は、薄膜配線層３３の第一主面に設けられた表面電極パッド（図示なし）と接合され、薄膜配線層３３を通して水平方向に再配線されて、周囲のポスト電極３４に電気的接続され、さらにこのポスト電極３４から、ベース基材３１中の貫通電極３２を通して垂直方向に再配線されて、ベース基材３１の第一主面とは反対側の第二主面に設けられた端子電極３５に電気的接続される。端子電極３５は、ベース基材３１の第二主面側に露出した貫通電極３２の端面に電極パッドとして設けられている。

以上のインターポーザ３によれば、図１〜図３に例示したように貫通電極を持たない一般の半導体チップ１をフェースダウン接続し、そのインターポーザ３を上下に積層させるだけで、図４に例示したような三次元積層実装が可能になる。

積層実装時には、ベース基材３１から突出したポスト電極３４が、各層のインターポーザ３を支える支持体になるとともに、下層のインターポーザ３におけるベース基材３１の第二主面上の端子電極３５に当接して各層の接続端子にもなり、半導体チップ１は、このインターポーザ３と薄膜配線層３３および貫通電極３２とによりなる再配線構造を介して間接的に電気的接続される。最下層におけるポスト電極３４は実装基板２に接合されている。

このポスト電極３４については、支持体としての役割を果たすために、ある程度の剛性を持ち、また、半導体チップ４１の実装高さ、つまり薄膜配線層３３に搭載された際の薄膜配線層３３からの高さよりも高くなっている。これにより、ベース基材３１から最も突出した支持体となって、より確実且つ安定した積層実装を実現することができる。

なお、図３に例示したように本実施形態では、ポスト電極３４が、円柱状のものとなっているが、角柱状などであってもよく、また、四辺全てに配置されているが、端子数に応じて配置されない辺が存在してもよい。これらの形状や配置は、積層実装時の各層の支持体および接続端子として機能する限り特に限定されない。

また、各ポスト電極３４は、接合後もその形状保持が可能な銅や金などの比較的高融点かつリジッドな金属で形成した金属突起からなり、その外部表面の一部もしくは全面に、接続時に上下層を接合するための接合用金属膜３４１が被覆されている。この接合用金属膜３４１としては、たとえば、溶融接合を可能にする、はんだ・スズ等の低融点金属被膜等あるいは接合界面の電気的接続性を改善する効果のある金、パラジウム等の金属皮膜が用いられる。

この場合、各層のポスト電極３４の接合用金属膜３４１を受け側のベース基材３１における端子電極３５に、加熱による溶融接合あるいは熱拡散接合あるいは導電性樹脂を介して接合させることにより、上下層のインターポーザ３をより確実に且つ容易に接合することができる。

したがって、ポスト電極３４は、支持体用のハード金属とその表面の接合用のソフト金属との組み合わせで構成されたものとなり、上述したようにインターポーザ３間を支持し且つ接合する。

薄膜配線層３３については、信号伝送の高速化および低損失化等の観点から、微細配線が可能な多層の薄膜配線層とすることが好ましく、この多層配線層中の配線構造は、ストリップ構造やマイクロストリップ構造といった電気信号の伝送特性をより向上させるものとすることが好ましい。また、絶縁材料として低誘電率材料を用いることも好ましい。

この場合、さらに好ましい形態として、ウエハ上でのスピンコート法による塗布が容易な、ポリイミド等の絶縁材料を用い、また、導体配線材料としては、銅や金などの電気伝導性に優れた金属材料を用いる。各配線層の導体パターンおよびビアは、フォトエッチング法等の微細加工技術により形成され、多層化される。これらの薄膜配線層３３は、ウエハ形態で一括形成される。

なお、以上のインターポーザ３に半導体チップ１を搭載したものを、半導体チップユニット４と呼ぶこととし（図２参照）、この半導体チップユニット４を、各々のインターポーザ３に設けられているポスト電極３４を介して実装基板２上に積層させて得られたものを、半導体チップ積層モジュール５と呼ぶこととする（図４参照）。

［第２の実施形態−熱対策］
ところで、上述したとおりの積層実装では、各層の熱対策を考慮することが重要である。

そこで、熱特性を向上させるべく、インターポーザ３のベース基材３１として、Ｓｉ（シリコン）やＳｉＣ（炭化珪素）、ＡｌＮ（窒化アルミニウム）などの電気絶縁性のある非有機系高熱伝導材料からなる基板を用いることが好ましい。

これによれば、ベース基材３１自身が熱拡散板として作用して、高い放熱性を実現することができる。

［第３の実施形態−熱対策］
同じく熱特性を向上させるべく、たとえば図５および図６に例示したように、インターポーザ３のベース基材３１にサーマルビア３６を設けてもよい。

このサーマルビア３６は、ベース基材３１を厚み方向に貫通した貫通電極であり、製造プロセス上は前述した貫通電極３２と同時に、且つ貫通電極３２と同じ構造に形成されるものであるが、同貫通電極３２とは異なり、通常は電気信号伝送には用いられないのでダミーの貫通電極といえる。このようなサーマルビア３６が複数、ベース基材３１における適宜位置に配設されている。

これにより、半導体チップユニット４内で発生した熱を、ベース基材３１の厚み方向に伝導させて、ベース基材３１における半導体チップ１を搭載した第一主面とは反対側の第二主面から放熱できるようになる。

［第４の実施形態−熱対策］
また、たとえば図７に例示したように、薄膜配線層３３にサーマルビア３３１を設けることもできる。

この場合、ベース基材３１のサーマルビア３６、薄膜配線層３３のサーマルビア３３１、半導体チップ１のサーマルバンプ１４’を垂直方向に配列させて、サーマルビア３３１の一端をサーマルビア３６に直結し、且つ他端をサーマルバンプ１４’に接合することで、より一層効果的な放熱を実現することができる。

なお、半導体チップ１のサーマルバンプ１４’は、製造プロセス上は表面端子電極１４と同時に形成されるものであるが、同表面端子電極１４とは異なり、通常は電気信号伝送には用いられないのでダミーの表面端子電極といえる。

［第５の実施形態−熱対策］
さらに、たとえば図８および図９に例示したように、上層の半導体チップユニット４における半導体チップ１と下層の半導体チップユニット４におけるベース基材３１とを、樹脂材３７を介して接合することも、熱対策上好ましい形態である。

この樹脂接合形態によれば、上層の半導体チップユニット４における半導体チップ１の熱を、下層の半導体チップユニット４におけるベース基材３１に伝えて熱拡散させることで、半導体チップユニット４間の厚さ方向の熱抵抗を低減して、放熱性を向上できる。

接合用の樹脂材３７としては、熱可塑性もしくは熱硬化性を持つ接着樹脂や接着テープなどを考慮できる。この場合、たとえば、図８に例示したように予め各半導体チップユニット４の半導体チップ１に樹脂材３７を貼付させておき、積層時に加熱して下層の半導体チップユニット４のベース基材３１に加熱接着させることで、各層間のポスト電極３４による接合と半導体チップ１の樹脂接合とを同時に行うことができ、積層プロセスの低コスト化を進めることができる。

［第６の実施形態−熱対策］
上下層の接合形態については、たとえば図１０に例示したように、上記樹脂材３７を用いずに、上層の半導体チップ１の裏面と下層のベース基材３１の第二主面の端子電極３６１表面の両方あるいはいずれか一方に、予めロー付けが可能な低融点金属または同金属に対して濡れ性の良い金属等を塗布しておくことにより、樹脂を介在しないで金属接合する形態も採用できる。この場合、実施形態５よりもさらなる厚さ方向の熱抵抗低減の効果が発現される。図１０では、半導体チップ１の裏面にのみ金属膜１５が塗布されている。

なお、図１０におけるポスト電極３４は、その先端面が半導体チップ１の裏面とほぼ面一となっているが、この場合でもポスト電極３４は積層時の支持体として機能していることは言うまでもない。

すなわち、ポスト電極３４は、他の実施形態のように半導体チップ１の実装高さよりも突出している形態が好ましいといえるが、図１０の実施形態のように半導体チップ１と同じ高さとなっていても良いのである。よって、ポスト電極３４は、半導体チップ１の実装高さと同じ、もしくは実装高さよりも高くなっている形態を採用できる。

また、図１０では、図１〜図４の実施形態と同様に、ポスト電極３４の外部表面の一部である先端面に接合用金属膜３４１が塗布されている。この場合、積層時において、上層の半導体チップ１裏面の金属膜１５およびポスト電極３４先端面の接合用金属膜３４１が、下層のベース基材１の第二主面におけるサーマルビア３６端面に設けられた端子電極３６１および貫通電極３２端面に設けられた端子電極３５に加熱による溶融接合あるいは熱拡散接合あるいは導電性樹脂を介して接合される。

もちろん他の実施形態においても、図示していないが、図１〜図４および図１０の実施形態と同様に、接合用金属膜３４１をポスト電極３４の外部表面の一部もしくは全部に塗布しておき、積層時に、接合用金属膜３４１を受け側のベース基材３１における端子電極３５に加熱接合して、上下層を固定することができる。

［第７の実施形態−長期信頼性対策］
他方、長期信頼性対策として、上記図８および図９では、図１１にも例示したように、各半導体チップユニット４における半導体チップ１とインターポーザ３の薄膜配線層３３との間が樹脂材３８で封止されている。

この樹脂封止によれば、半導体チップユニット４一つ一つの耐疲労性および耐湿性を向上させて、全体としてより一層の長期信頼性を実現することができる。

封止用の樹脂材３８としては、エポキシ系樹脂等を考慮できる。

［第８の実施形態−長期信頼性対策］
樹脂封止については、たとえば図１２に例示したように、上記部分封止とも呼べる各半導体チップユニット４中の半導体チップ１に対する封止に加えて、積層状態の半導体チップユニット４全体をさらに別の樹脂材３９により封止してもよい。

より具体的には、積層した状態で、各層の半導体チップユニット４間に形成されている隙間はもちろんのこと、半導体チップユニット４全体を樹脂材３９により封止する。

この全体封止を施すことで、さらに一層耐疲労性および耐湿性の向上を図ることができる。

なお、この場合では、図８および図９に例示したように別途の接合用の樹脂材３７を用いることなく、全体封止用の樹脂材３９で熱特性の向上を図ることもできる。

この樹脂材３９についても、エポキシ系樹脂等を考慮できる。

［第９の実施形態−製造プロセス］
ここで、上記インターポーザ３、半導体チップユニット４、および半導体チップ積層モジュール５の製造プロセスの一例について説明する。図１３および図１４はこの製造プロセスを例示したものである。

まず、回路や配線などのないウエハ状（多数個取り）のベース基材３１を用意し（図１３（ａ））、これに、レーザ加工や反応性イオンエッチングなどによって貫通電極３２用の孔３２１を形成する（図１３（ｂ））。ここでベース基材３１は、図１３中に例示した斜視図のようにウエハ形態でプロセスに供されるものであり、各ウエハには複数個のユニット単位のベース基材３１が存在する。図１３（ａ）〜（ｇ）では、ウエハ単位ではなく、そのユニット単位部の断面図を示す。

そして、この孔３２１の壁面に絶縁膜（図示なし）を施した後、孔３２１内に導電性材料を充填して、貫通電極３２を形成する（図１３（ｃ））。このとき、ベース基材３１の裏面をさらに研磨することで、貫通電極３２と一体化した電極パッド形状の端子電極３５をも形成する。なおこのプロセスは導電材充填型の貫通電極３２を形成する場合のものであるが、貫通電極３２は未充填型とすることももちろん可能である。導電性を持つ貫通ビアであって、ベース基材３１表裏間に電気信号を伝送できるものであればよい。

各インターポーザ３におけるサーマルビア３６については、必要に応じて、貫通電極３２と同様の手法により、貫通電極３２と共に同時に形成させる（図１３（ｃ））。各サーマルビア３６は、貫通電極３２と同じ構造を持つものとなる。

次に、このベース基材３１における半導体チップ１を搭載する側の第一主面に、薄膜配線層３３を形成する（図１３（ｄ））。

より具体的には、まず、ベース基材３１の第一主面上に、フォトレジスト・スピンコーティング後フォトエッチング法によって、金、銅などの導体層３３２を配線パターン状に形成し（図１４（ｄ_１））、続いて、導体層３３２上に、絶縁層・スピンコーティング後フォトエッチング法によってポリイミドなどの絶縁層３３３を形成する（図１４（ｄ_２））。さらに、この絶縁層３３３上に、フォトレジスト・スピンコーティング後フォトエッチング法によって次の配線パターン状に導体層３３２’を形成する（図１４（ｄ_３））。このとき、絶縁層３３３における適宜位置に凹部を設けておくことで、導体ビア３３４も形成する（図１４（ｄ_３））。後は、これを繰り返して多層化させることで（図１４（ｄ_４））、微細配線構造を持つ薄膜配線層３３が形成される（図１４（ｄ）＝図１３（ｄ））。

そして、この薄膜配線層３３における半導体チップ１を搭載する側の第一主面に、金属メッキ等によってポスト電極３４を形成する（図１３（ｅ））。

より具体的には、まず、薄膜配線層３３の第一主面上に、スピンコーティング法等によって、フォトレジスト３４２を塗布し、これにフォトエッチング法によってポスト電極３４用の凹部３４３を形成させる（図１４（ｅ_１））。続いて、凹部３４３に、メッキ法等によって、金、銅などの導電性材を充填してポスト電極３４を形成する（図１４（ｅ_２））。後は、不要なフォトレジスト３４２をエッチング等によって除去すればよい（図１４（ｅ）＝図１３（ｅ））。

これにより、図１４中に例示した斜視図のように、チップキャリアとしてのインターポーザ３がアレイ上に複数配列されたウエハ状ユニットが完成する。もちろん各インターポーザ３における貫通電極３２、薄膜配線層３３、およびポスト電極３４は互いに電気的接続されている。

続いて、ウエハ状ユニット内にある個々のインターポーザ３上に、バンプ接続法などにより半導体チップ１をフェースダウン接続し（図１３（ｆ））、半導体チップ１と薄膜配線層３間に樹脂材３８を充填する（図１３（ｇ））。

これにより、ウエハ状ユニットにて一度に複数の半導体チップユニット４が作製される。

後は、各半導体チップユニット４をウエハ・ダイシング法等の方法により必要なユニットサイズに個片化して、つまりウエハ形態から切り出して（図１３（ｈ））、これを実装基板２上に積層させれば、半導体チップ積層モジュール５が完成する（図１３（ｉ））。

なお、ウエハ形態のままで複数の半導体チップ１を搭載するまでの工程が可能であることが、本願発明の特徴の一つであり、これにより、貫通電極３２の形成、薄膜配線層３３の形成、ポスト電極３４の形成、並びに半導体チップ１の接続及び封止の一連の工程（図１３（ａ）〜（ｇ））を、より低いコストで製造することが可能となるだけでなく、製造ラインにおける搬送の容易化及びそれに伴う製造歩留り向上を実現できる。

［第１０の実施形態−複数半導体チップ］
以上のとおりの半導体チップユニット４を構成するインターポーザ３に対しては、たとえば図１５および図１６に例示したように、複数の半導体チップ１を並設できることは言うまでもない。

この場合、たとえば、半導体チップ１として異種サイズのＬＳＩチップを一つのインターポーザ３上に搭載させることで、システムＬＳＩモジュールとしての半導体チップ積層モジュール５を実現できる。

［第１１の実施形態−両面半導体チップ］
また、たとえば図１７〜図１９に例示したように、インターポーザ３の上下両方の主面に半導体チップ１を搭載することもできる。

このとき、ベース基材３１中のサーマルビア３６は、第二主面の半導体チップ１の表面端子電極１４と接合されて、貫通電極として機能することとなり、第一主面および第二主面の半導体チップ１は、互いにサーマルビア３６と薄膜配線層３３を通じて電気的に導通される。これにより、半導体チップ１間の接続配線長を最短化することができ、信号伝送をより高速化できる。

そして、この半導体チップユニット４を積層実装することで、多チップ構成のマルチチップモジュールとしての半導体チップ積層モジュール５を実現でき、高速伝送が必要な半導体チップ１間を可能な限り一つのベース基材１上下に配置することで、半導体チップ積層モジュール５全体の高速信号特性を向上させることができる。

なお、この半導体チップ積層モジュール５では、上下に対向する半導体チップ１同士の間を、樹脂材３８で封止してもよい（図１９参照）。最下層では、半導体チップユニット４と実装基板２との間に樹脂材３８が充填されて樹脂封止されている。

［第１２の実施形態−両面半導体チップ］
さらに、たとえば図２０および図２１に例示したように、ベース基材３１の上下両方の主面に薄膜配線層３３，３３’を設けるようにしてもよい。この場合、半導体チップ１は、第一主面の薄膜配線層３３、サーマルビア３６、第二主面の薄膜配線層３３’を通じて互いに電気的に導通される。

この半導体チップユニット４を積層実装する場合では、上層の半導体チップユニット４におけるポスト電極３４は、下層の半導体チップユニット４における薄膜配線層３３’の表面電極パッド（図示なし）に接合して電気的接続される（図２１参照）。
［第１３の実施形態−ポスト電極の配置］
以上の各実施形態では、ポスト電極３４は、インターポーザ３の薄膜配線層３３における第一主面の周辺部にてその４辺に沿った配置となっているが、この他にも、たとえば図２２〜図２４に例示したように、半導体チップ１の配列に合わせて自由に設置可能である。

図２２および図２３では、同一サイズの４つの半導体チップ１が、薄膜配線層３３の第一主面上における右上、左上、右下、左下それぞれの領域に搭載されており、左右の半導体チップ１の間に縦３列のポスト電極３４、上下の半導体チップ１の間に横２列のポスト電極３４が配設されている。言い換えると、全体で十字形に配置されているポスト電極３４により区画されている各領域に、４つの半導体チップ１が搭載されることになる。

図２４では、異種サイズの３つの半導体チップ１が、その配列に合わせて配置されている縦横列のポスト電極３４による各区画領域に、搭載されている。

これらは、周辺部に十分な数のポスト電極３４を配置できない場合に、特に有効な配置形態である。もちろん、図２２〜図２４には限定されず、半導体チップ１の配列つまり搭載位置と、積層時の支持体および接続端子としての機能を考慮して、適宜配置されていればよい。

なお、この配置形態の場合では、たとえば図２３に例示したように、ベース基材３１に設けられる貫通電極３２は、ポスト電極３４と垂直方向にほぼ同位置となるように配置されていることが好ましく、半導体チップ１の表面端子電極１４が、薄膜配線層３３を通して水平方向に再配線されて、周囲のポスト電極３４に電気的接続され、さらにこのポスト電極３４から、ベース基材３１中の貫通電極３２を通して垂直方向に再配線されて、ベース基材３１の第二主面の端子電極３５に電気的接続される。

［インターポーザおよび半導体チップユニットの全体構造に関して］
以上詳しく説明した本願発明において、インターポーザ３は、シリコン等の電気絶縁性および高熱導電性を持つ非有機系材料からなる、貫通電極３２を有するリジッドなベース基材３１と、ポリイミド等の有機絶縁材からなる、１層もしくは２層以上の導体層を有する薄膜配線層３３とを電気的に接合させた複合基板構造であり、半導体チップユニット４は、これに半導体チップ１を電気的に接合させたユニット構造を持つものといえる。

これに対し、上記特許文献４では単一絶縁材からなるフレキシブル基板が利用されており、上記特許文献５では単一構造の絶縁基板に半導体チップを接合した構造が採用されているだけである。

このような構造によれば、たとえば、インターポーザ３における第二主面にも半導体チップ１を搭載することができ、その半導体チップ１の直下に、ベース基材３１中の導体ビア（＝サーマルビア３６）を経由して半導体チップ１と電気的に接続する接続パッド１４を配置することが可能であり、第二主面に第二の半導体チップ１を搭載し、第一主面の半導体チップ１と電気的に導通させることが、１ユニット内で可能となる（たとえば図１７〜図１９参照）。

上記特許文献４では裏面にベタの金属メッキがあり、第二の半導体チップの搭載はできない。

また、半導体チップユニット４は、熱膨張係数が異なる有機系の薄膜配線層３３を、半導体チップ１およびそれと同じシリコン等の材料からなるベース基材３１によってサンドイッチする、応力的に上下対称な構造体になっているともいえる。

これにより、構造体の反りや湾曲、ならびに長期接続信頼性に影響を与えるミスフィット応力の影響を低減し、高い接続信頼性を実現できる。

上記特許文献５では、熱膨張係数大の絶縁基板に熱膨張係数小のシリコン製半導体チップを接合した応力的に非対称な構造となっており、対称構造ではない。

またさらに、インターポーザ３は、ベース基材３１を厚み方向に貫通する貫通電極３２と、ベース基材３１の第一主面に形成された有機系の薄膜配線層３３中の導体層が、ベース基材３１上で電気的な接点を有することも特徴であり、単なる熱特性改善のために高熱伝導性のベース基材３１と薄膜配線層３３とを組み合わせただけの構造ではない。

これにより、ベース基材３１による高い放熱特性および半導体チップ１との高い接続信頼性（熱的なミスマッチの削減によるもの）といった、熱・構造信頼性特性を著しく改善できるだけでなく、薄膜配線層３３による高周波信号伝送の電気的特性の改善という、新たな付加特性の両立を実現できる。

本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した平面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図および一部拡大断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の製造プロセスについて説明するための図。 本願発明の製造プロセスについて説明するための別の図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した断面図。 本願発明の一実施形態を示した平面図。 図２２のＸ−Ｘ’線断面図。 本願発明の一実施形態を示した平面図。 従来例を示した断面図。 従来例を示した平面図。

符号の説明

１ 半導体チップ
１１ 貫通電極
１２ 外部電極
１３ 樹脂材
１４ 表面端子電極
１４’ サーマルバンプ
１５ 金属膜
２ 実装基板
２’ 配線基板
２１ 半田ボール
３ インターポーザ
３１ ベース基材
３２ 貫通電極
３２１ 孔
３３，３３’ 薄膜配線層
３３１ サーマルビア
３３２，３３２’ 導体層
３３３ 絶縁層
３３４ 導体ビア
３４ ポスト電極
３４１ 接合用金属膜
３４２ フォトレジスト
３４３ 凹部
３５ 端子電極
３６ サーマルビア
３６１ 端子電極
３７，３８，３９ 樹脂材
４ 半導体チップユニット
５ 半導体チップ積層モジュール

Claims (26)

1. ベース基材に設けられた貫通電極、
   ベース基材の第一主面に設けられた薄膜配線層、および
   薄膜配線層の第一主面に設けられたポスト電極を備え、
   貫通電極、薄膜配線層、およびポスト電極は互いに電気的接続されており、
   薄膜配線層の第一主面に搭載される半導体チップの表面端子電極を、薄膜配線層の表面電極パッドと接合させ、薄膜配線層を通して再配線して、ポスト電極に電気的接続し、さらにこのポスト電極から、ベース基材の貫通電極を通して再配線して、ベース基材の第一主面とは反対側の第二主面に設けられた端子電極に電気的接続することを特徴とするインターポーザ。
2. ポスト電極が、半導体チップの実装高さよりも低くないことを特徴とする請求項１記載のインターポーザ。
3. ポスト電極が、薄膜配線層の第一主面における半導体チップの搭載部位以外の部位に配設されていることを特徴とする請求項１記載のインターポーザ。
4. ポスト電極が、薄膜配線層の第一主面の周辺部、もしくは周辺部以外の部位に配設されていることを特徴とする請求項３記載のインターポーザ。
5. ポスト電極の外部表面の一部もしくは全面に接合用金属膜が被覆されていることを特徴とする請求項１記載のインターポーザ。
6. 薄膜配線層が、微細配線が可能な、複数の有機系の絶縁層と複数の薄膜金属層によって構成される多層の薄膜配線層であることを特徴とする請求項１記載のインターポーザ。
7. 薄膜配線層が、電気信号の伝送特性を向上させる配線構造を有していることを特徴とする請求項６記載のインターポーザ。
8. 配線構造が、ストリップ構造またはマイクロストリップ構造であることを特徴とする請求項７記載のインターポーザ。
9. 薄膜配線層の絶縁材料が、低誘電率材料であることを特徴とする請求項６記載のインターポーザ。
10. ベース基材が、電気絶縁性および高熱伝導性を有する非有機系材料からなることを特徴とする請求項１記載のインターポーザ。
11. 非有機系材料が、シリコン、炭化珪素、窒化アルミニウムのいずれかであることを特徴とする請求項１０記載のインターポーザ。
12. ベース基材に、前記貫通電極と同じ構造を有するサーマルビアが設けられていることを特徴とする請求項１記載のインターポーザ。
13. 薄膜配線層に、サーマルビアが設けられていることを特徴とする請求項１記載のインターポーザ。
14. ベース基材にサーマルビアが設けられ、薄膜配線層にサーマルビアが設けられており、それぞれのサーマルビアが直結されていることを特徴とする請求項１記載のインターポー
    ザ。
15. ベース基材の厚みが、搭載対象の半導体チップよりも厚いことを特徴とする請求項１記載のインターポーザ。
16. ウエハに複数形成されていることを特徴とする請求項１記載のインターポーザ。
17. ウエハに形成されている複数のベース基材それぞれに貫通電極、薄膜配線層、およびポスト電極が備えられてなることを特徴とする請求項１６記載のインターポーザ。
18. 請求項１ないし１７のいずれかに記載のインターポーザにおける薄膜配線層上に半導体チップが搭載されていることを特徴とする半導体チップユニット。
19. 請求項１８記載の複数の半導体チップユニットが、ポスト電極を下層におけるベース基材の第二主面の端子電極に接合して、積層されていることを特徴とする半導体チップ積層モジュール。
20. 上層の半導体チップユニットにおける半導体チップと下層の半導体チップユニットにおけるベース基材とが、樹脂材または低融点金属材を介して接合されていることを特徴とする請求項１９記載の半導体チップ積層モジュール。
21. 半導体チップユニットにおける半導体チップとインターポーザの薄膜配線層との間が、樹脂材で封止されていることを特徴とする請求項１９記載の半導体チップ積層モジュール。
22. 請求項１ないし１７のいずれかに記載のインターポーザを製造する方法であって、
    ウエハに形成されている複数のベース基材それぞれに貫通電極、薄膜配線層、およびポスト電極を形成することを特徴とするインターポーザの製造方法。
23. ウエハに形成されている複数のベース基材それぞれに貫通電極を形成し、
    各ベース基材の第一主面に、貫通電極と電気的接続するように薄膜配線層を形成し、
    各薄膜配線層の第一主面に、薄膜配線層と電気的接続するようにポスト電極を形成することを特徴とする請求項２２記載のインターポーザの製造方法。
24. 請求項１８記載の半導体チップユニットを製造する方法であって、
    ウエハに形成された複数のインターポーザそれぞれに半導体チップを搭載させることを特徴とする半導体チップユニットの製造方法。
25. ウエハに形成されている複数のベース基材それぞれに貫通電極を形成し、
    各ベース基材の第一主面に、貫通電極と電気的接続するように薄膜配線層を形成し、
    各薄膜配線層の第一主面に、薄膜配線層と電気的接続するようにポスト電極を形成し、
    各薄膜配線層の第一主面に、半導体チップを搭載させる
    ことを特徴とする請求項２４記載の半導体チップユニットの製造方法。
26. ウエハに形成された各半導体チップユニットを個片化することを特徴とする請求項２４または２５記載の半導体チップユニットの製造方法。
    

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